KR100843204B1 - 반도체 소자의 식각방법 및 이를 이용한 반도체 소자의제조방법 - Google Patents
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Abstract
게이트 절연층의 피팅현상을 방지할 수 있는 반도체 소자의 제조방법이 개시된다. 본 발명의 반도체 소자의 제조방법은 반도체기판 상의 제1영역에 적어도 제1 게이트 절연층 및 제1 금속층을 포함한 제1 게이트 물질층을 증착하는 제1단계; 상기 반도체기판 상의 제2영역에 적어도 제2 게이트 절연층 및 폴리실리콘층을 포함한 제2 게이트 물질층을 증착하는 제2단계; 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층 상에 하드마스크 패턴을 형성하는 제3단계; 및 상기 하드마스크 패턴을 마스크로 사용하여 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층을 식각하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 제4단계;를 포함하고, 상기 제4단계는 CF4 및 CH4를 포함하는 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 건식식각하는 단계를 포함하며 제1 금속층이 완전히 식각될 때 폴리실리콘층은 상기 제2 게이트 절연층 상에 잔류하는 것을 특징으로 한다. 이에 의해 폴리실리콘의 식각률에 대하여 제1 금속층의 식각률을 상대적으로 향상시킬 수 있으며 고밀도의 게이트 패턴을 형성할 수 있다.
식각 선택비, 폴리실리콘, 질화탄탈륨, 게이트
Description
도 1은 게이트 절연층에 피팅현상이 발생한 것을 나타낸 SEM 사진이고;
도 2는 CF4를 식각 가스로 사용한 질화탄탈륨(TaN) 및 폴리실리콘의 식각률의 차이를 나타낸 그래프이고;
도 3은 본 발명의 일실시예에 따른 반도체 소자의 식각방법에 따른 질화탄탈륨(TaN) 및 폴리실리콘의 식각률의 차이를 나타낸 그래프이고;
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 소자의 식각방법에 의해 형성된 CTF의 게이트 구조 단면도이고; 그리고,
도 5는 잔류하는 폴리실리콘의 두께가 150Å 일 때의 폴리실리콘 게이트의 단면을 나타내는 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 게이트 절연층
23 : 질화실리콘층 24 : 산화알루미늄층
25 : 질화탄탈륨층 26 : 텅스텐층
27 : 폴리실리콘층 28 : 하드마스크 패턴
본 발명은 반도체 소자의 식각방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 좀 더 상세하게는 폴리실리콘에 대한 선택비가 높은 금속층의 식각방법 및 이러한 식각방법을 사용하여 게이트를 형성하는 방법에 관한 것이다.
비휘발성 메모리 소자인 플래쉬 메모리 소자에는 셀(cell) 영역에는 금속 게이트를 사용하고 페리(peri)영역에는 폴리실리콘 게이트를 사용하는 구조를 채용하는 CTF(Charge Trap Flash)가 개발되고 있다.
CTF 소자에서는 셀 영역에 금속 게이트로 TaN 이 사용되고 페리영역에는 폴리실리콘이 사용된다. 즉, 셀 영역의 금속 게이트는 반도체 기판 상에 게이트 절연층, 질화규소(SiN)층, 산화알루미늄(AlO)층, 질화탄탈륨(TaN)층, 질화텅스텐(WN)층 및 텅스텐(W)층으로 구성된 물질층이 순차적으로 적층되어 형성된다. 페리영역의 폴리실리콘 게이트는 반도체 기판 상에 게이트 절연층, 폴리실리콘층, 질화텅스텐(WN)층 및 텅스텐(W)층으로 구성된 물질층이 순차적으로 적층되어 형성된다. 셀 영역의 금속 게이트와 페리 영역의 폴리실리콘 게이트는 상부의 하드마스크 패턴을 마스크로 하여 식각되어 형성된다. 게이트 식각 공정은 상기 셀 영역의 질화탄탈륨(TaN)층과 상기 페리 영역의 폴리실리콘층을 동시에 식각하는 공정을 포함하는데, 상기 질화탄탈륨층이 상기 질화탄탈륨층의 두께만큼 식각되는 동안에 상기 폴 리실리콘층도 식각되지만 상기 게이트 절연층 위에 폴리실리콘은 소정의 두께 이상이 잔류하여야 한다. 즉, 상기 게이트 절연층 상에 폴리실리콘층이 소정의 두께 이상이 잔류하지 않으면 게이트 절연층에 피팅(pitting) 현상이 발생하여 문제가 발생한다.
도 1은 게이트 절연층에 피팅현상이 발생한 것을 나타낸 SEM 사진이다. 도 1을 참조하면 게이트 절연층(22)에 피팅(실선의 타원형 내부, 12)이 발생한 것을 확인할 수 있다. 즉 게이트 절연층(22) 상의 폴리실리콘층이 소정의 두께 이상 확보되지 않으면 폴리실리콘을 건식식각 동안 게이트 절연층(22)의 일부가 건식식각 데미지를 받아서 피팅이 발생한다. 게이트 절연층에 피팅이 발생하면 게이트 구동에 중대한 불량이 발생할 수 있다. 따라서 상기 게이트 절연층 상에 폴리실리콘층이 소정의 두께 이상 확보하는 것이 필요한데 이를 위해서는 첫째, 폴리실리콘층을 처음부터 두껍게 증착하는 방법과 둘째, 폴리실리콘에 대한 질화탄탈륨(TaN)의 식각 선택비를 높이는 방법이 있을 수 있다. 그러나 폴리실리콘을 두껍게 증착하는 방법은 게이트의 전체 높이가 높아지게 되어 후속 공정에서 부담이 되므로 바람직하지 않다. 즉, 층간 절연막을 게이트 패턴 사이에 충전(充塡)(gap fill)하는 공정에 부담이 된다. 또한 게이트의 전체 높이가 높아지면 셀 영역과 페리 영역간의 단차가 크게 되므로 후속의 사진 공정에 부담이 된다.
본 발명이 이루고자 하는 기술적 과제는 폴리실리콘에 대한 질화탄탈륨의 식각 선택비를 높이는 반도체 소자의 식각방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기와 같은 식각방법을 이용하여 게이트 패턴을 형성하는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 식각방법은 금속 또는 금속질화물과 동시에 폴리실리콘을 건식식각하는 단계에 있어서, CF4 및 CH4를 포함하는 식각가스를 사용하여 상기 건식식각하는 것을 특징으로 한다.
상기 본 발명의 일실시예의 일측면에 따르면, 상기 CF4의 유량은 및 상기 CH4의 유량보다 2배 내지 4 배 많은 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체기판 상의 제1영역에 적어도 제1 게이트 절연층 및 제1 금속층을 포함한 제1 게이트 물질층을 증착하는 제1단계; 상기 반도체기판 상의 제2영역에 적어도 제2 게이트 절연층 및 폴리실리콘층을 포함한 제2 게이트 물질층을 증착하는 제2단계; 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층 상에 하드마스크 패턴을 형성하는 제3단계; 및 상기 하드마스크 패턴을 마스크로 사용하여 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층을 식각하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 제4단계;를 포함하고, 상기 제4단계는 CF4 및 CH4를 포함하는 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 건식식각하는 단계를 포함하며 상기 하드마스크 패턴에 의해 노출되는 제1 금속층이 완전히 식각될 때 상기 하드마스크 패턴에 의해 노출되는 폴리실리콘층은 상기 제2 게이트 절연층 상에 잔류하는 것을 특징으로 한다.
상기 본 발명의 다른 실시예의 일측면에 따르면 상기 제1 금속층은 W, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, WN, Ta-Pt 또는 Ta-Ti 에서 적어도 하나의 물질을 포함할 수 있다.
상기 본 발명의 다른 실시예의 다른 측면에 따르면 상기 CF4의 유량은 및 상기 CH4의 유량보다 2배 내지 4 배 많은 것을 특징으로 한다.
상기 본 발명의 다른 실시예의 또 다른 측면에 따르면 상기 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 식각하는 단계는 상기 제1 금속층을 식각하였을 때 상기 폴리실리콘층은 적어도 150Å 이상의 두께로 잔류하도록 하는 것을 특징으로 한다.
이하, 첨부된 도면 및 표를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급 할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.
먼저 본 발명의 일 실시예에 따른 반도체 소자의 식각방법을 설명한다.
도 2는 CF4를 식각 가스로 사용한 질화탄탈륨(TaN) 및 폴리실리콘의 식각률의 차이를 나타낸 그래프이다. 도 2를 참조하면, CF4를 식각 가스로 사용하였을때 질화탄탈륨(TaN)의 식각률은 790Å/min 이고 폴리실리콘의 식각률은 940Å/min 으로서 질화탄탈륨(TaN)과 폴리실리콘의 식각률의 차이는 약 0.84 : 1 이다. CF4를 식 각 가스로 사용하였다는 의미는 식각 효과를 가지는 성분의 가스가 CF4라는 것이므로 비활성가스인 헬륨(He), 아르곤(Ar)등을 식각 가스에 더 포함할 수 있음은 당연하다.
동일한 식각 조건에서 CF4를 식각가스로 사용하는 경우 질화탄탈륨(TaN)보다 폴리실리콘이 약 1.2배 정도 더 식각된다는 것을 확인하였다. 이러한 결과는 챔버내 압력이 10mTorr, 소스 고주파 전력이 600W , 바이어스 고주파 전원이 100V, 식각가스의 유량은 He이 60sccm, CF4가 60sccm의 조건에서 유도결합 플라즈마 식각을 하였을 때 도출하였다. sccm(Standard Cubic Centimeter per Minute)은 유량의 단위로서 1 sccm이란 0℃ 1기압에서 1분동안 흐르는 기체의 양이 1㎤ 라는 의미이다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 식각방법에 따른 질화탄탈륨(TaN) 및 폴리실리콘의 식각률의 차이를 나타낸 그래프이다. 즉, CF4 및 CH4를 식각 가스로 사용한 질화탄탈륨(TaN) 및 폴리실리콘의 식각률의 차이를 나타낸 그래프이다. CF4 및 CH4를 식각 가스로 사용하였다는 의미는 식각 효과를 가지는 성분의 가스가 CF4 및 CH4라는 것이므로 비활성가스인 헬륨 (He), 아르곤(Ar)등을 식각 가스에 더 포함할 수 있음은 당연하다.
도 3을 참조하면, 질화탄탈륨(TaN)의 식각률은 275Å/min 이고 폴리실리콘의 식각률은 202Å/min 으로서 질화탄탈륨(TaN)과 폴리실리콘의 식각률의 차이는 약 1.4 : 1 이다. 즉, 동일한 식각 조건에서 CH4를 식각가스에 첨가하여 사용하는 경우 질화탄탈륨(TaN)이 폴리실리콘보다 약 1.4배 정도 더 식각된다. 이러한 결과는 챔버내 압력이 10mTorr, 소스 고주파 전력이 600W , 바이어스 고주파 전원이 100V, 식각가스의 유량은 He이 60sccm, CF4가 60sccm, CH4가 20sccm의 조건에서 유도결합 플라즈마(Inductivley Coupled Plasma) 식각을 하였을 때 도출하였다. 그러나 상기 조건에 한정되지 않고 상기 유도결합 플라즈마 식각은 챔버 내의 압력이 8~12 mTorr, 소스 고주파 전력이 500~700W, 바이어스 고주파 전원이 20~200V 범위 내에서도 질화탄탈륨이 폴리실리콘보다 더 식각되는 결과를 도출하였다. 그리고 식각가스의 유량은 CF4가 60sccm, CH4가 20sccm의 조건뿐만 아니라 상기 CH4의 유량이 10 내지 30sccm의 범위에서 상기 CF4 의 유량과 상기 CH4의 유량의 비가 3:1인 조건에서도 동일한 선택식각비를 구현할 수 있음을 확인하였다. 또한 상기 CF4의 유량이 상기 CH4의 유량보다 2배 내지 4 배 많을 때에는 상기 질화탄탈륨이 상기 폴리실리콘보다 식각률이 높은 것을 확인하였다.
상기 유도결합형 플라즈마 식각은 유도결합형 플라즈마(ICP) 처리장치를 이용하여 기판을 플라즈마 상태의 라디칼(radical)과의 화학반응 및 이온의 가속 충돌에 의한 물리적 방법으로 막질을 선택적으로 제거하는 것을 의미한다. 상기 유도결합형 플라즈마 처리장치는 당업자에 의해 흔히 사용되는 장치이므로 여기에서는 설명을 생략한다.
도 3을 계속하여 참조하면, CF4 및 CH4를 식각 가스로 사용할 경우에는 CF4만을 식각 가스로 사용하는 경우보다 식각률은 상대적으로 낮아지나 폴리실리콘에 대한 질화탄탈륨의 식각 선택비는 상대적으로 높아짐을 확인할 수 있다. 이는 CHx 계열의 폴리머가 식각 부산물로 발생하여 피식각 박막에 부착되어 식각률을 감소하게 하는데 그 정도가 금속 박막보다 폴리실리콘 박막에 대하여 더 심하기 때문인 것으로 판단된다. 한편, 본 발명의 일 실시예에 따른 반도체 소자의 식각 방법에서는 상기 금속 박막을 질화탄탈륨(TaN)에 대하여 설명하였으나, 여기에 한정되지 않고 상기 금속 박막은 금속 또는 금속질화물, 예를 들어, W, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, WN, Ta-Pt 또는 Ta-Ti 중에서 하나 이상을 포함하는 박막일 수 있다.
다음으로 상기와 같은 식각방법을 이용하여 본 발명의 다른 실시예인 게이트 패턴을 형성하는 반도체 소자의 제조방법을 설명한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 식각방법에 의해 형성된 CTF의 게이트 구조 단면도이다.
도 4a를 참조하면 반도체 기판(21) 상의 셀(cell)영역(A)에 제1 게이트 물질층(20)이 형성되고 반도체 기판(21) 상의 페리(peri)영역(B)에 제2 게이트 물질층(30)이 형성된다. 상기 제1 게이트 물질층(20)은 제1 게이트 절연층(221), 질화규소층(SiN, 23), 산화알루미늄층(AlO, 24), 질화탄탈륨층(TaN, 25), 질화텅스텐층(WN, 미도시) 및 텅스텐층(W, 26)으로 구성된 물질층이 순차적으로 적층될 수 있다. 한편, 상기 질화탄탈륨은 다른 금속, 예를 들어, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, Ta-Pt 또는 Ta-Ti 중에서 하나 이상을 포함하여 대체될 수 있다. 제1 게이트 절연층(221)은 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트 등의 절연성 물질층을 적어도 한 층이상 포함할 수 있다.
상기 제 2 게이트 물질층(30)은 제2 게이트 절연층(222), 폴리실리콘층(27), 질화텅스텐층(WN, 미도시) 및 텅스텐층(W, 26)으로 구성된 물질층이 순차적으로 적층될 수 있다. 바람직하게는 셀 영역(A) 및 페리 영역(B)의 상기 텅스텐(W, 26)층은 두께가 300Å 정도일 경우 상기 질화텅스텐(WN, 미도시)층은 두께가 50Å 정도일 수 있다. 상기 제1 게이트 물질층(10) 및 상기 제2 게이트 물질층(20) 상에는 하드마스크 패턴(28)이 형성된다. 상기 하드마스크 패턴(28)은 산화막 또는 질화막으로 형성될 수 있다. 제2 게이트 절연층(222)은 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트 등의 절연성 물질층을 적어도 한 층이상 포함할 수 있다.
계속하여 도 4b를 함께 참조하면 하드마스크 패턴(28)을 마스크로 사용하여 셀 영역(A) 및 페리 영역(B)의 텅스텐층(26) 및 질화텅스텐층(미도시)를 SF6 가스를 식각 가스로 사용하여 건식식각하여 텅스텐 패턴(26a)을 형성한다. SF6 를 식각 가스로 사용하였다는 의미는 식각 효과를 가지는 성분의 가스가 SF6 라는 것이므로 비활성가스인 헬륨(He), 아르곤(Ar)등을 식각 가스에 더 포함할 수 있음은 당연하다. 페리 영역(B)의 텅스텐층(26)을 식각하는 경우 상기 텅스텐층(26)의 하부에 있는 폴리실리콘층(27)도 일정부분 식각될 수 있다. 예를 들어 텅스텐층(26)의 두께가 300Å일 때 텅스텐층(26)을 식각하는 공정에서 상기 폴리실리콘층(27)이 약 150Å 정도 리세스(recess)될 수 있다.
계속하여 CF4 및 CH4를 식각 가스로 사용하여 셀영역(A)의 질화탄탈륨층(25)과 페리 영역(B)의 폴리실리콘층(27)을 동시에 건식식각하여 질화탄탈륨 패턴(25a) 및 폴리실리콘 패턴(27a)을 형성한다. CF4 및 CH4를 식각 가스로 사용하였다는 의미는 식각 효과를 가지는 성분의 가스가 CF4 및 CH4 라는 것이므로 비활성가스인 헬륨(He), 아르곤(Ar)등을 식각 가스에 더 포함할 수 있음은 당연하다. 하드마스크 패턴(28)과 텅스텐 패턴(26a)을 마스크층으로 하여 상기 질화탄탈륨층(25)이 식각되는 동안 상기 페리(B) 영역의 폴리실리콘층(27)은 깊이 t1 만큼 식각되고 제2 게이트 절연층(222) 상에 두께 t2 만큼 잔류하는 폴리실리콘 패턴(27a)이 형성된다. 즉, CF4 및 CH4를 포함하는 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 건식식각하는 단계에서 상기 하드마스크 패턴에 의해 노출되는 제1 금속층이 완전히 식각될 때 상기 하드마스크 패턴에 의해 노출되는 폴리실리콘층은 상기 제2 게이트 절연층 상에 잔류한다.
도 5는 상기 잔류하는 폴리실리콘의 두께(t2)가 150Å 일 때의 폴리실리콘 게이트의 단면을 나타내는 SEM 사진이다. 도 5를 참조하면 페리 영역 상에 형성된 폴리실리콘 게이트는 하드마스크 패턴(28), 텅스텐 패턴(26a) 및 폴리실리콘 패턴(27a)을 포함한다. 상기 하드마스크 패턴(28)에 의해 마스크 되지 않고 식각되고 상기 잔류하는 폴리실리콘의 두께(도 4b의 t2)는 약 150Å 이며 이 경우 제2 게이트 절연층(도 4b의 222)상에 피팅 현상이 발생하는 것을 방지할 수 있다. 한편, 상기 잔류하는 폴리실리콘의 두께가 150Å 미만일 때는 피팅 현상이 발생하였으므로 제2 게이트 절연층 (222) 상에 피팅 (pitting) 현상을 방지하기 위해서는 상기 두께 t2만큼 잔류하는 폴리실리콘은 상기 제2 게이트 절연층 상에 150Å 이상 형성되는 것이 바람직하다.
계속하여 도 4c를 참조하면, 페리 영역(B)에 형성되는 상기 잔류하는 폴리실리콘은 상기 하드마스크 패턴(28)을 마스크로 하여 건식식각하여 제거할 수 있다. 이 경우 식각 가스는 HBr 및 O2를 포함하는 것이 바람직하다. HBr 및 O2 를 식각 가스로 사용하였다는 의미는 식각 효과를 가지는 성분의 가스가 HBr 및 O2 라는 것이므로 비활성가스인 헬륨(He), 아르곤(Ar)등을 식각 가스에 더 포함할 수 있음은 당연하다. HBr 및 O2의 식각 가스는 산화막에 대하여 선택비가 높으므로 피팅 현상을 방지하면서 상기 하드마스크 패턴(28)에 의해 마스크 되지 않고 상기 잔류하는 폴리실리콘을 제거할 수 있다.
한편, 상기와 같은 식각방법을 이용하여 본 발명의 다른 실시예인 게이트 패턴의 형성방법은 반도체 소자의 선폭이 점점 작아지고 좁은 면적에 더 많은 회로가 형성되어야 하는 경우에는 더욱 유효한 방법이 된다. 즉, 셀 영역에서 게이트 선폭이 좁아질수록 좁은 면적에 더 많은 게이트 패턴이 형성되어야 하므로 식각 공정에서 로딩 효과(loading effect)가 발생할 수 있다. 즉, 선폭이 좁을 수록 패턴과 패턴 사이에 식각 입자가 진입하기가 어려워 식각률이 낮아지는 현상이 발생할 수 있다. 따라서 셀 영역의 금속 게이트 패턴을 형성하는 경우에 로딩 효과에 의해 질화탄탈륨(TaN)층의 식각률이 낮아지게 되어 일정한 두께의 금속층 즉, 질화탄탈륨층을 식각하기 위한 식각 시간이 길어지게 된다. 이는 곧 페리 영역에서의 폴리실리콘층의 식각량이 증가하는 것을 의미한다. 그런데 페리 영역의 폴리실리콘층의 식각량이 필요 이상으로 되는 것은 제2 게이트 절연층에 피팅 현상을 유발하게 되어 바람직하지 않다. 따라서 고밀도의 CTF 소자에서는 폴리실리콘에 대한 질화탄탈륨의 식각 선택비가 높은 식각 공정이 필요하게 된다. 이러한 식각 공정은 본 발명의 일실시예에서 설명한 것처럼 CF4에 CH4를 첨가한 식각 가스를 사용함으로써 가능하게 되었다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 식각방법에 의하면 CF4 및 CH4 를 포함한 식각가스를 사용함으로써 폴리실리콘의 식각률에 대하여 질화탄탈륨의 식각률을 상대적으로 향상시킬 수 있다. 또한 본 발명에 의한 게이트 형성 방법에 의하면 상기 식각방법을 사용함으로써 고밀도의 게이트 패턴을 형성할 수 있다.
Claims (23)
- 금속 또는 금속질화물과 동시에 폴리실리콘을 건식식각하는 단계에 있어서, CF4 및 CH4를 포함하는 식각가스를 사용하여 상기 건식식각하는 것을 특징으로 하는 반도체 소자의 식각방법.
- 제1항에 있어서, 상기 금속 또는 금속질화물은 W, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, WN, Ta-Pt 또는 Ta-Ti 에서 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 식각방법.
- 제1항에 있어서, 상기 CF4의 유량은 상기 CH4의 유량보다 2배 내지 4 배 많은 것을 특징으로 하는 반도체 소자의 식각방법.
- 제3항에 있어서, 상기 CH4의 유량이 10 내지 30sccm의 범위에서 상기 CF4 의 유량과 상기 CH4의 유량의 비가 3:1인 것을 특징으로 하는 반도체 소자의 식각방법.
- 제4항에 있어서, 상기 식각가스에 He을 더 포함하는 것을 특징으로 하는 반도체 소자의 식각방법.
- 제1항에 있어서, 상기 건식식각은 유도결합 플라즈마(Inductively Coupled Plasma) 식각인 것을 특징으로 하는 반도체 소자의 식각방법.
- 제6항에 있어서, 상기 유도결합 플라즈마 식각은 챔버 내의 압력이 8~12mTorr, 소스 고주파 전력이 500~700W, 바이어스 고주파 전원이 20~200V 인 것을 특징으로 하는 반도체 소자의 식각방법.
- 반도체기판 상의 제1영역에 적어도 제1 게이트 절연층 및 제1 금속층을 포함한 제1 게이트 물질층을 증착하는 제1단계;상기 반도체기판 상의 제2영역에 적어도 제2 게이트 절연층 및 폴리실리콘층을 포함한 제2 게이트 물질층을 증착하는 제2단계;상기 제1 게이트 물질층 및 상기 제2 게이트 물질층 상에 하드마스크 패턴을 형성하는 제3단계; 및상기 하드마스크 패턴을 마스크로 사용하여 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층을 식각하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 제4단계;를 포함하고,상기 제4단계는 CF4 및 CH4를 포함하는 제1 식각가스를 사용하여 상기 제1 금속층 및 상기 폴리실리콘층을 동시에 건식식각하는 단계를 포함하며 상기 하드마스크 패턴에 의해 노출되는 제1 금속층이 완전히 식각될 때 상기 하드마스크 패턴에 의해 노출되는 폴리실리콘층은 상기 제2 게이트 절연층 상에 잔류하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 금속층은 Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, Ta-Pt 또는 Ta-Ti 에서 적어도 하나의 물질을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 하드마스크 패턴은 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 게이트 절연층 또는 제2 게이트 절연층은 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트 등의 절연성 물질층이 적어도 한 층이상 포함되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 게이트 물질층을 증착하는 단계는 상기 반도체기판 상에 제1 게이트 절연층, 질화규소(SiN), 산화알루미늄(AlO), 상기 제1 금속층인 질화탄탈륨(TaN) 그리고, 질화텅스텐(WN) 및 텅스텐(W)으로 구성된 물질층을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제2 게이트 물질층을 증착하는 단계는 상기 반도체 기판 상에 제2 게이트 절연층, 폴리실리콘, 질화텅스텐(WN) 및 텅스텐(W)으로 구성된 물질층을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12항 또는 제 13항에 있어서, 상기 제4 단계는 SF6를 포함하는 제2 식각가스를 사용하여 상기 질화텅스텐(WN) 및 텅스텐(W)을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 건식식각하는 단계는 유도결합 플라즈마(Inductively Coupled Plasma) 식각하는 단계인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제15항에 있어서, 상기 유도결합 플라즈마 식각하는 단계는 챔버 내의 압력이 8~12mTorr, 소스 고주파 전력이 500~700W, 바이어스 고주파 전원이 20~200V 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 하드마스크 패턴에 의해 노출되는 제1 금속층이 완전히 식각될 때 상기 하드마크스 패턴에 의해 노출되는 폴리실리콘층은 상기 제2 게이트 절연층 상에 150Å 이상의 두께로 잔류하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 하드마크스 패턴에 의해 노출되고 상기 제2 게이트 절연층 상에 잔류하는 폴리실리콘층은 제3 식각가스를 사용하여 건식식각하여 추가로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제18항에 있어서, 상기 제3 식각가스는 HBr 및 O2를 포함하는 식각가스인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 영역은 셀영역이고, 상기 제2 영역은 페리영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 식각가스는 상기 CF4의 유량이 상기 CH4 의 유량보다 2 내지 4 배 많은 것을 특징으로 하는 반도체 소자의 제조방법.
- 제21항에 있어서, 상기 CH4의 유량이 10 내지 30sccm의 범위에서 상기 CF4 의 유량과 상기 CH4의 유량의 비가 3:1인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제22항에 있어서, 상기 제1 식각가스에 He을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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