JPH0982638A

JPH0982638A - 半導体基板

Info

Publication number: JPH0982638A
Application number: JP23664095A
Authority: JP
Inventors: Naoharu Sugiyama; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-14
Filing date: 1995-09-14
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】歪みシリコン層を得るための下地であるＳｉ
Ｇｅ層の作成の時間を短縮することを可能とする半導体
基板を提供することを目的とする。【解決手段】シリコン結晶基板と、このシリコン結晶
基板上に形成された、シリコン結晶基板より０．２％〜
５．０％大きい格子定数を有する結晶層と、この結晶層
上に形成された歪みシリコン層とを具備し、前記結晶層
は、前記シリコン結晶基板と結晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、前記シリコン結晶の格子定数を小さ
くする効果を有する不純物が存在することを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に係
り、特に、高性能の半導体素子を短時間で製造すること
を可能とする半導体基板に関する。

【０００２】

【従来の技術】基本材料としてシリコンの単結晶を用い
たさまざまな半導体素子が、広く一般に使用されてい
る。このような半導体素子の高性能化のためには、材料
中を走行する電子の走行速度（移動度）を高めることが
有効な手段の一つである。シリコン結晶中の電子の移動
度の上限値は物性的に決まるものであり、構造により向
上させることは出来ない。しかし近年、本来のシリコン
結晶に対して歪みを持つシリコン結晶中では、電子の移
動度が高められることが報告されている。

【０００３】シリコン結晶に歪みを持たせる手段とし
て、シリコン結晶とはわずかに格子定数が異なる結晶を
用意し、そのうえに臨界膜厚より薄いシリコン層を薄膜
成長技術により作成する方法が一般にとられている。具
体的には、シリコンより格子定数がわずかに大きい結晶
としてＧｅ組成が２０％程度のＳｉＧｅ混晶層（この場
合、ＳｉＧｅ結晶の格子定数はＳｉ結晶の格子定数より
約０．８％大きい）を用意し、このＳｉＧｅ混晶層上に
厚さ１００ｎｍ以下のシリコン薄膜層を形成するもので
ある。

【０００４】ここで、工業的に量産され、安価で品質の
優れたＳｉＧｅ結晶基板を入手することは困難であるた
め、通常はシリコンウエハーを基板に用い、この上に充
分厚い（臨界膜厚より厚い）ＳｉＧｅを形成することに
より、Ｓｉよりわずかに格子定数の大きな結晶を得てい
る。

【０００５】しかしながら、シリコン基板上に成長した
ＳｉＧｅ層が臨界膜厚より薄い場合は、該ＳｉＧｅ層の
格子はＳｉの結晶格子に平面方向で一致させられ、本来
のＳｉＧｅの格子を形成することができない。ＳｉＧｅ
層の厚さが臨界膜厚を越えたときに、転移等の格子欠陥
の発生を伴い、本来のＳｉＧｅの格子に緩和する事が知
られている。従って、シリコンウエファー上に格子緩和
したＳｉＧｅ層を形成して、歪みシリコン層形成のため
の基板とするためには、少なくともＳｉＧｅ層の厚さを
臨界膜厚よりも厚くする必要がある。

【０００６】更に、格子緩和の際に発生した転移等の欠
陥は、その上に成長する歪みシリコン層に悪影響を及ぼ
すため、転移が貫通するのを抑制するためのバッファー
層を、ＳｉＧｅ層と歪みシリコン層との間に挿入するこ
とが要求される。バッファー層は、通常、格子緩和した
前記ＳｉＧｅと同じ組成（同じ格子定数）のＳｉＧｅを
連続して積層することにより形成される。即ち、シリコ
ン基板上に厚さが１μｍ以上のＳｉＧｅ層を積層するこ
とにより、シリコン結晶よりわずかに格子定数が大きい
結晶層を、貫通転移等の影響を抑制した状態で得ること
が可能である。

【０００７】一方、ＳｉＧｅ薄膜の成長は、成長中のＧ
ｅ原子の成長表面への析出を抑制するため、５００℃程
度の低い温度で行うことが望ましい。しかし、そのよう
な低い温度では、シリコン及びゲルマニウムを含む原料
分子の熱分解により基板上への薄膜成長を行うＣＶＤ法
を用いた場合、原料分解の効率が低く、そのため薄膜成
長の速度も遅かった。

【０００８】

【発明が解決しようとする課題】上述のように、半導体
素子の高性能化を目的として歪を有するシリコン結晶を
作成する場合、充分な厚さのシリコン基板上にＳｉＧｅ
の薄膜をあらかじめ成膜する必要がある。この薄膜成長
は成長速度が遅く、充分な厚さを得るためには、長い時
間を必要としていた。本発明の目的は、歪みシリコン層
を得るための下地であるＳｉＧｅ層の作成の時間の短縮
を可能とする半導体基板を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、シリコン結晶基板と、この
シリコン結晶基板上に形成された、シリコン結晶基板よ
り０．２％〜５．０％大きい格子定数を有する結晶層
と、この結晶層上に形成された歪みシリコン層とを具備
し、前記結晶層は、前記シリコン結晶基板と結晶層の組
合わせにより決定される臨界膜厚を越える膜厚を有し、
前記シリコン結晶基板の表面には、前記シリコン結晶の
格子定数を小さくする効果を有する不純物が存在するこ
とを特徴とする半導体基板を提供する。

【００１０】この場合、前記結晶層はＳｉＧｅ混晶から
なり、前記シリコン結晶の格子定数を小さくする効果を
有する不純物は炭素であることが好ましい。また、本発
明（請求項３）は、（１００）面を表面に有するシリコ
ン結晶基板と、このシリコン結晶基板上に形成されたＳ
ｉＧｅ混晶層と、このＳｉＧｅ混晶層上に形成された歪
みシリコン層とを具備し、前記ＳｉＧｅ混晶層は、前記
シリコン結晶基板とＳｉＧｅ混晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、６．８×１０¹²〜１．３６×１０¹³
ｃｍ^-2の炭素が存在することを特徴とする半導体基板を
提供する。

【００１１】本発明の半導体基板において、シリコン結
晶基板の表面に存在する前記シリコン結晶の格子定数を
小さくする効果を有する不純物は、シリコンよりも質量
の軽いものであり、その代表的なものは炭素であり、そ
の量は、６．８×１０¹²〜１．３６×１０¹⁴ｃｍ^-2、好
ましくは、５．０×１０¹³〜１．３６×１０¹⁴ｃｍ^-2で
ある。シリコン結晶基板の表面に存在する炭素の量が
１．３６×１０¹⁴ｃｍ^-2を越える場合には、ＳｉＧｅ混
晶層の格子緩和に要する厚さを増加させてしまい、また
格子緩和に伴い発生する欠陥を増加させてしまう。一
方、炭素量が６．８×１０¹²未満の場合には、本発明の
効果を得ることが出来ない。

【００１２】シリコン結晶基板上に形成される結晶層
は、シリコン結晶より０．２％〜５．０％大きい格子定
数を有するものからなるが、そのようなものとして、Ｓ
ｉＧｅ混晶層を挙げることが出来る。ＳｉＧｅ混晶中の
Ｇｅの量は、５〜１００原子％が好ましい。

【００１３】なお、結晶層としては、ＳｉＧｅ混晶以外
に、Ｓ、ＧｅＣを用いることが可能である。結晶層の膜
厚は、シリコン結晶基板と結晶層の組合わせにより決定
される臨界膜厚を越える膜厚であり、具体的な臨界膜厚
は、結晶層としてＧｅの量が２０原子％のＳｉＧｅ混晶
層を用いた場合、およそ１００ｎｍである。

【００１４】以上説明した本発明の半導体基板では、シ
リコン結晶の格子定数を小さくする効果のある不純物を
あらかじめシリコン結晶基板表面に存在せしめている。
かかるシリコン基板上に、シリコン結晶より格子定数の
大きな結晶層、例えばＳｉＧｅ結晶層を形成することに
より、該ＳｉＧｅ結晶層に加わる歪みがより強調され、
不純物が存在しない場合に比べ、薄い領域でＳｉＧｅ層
の格子緩和が起こる。そのため、歪みシリコン層形成の
ためのＳｉＧｅ層成長の時間を短縮することが可能であ
る。

【００１５】

【発明の形態】以下、図面を参照して、本発明の具体的
実施例について説明する。図１に、本発明の第１の実施
例に係る半導体基板の断面模式図を示す。即ち、まず、
（１００）シリコン基板表面に炭素原子が７×１０¹³ｃ
ｍ^-2存在する状態で、Ｇｅ組成が２０％のＳｉＧｅ層の
成長を開始し、厚さ８０ｎｍのＳｉＧｅ層を形成した。
次に、このＳｉＧｅ層上に厚さ１０ｎｍの歪みシリコン
層を形成した。

【００１６】ここで、ＳｉＧｅ層及び歪みシリコン層の
成長は、超高真空ＣＶＤ装置を用いて行った。成長条件
は次に示す通りである。即ち、ＳｉＧｅ層の成長は、原
料としてジシランガス及びゲルマンガスを用い、それぞ
れの原料分圧はジシランガス１．８×１０^-2Ｐａ、ゲル
マンガス０．７×１０^-2Ｐａとして行った。このような
条件の下で、基板温度５００℃で、ＳｉＧｅ層の成長速
度１ｎｍ／ｍｉｎが得られ、８０分の成長時間で８０ｎ
ｍのＳｉＧｅ層（Ｇｅ組成：２０％）を形成した。

【００１７】その後、ゲルマンガスの供給を停止し、ジ
シランガスの供給量を２．５×１０^-2Ｐａに、基板温度
を５５０℃に設定して、シリコン層の成長を行った。こ
の時シリコン層の成長速度は０．２５ｎｍ／ｍｉｎであ
り、１０ｎｍのシリコン層の成長に４０分間を要した。

【００１８】次に、ＳｉＧｅ層成長に先立ち、シリコン
基板表面に炭素原子を添加する方法について説明する。
まず、（１００）シリコン基板を脱脂洗浄し、さらにＨ
Ｆ溶液により基板表面の自然酸化膜を除去した後に、シ
リコン基板を塩酸と過酸化水素水の混合溶液に浸し、厚
さ２ｎｍ程度の酸化膜を形成する。この基板を成長装置
に導入し、超高真空下で９５０℃に加熱する。このよう
にして、シリコン基板表面の酸化膜を除去することが可
能である。

【００１９】このとき、シリコン基板表面には検知可能
な不純物は存在していない。引き続き、基板温度を７０
０℃に保持した状態で、アセチレンガスを１ＳＣＣＭの
流量で真空容器に導入する。およそ３０秒間のガス照射
により、シリコン基板表面に面密度７×１０¹³ｃｍ
^-2（（１００）表面のシリコン原子の面密度のおよそ１
０％）の炭素原子を存在せしめることが可能である。こ
の場合、炭素原子を導入するためのガスとしてアセチレ
ンを例にあげているが、炭素を含む水素化合物系の気体
であれば、どのような気体でも同様の効果が得られる。

【００２０】一方、表面の炭素面密度が５×１０¹³ｃｍ
^-2（（１００）表面のシリコン原子密度のおよそ７．５
％）より少ない場合には、以下のような簡便な方法で炭
素原子を存在せしめることが出来る。即ち、まず、（１
００）Ｓｉ基板を脱脂洗浄処理した後、１％のＨＦ溶液
に１分間浸し、シリコン基板表面の自然酸化膜を除去す
る。次いで、低溶存酸素濃度の純水で置換したうえで、
１０分間水洗する。このようにするだけで、シリコン基
板表面に低濃度の炭素を存在せしめることが出来る。

【００２１】ここで低溶存酸素濃度とは、純水中の溶存
酸素の濃度が３０ｐｐｂ以下である場合を指す。溶存酸
素濃度がこれより多いと、水洗中にシリコン表面の酸化
が進行し、その後に特別な除去工程を必要とするため、
好ましくない。

【００２２】水洗の終了したシリコン基板は、純水中よ
り取り出し、ＵＨＶ−ＣＶＤ装置の搬入予備室へ運ばれ
る。この時、基板表面は水素で終端された構造となって
いる。搬入予備室を真空引きした後、基板は超高真空の
成膜室へ移される。ここで、低溶存酸素純水が利用でき
ない場合は、ＨＦ溶液による自然酸化膜除去が終了した
後に基板を溶液から取り出し、直接ＣＶＤ装置へ導入す
る方法も用いることができる。この場合でも基板表面は
水素で終端されている。

【００２３】成膜室へ導入した基板は、この状態で表面
に数％の炭素及び酸素が付着している。既に示すよう
に、微量の炭素原子は格子を縮める働きをし、本実施例
において有益な作用を示すが、酸素に関しては新たな欠
陥の源になり得るだけでなく、電子のトラップ等として
作用する懸念もあり、除去することが望ましい。酸素除
去のために、成長用基板は成膜室内で７００℃で５分間
加熱される。この結果、表面に残存する酸素は１％以下
に低減されるが、炭素は低減せず、残存する。本実施例
において、残存炭素濃度は、（１００）表面のシリコン
原子密度のおよそ５％（３．５×１０^-13 ｃｍ^-2）であ
る。

【００２４】従来、シリコン基板表面の軽元素不純物を
除去するためには、さきにあげた例のように自然酸化膜
を除去した後に制御された薄い酸化膜を形成し、この酸
化膜を９００℃程度の高温で除去する工程が用いられて
いる。この高温加熱工程は、薄膜成長を行う基板がすで
に一部加工された部分を有する場合、この加工された部
分に対してダメージを与える事が懸念されており、回避
することが望ましい。本実施例では、基板表面に炭素原
子を残存せしめることを目的に、高温工程が回避されて
おり、有益である。また、高温工程を回避できること
は、製造工程の時間短縮にもつながり、さらに有益であ
る。

【００２５】前記方法において作成された歪みシリコン
層においてＳｉＧｅと歪みＳｉ層の界面付近に置ける欠
陥の密度はおよそ５×１０⁶ 個／ｃｍ² とみつもられ
た。一方、ＳｉＧｅ層を成長する前のシリコン基板表面
の炭素の濃度が０．５％以下の場合の試料においては、
欠陥密度は１×１０⁸ 個/ ｃｍ² であった。即ち、Ｓｉ
Ｇｅ成長開始前の基板表面に炭素が存在していた方が、
同じ厚さのＳｉＧｅ層の上に形成した歪みシリコン層中
の欠陥低減の効果があることがわかる。

【００２６】これら欠陥の密度は、ＳｉＧｅ層の厚さを
増すごとに低下するため、ある一定の厚さのＳｉＧｅ層
において、成長開始前の表面に炭素が存在する方が欠陥
密度が低いと言うことは、同等の欠陥密度を実現するた
めには炭素の存在によりＳｉＧｅ層の厚さを薄くするこ
とが可能であることを意味する。

【００２７】ここで、本実施例においては、ＳｉＧｅ層
成長前のシリコン基板表面の炭素原子の量をシリコン
（１００）基板の表面第一層のシリコン原子の面密度に
対して５％あるいは１０％としたが、これらの条件にお
いてＳｉＧｅ層を積層した場合、炭素原子による歪みの
効果は薄膜の成長方向のうちおよそ２ｎｍ以下の領域に
局在することが透過型電子顕微鏡の断面撮影像よりわか
った。

【００２８】一方、前記表面に存在する炭素原子の量が
第１層のシリコン原子の面密度に対して２０％を越える
場合は、ＳｉＧｅ層成長後の炭素原子の拡散が顕著とな
り、炭素原子による歪みの効果が影響を及ぼす領域が５
ｎｍ以上に広がってしまう。この場合、炭素原子の効果
がＳｉＧｅ層の歪みの効果をより強調するという目的を
逸脱し、むしろＳｉＧｅ層の格子緩和に要する厚さを増
大させたり、あるいは格子緩和に伴い発生する欠陥の量
が増加するため、望ましくない。

【００２９】さらに前記シリコン基板表面に存在する炭
素原子の量が第一層のシリコン原子の面密度の１％より
少ない場合は、その上に成長するＳｉＧｅ層の歪みの効
果が強調されず、同等のＳｉＧｅ層の厚さにおける歪み
シリコン層の欠陥密度の低下の効果は確認できなかっ
た。

【００３０】次に、以上説明した歪みシリコン層を有す
る半導体基板に半導体素子を形成した実施例について説
明する。図２及び図３は、歪みシリコン層にＦＥＴを形
成する手順を示す断面図である。まず、図２に示すよう
に、面密度５×１０¹²ｃｍ² の炭素を含むシリコン基板
１上に、Ｇｅ組成が３０％のＳｉＧｅ層２を８００ｎｍ
の厚さに形成した後、ＳｉＧｅ層２上に５ｎｍの厚さの
歪みシリコン層３を形成した。

【００３１】なお、格子緩和したＳｉＧｅ層と、その上
に形成された歪みシリコン層３との間のバンド不連続
は、タイプIIの形態をとることが知られている。即ち、
シリコン層の伝導体は、ＳｉＧｅ層の伝導体の位置より
低い側へシフトしている。従って、歪みシリコン層をＳ
ｉＧｅ層で挟み込むことにより、シリコン層の電子をた
め込む井戸構造を作製することが可能となる。従って、
本実施例では、５ｎｍの厚さの歪みシリコン層３の上
に、更に２０ｎｍのＳｉＧｅ層４が形成されている。

【００３２】この上部のＳｉＧｅ層４には、ｎ型ド−パ
ントが濃度１×１０¹⁸ｃｍ^-3で添加されており、歪みシ
リコン層３に対する電子の供給層となっている。このＳ
ｉＧｅ層４上には、厚さ３ｎｍのシリコン層５が形成さ
れている。このシリコン層５は、ゲ−ト酸化膜形成のた
めの層である。

【００３３】次に、図３に示すように、シリコン層５の
みを熱酸化し、ゲ−ト酸化膜６を形成する。その後、燐
をド−プしたポリシリコン膜を形成し、このポリシリコ
ン膜をパタ−ニングしてゲ−ト電極７を形成した後、こ
のゲ−ト電極７の側壁に絶縁膜８を形成する。そして、
ゲ−ト電極７と絶縁膜８とをマスクとして用いてイオン
注入し、ソ−ス領域及びドレイン領域を形成して、ＦＥ
Ｔが作製される。

【００３４】このようにして作製されたＦＥＴの特性を
評価するため、以下の実験を行った。即ち、本発明に従
って、ＳｉＧｅ層形成前のシリコン基板表面に炭素を存
在させた場合と、従来のように炭素が存在しない場合に
ついて、ＳｉＧｅ層２の厚さを変化させてＦＥＴの相互
コンダクタンスを求めた。なお、動作層の結晶特性を評
価しやすいように、ＦＥＴのゲ−ト長は１０μｍとし
た。その結果を下記表１に示す。

【００３５】表１ＳｉＧｅ層の厚さ 0.2 0.5 0.8 1.2 1.5 ２．０（μｍ）相互コンダクタンス（ｍＳ／ｍｍ）本発明２０ 22 25 25 25 25 従来例 20.5 22.5 23.5 25 25 25 上記表１に示すように、ＳｉＧｅ層の厚さが薄い場合
は、シリコン基板表面に炭素が存在する場合も存在しな
い場合も、ＦＥＴの相互コンダクタンスが低いのに対
し、ＳｉＧｅ層の厚さが増加するに従って、いずれの場
合もＦＥＴの相互コンダクタンスは増加している。

【００３６】しかし、本発明の場合にはＳｉＧｅ層の厚
さが０．８μｍ以上で高いのに対し、従来例の場合に
は、ＳｉＧｅ層の厚さが１．２μｍ以上で高くなってい
る。このように、本発明の基板に形成されたＦＥＴは、
広い範囲のＳｉＧｅ層の厚さで優れた特性が得られるこ
とがわかる。

【００３７】

【発明の効果】以上説明したように、本発明によると、
歪みシリコン層を得るためにシリコン基板上にＳｉＧｅ
層を形成するに際し、該基板表面に炭素原子を存在せし
めることにより、ＳｉＧｅ層の格子歪みの効果を強調
し、より薄いＳｉＧｅ層の厚さで、すなわちより短いプ
ロセス時間で、欠陥の少ない歪みシリコン層の形成が可
能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体基板を示す
断面図。

【図２】本発明の第２の実施例に係る半導体基板を示す
断面図

【図３】本発明の第２の実施例に係る半導体基板に形成
されたＦＥＴを示す断面図。

【符号の説明】

１…シリコン基板２…ＳｉＧｅ層３…歪みシリコン層４…ＳｉＧｅ層５…シリコン層６…ゲ−ト酸化膜７…ゲ−ト電極８…側壁絶縁膜

Claims

【特許請求の範囲】

【請求項１】シリコン結晶基板と、このシリコン結晶
基板上に形成された、シリコン結晶基板より０．２％〜
５．０％大きい格子定数を有する結晶層と、この結晶層
上に形成された歪みシリコン層とを具備し、前記結晶層
は、前記シリコン結晶基板と結晶層の組合わせにより決
定される臨界膜厚を越える膜厚を有し、前記シリコン結
晶基板の表面には、前記シリコン結晶の格子定数を小さ
くする効果を有する不純物が存在することを特徴とする
半導体基板。
【請求項２】前記結晶層はＳｉＧｅ混晶からなり、前
記シリコン結晶の格子定数を小さくする効果を有する不
純物は炭素であることを特徴とする請求項１に記載の半
導体基板。
【請求項３】（１００）面を表面に有するシリコン結
晶基板と、このシリコン結晶基板上に形成されたＳｉＧ
ｅ混晶層と、このＳｉＧｅ混晶層上に形成された歪みシ
リコン層とを具備し、前記ＳｉＧｅ混晶層は、前記シリ
コン結晶基板とＳｉＧｅ混晶層の組合わせにより決定さ
れる臨界膜厚を越える膜厚を有し、前記シリコン結晶基
板の表面には、６．８×１０¹²〜１．３６×１０¹³ｃｍ
^-2の炭素が存在することを特徴とする半導体基板。