KR20180132091A - 3차원 모놀리식 집적 회로를 형성하기 위한 구조물을 제조하는 방법 - Google Patents
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Abstract
본 발명은 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품(10)을 포함하는 제1 기판(1) 및 상기 제1 기판 상에 연장되는 반도체층을 포함하는 구조물을 제조하는 방법으로서, 이것은
(a) 상기 제1 기판(1) 상에 제1 결합 금속층(11)을 제공하는 단계;
(b) - 반도체 베이스 기판(20), - 복수 개의 반도체 에피택셜 층들의 스택(21)으로서, 0≤x≤1인 SixGe1 -x의 층(210)이 상기 베이스 기판(20)에 대향하는 상기 스택(21)의 표면에 위치하는, 상기 스택, - 제2 결합 금속층(22)을 연속적으로 포함하는 제2 기판(2)을 제공하는 단계;
(c) 400℃ 이하의 온도에서 수행되는, 상기 제1 및 제2 결합 금속층들(11,22)을 통하여 상기 제1 기판 및 상기 제2 기판을 결합시키는 단계;
(d) 상기 제1 기판(1) 상에서 SixGe1 -x의 층(210)을 전달하기 위해 상기 제2 기판의 일부를 제거하는 단계로서, 상기 제거하는 단계는 상기 SixGe1 -x 층(210)에 대하여 상기 제2 기판(2)의 층을 적어도 선택적으로 화학적으로 식각하는 것을 포함하는, 상기 제거하는 단계;를 포함하는 것을 특징으로 한다.
(a) 상기 제1 기판(1) 상에 제1 결합 금속층(11)을 제공하는 단계;
(b) - 반도체 베이스 기판(20), - 복수 개의 반도체 에피택셜 층들의 스택(21)으로서, 0≤x≤1인 SixGe1 -x의 층(210)이 상기 베이스 기판(20)에 대향하는 상기 스택(21)의 표면에 위치하는, 상기 스택, - 제2 결합 금속층(22)을 연속적으로 포함하는 제2 기판(2)을 제공하는 단계;
(c) 400℃ 이하의 온도에서 수행되는, 상기 제1 및 제2 결합 금속층들(11,22)을 통하여 상기 제1 기판 및 상기 제2 기판을 결합시키는 단계;
(d) 상기 제1 기판(1) 상에서 SixGe1 -x의 층(210)을 전달하기 위해 상기 제2 기판의 일부를 제거하는 단계로서, 상기 제거하는 단계는 상기 SixGe1 -x 층(210)에 대하여 상기 제2 기판(2)의 층을 적어도 선택적으로 화학적으로 식각하는 것을 포함하는, 상기 제거하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 모놀리식 집적 회로를 형성하기 위한 구조물을 제조하는 방법, 및 상기 방법을 수행하기 위해 사용되도록 의도된 구조물 및 기판에 관한 것이다.
3차원(3D) 모놀리식 집적 회로들은 전자 부품들의 밀도를 증가시키고 그리고 크기를 감소시키는 관점에서 특히 유망하며, 이것은 그들이 특별히 상기 부품들의 오정렬 문제들을 피할 수 있기 때문이다.
이러한 회로들의 제조는 적어도 하나의 전자 부품, 예를 들어 트랜지스터를 이미 포함하는 기판 상으로 반도체 층을 전달하는 것을 수반한다.
그러나, 상기 부품이 400℃ 보다 높은 온도에 놓일 때 손상될 우려가 있을 때 이러한 전달은 문제가 된다.
실제로, 지금까지 우수한 결정 품질을 갖는 반도체 층이 전달될 수 있도록 하며, 그리고 400℃ 보다 낮은 온도에서 수행될 수 있는 단계들만을 포함하는 방법은 없다.
따라서, 제1 옵션은 적어도 하나의 전자 부품을 포함하는 기판 상으로 이것을 직접 퇴적함으로써 반도체 층을 형성하는 것일 것이다. 그러나 400℃ 보다 낮은 온도에서 이루어진 이러한 퇴적은 다결정질 또는 비정질 층을 얻는 결과로 되며, 이것은 다른 전자 부품들의 후속되는 형성을 위해 요구되는 결정 품질을 가지지 못한다.
다른 옵션은 도너(donor) 기판으로부터 억셉터(acceptor) 기판으로 반도체 층을 전달하는 것으로 잘 알려진 스마트 컷(Smart CutTM) 방법을 사용하는 것일 것이다. 이 방법은 수소 및/또는 헬륨과 같은 원자 종들을 주입함으로써 도너 기판 내에 취약 구역(weakened zone)을 형성하는 것을 포함한다. 그러나, 이러한 주입은 전달된 층 내에 결함들을 생성시키며, 이것은 500℃ 보다 높은 온도에서 어닐링함으로써만 치유(cure)될 수 있다.
소위 BSOI(Bonded Silicon-On-Insulator) 및 BESOI(Bonded and Etched-Back Silicon-On-Insulator) 기술들은 적어도 하나의 전자 부품을 포함하는 기판에 접합 된 벌크 기판으로부터 실리콘 층을 전달하는 것으로 고려될 수 있다. 그러나 이러한 기술들은 사용된 온도가 400℃를 초과하지 않으면 매우 얇은 층을 형성할 수 없으며 만족스러운 결합 에너지를 얻을 수 없다.
따라서, 본 발명의 하나의 목적은 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품을 포함하는 제1 기판 및 상기 제1 기판 상에 연장되는 반도체 층을 포함하는 구조물을 제조하는 방법을 설계하는 것이며, 이것은 반도체 층이 의도된 응용에 대해 요구되는 성질들을 갖도록 해주며, 그리고 400℃ 보다 높은 온도를 사용하지 않으면서 상기 반도체 층과 상기 제1 기판 사이에서 얻어질 수 있는 양호한 밀착성을 제공할 수 있다.
본 발명에 따르면, 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품을 포함하는 제1 기판 및 상기 제1 기판 상에 연장되는 반도체층을 포함하는 구조물을 제조하는 방법이 제공되며, 이것은 다음의 단계들을 포함한다:
(a) 억셉터 기판이라고 불리는, 상기 제1 기판 상에 제1 결합 금속층을 제공하는 단계;
(b) - 반도체 베이스 기판,
- 복수 개의 반도체 에피택셜 층들의 스택으로서, 0≤x≤1인 SixGe1 -x의 층이 상기 베이스 기판에 대향하는 상기 스택의 표면에 위치하는, 상기 스택,
- 제2 결합 금속층,을 연속적으로 포함하는, 도너 기판이라고 불리는 제2 기판을 제공하는 단계;
(c) 400℃ 이하의 온도에서 수행되는, 상기 제1 및 제2 결합 금속층들을 통하여 상기 제1 기판 및 상기 제2 기판을 결합시키는 단계;
(d) 상기 제1 기판 상에서 SixGe1 -x의 층을 전달하기 위해 상기 제2 기판의 일부를 제거하는 단계로서, 상기 제거하는 단계는 상기 SixGe1 -x 층에 대하여 상기 제2 기판의 층을 적어도 선택적으로 화학적으로 식각하는 것을 포함하는, 상기 제거하는 단계.
따라서, SixGe1 -x 층은 완화된(relaxed) 단결정 실리콘 층보다 높은 전하 캐리어들의 이동성 및 우수한 결정 품질을 모두 갖는다. 결과적으로, 형성된 구조물은 고성능 및/또는 저전력 응용을 위한 3차원 모놀리식 집적 회로를 제조하는 데 최적이다.
한편, 금속-금속 결합은 400℃를 초과하지 않는 온도에서도 강한 결합 에너지를 제공하며, 이 에너지는 그러한 온도에서 이루어진 유전체-유전체 결합에 의해 제공되는 것보다 실질적으로 높다. 또한, 금속-금속 계면은 유전체-유전체 계면과 달리, 제2 기판의 적어도 하나의 층을 선택적으로 식각하기 위해 채용될 수 있는 플루오르화 수소산 용액에 의해 공격받지 않는 이점을 갖는다.
본문에서, "B층 상의 A층" 유형 또는 "A층 아래의 B층" 유형의 어구는 반드시 층들 A 및 B가 공통 인터페이스를 갖는다는 것을 의미하지는 않으며, 그들은 실제로 하나 이상의 중간층들에 의해 분리될 수 있다. 한편, "B층 상에 직접적으로 A층"이라는 어구는 A층과 B층이 서로 접촉하고 있음을 의미한다.
하나의 실시예에 따르면, 상기 제2 기판은 상기 SixGe1 -x의 층과 상기 제2 결합 금속층 사이에 유전체층을 포함할 수 있다.
상기 유전체층의 두께는 유리하게는 10 내지 20 nm 사이일 수 있다.
하나의 실시예에 따르면, 상기 베이스 기판은 실리콘 기판일 수 있다.
하나의 바람직한 실시예에 따르면, 상기 스택은 상기 베이스 기판으로부터 연속적으로 다음을 포함한다:
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 실리콘-게르마늄의 층;
- 두께에 걸쳐서 일정한 조성을 가지는 실리콘-게르마늄의 층;
- 0≤y≤1이며, y는 x와 다른, SiyGe1 -y의 층으로서, 상기 SiyGe1 -y의 층은 상기 SixGe1 -x의 층을 향한 식각 장벽층을 이루도록 두께를 따라서 일정한 조성을 갖는 실리콘-게르마늄의 층과 상이한 조성을 갖는, 상기 SiyGe1 -y의 층;
- 상기 SixGe1 -x의 층.
특히 유리하게는:
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 상기 실리콘-게르마늄의 층의 조성은 상기 베이스 기판에 대향하는 상기 층의 표면에서 Si0 . 8Ge0 .2이며;
- 두께에 걸쳐서 일정한 조성을 가지는 상기 실리콘-게르마늄의 층의 조성은 Si0.8Ge0.2이며, 상기 층의 두께는 0.5㎛ 내지 2㎛ 사이이며;
- 상기 식각 장벽층의 조성은 Si 및 Si0 . 6Ge0 . 4으로부터 선택되며, 상기 층의 두께는 10nm 내지 50nm 사이이며;
- 상기 SixGe1 -x의 층의 조성은 Si0 . 8Ge0 .2, Si 및 Ge로부터 선택되며, 상기 층의 두께는 5 내지 50nm 사이이다.
상기 제1 및 제2 결합 금속층들은 티타늄, 니켈, 구리 및/또는 텅스텐을 포함할 수 있다.
하나의 실시예에 따르면, 단계 (b)는 다음의 연속적인 단계들을 포함할 수 있다:
- 두께에 걸쳐 점진적인 조성을 가지는 실리콘-게르마늄의 층을 에피택셜하게 성장시키는 단계;
- 두께에 걸쳐 일정한 조성을 가지는 실리콘-게르마늄의 층을 에피택셜하게 성장시키는 단계;
- 일정한 조성을 가지는 상기 실리콘-게르마늄의 층을 연마하는 단계;
- 연마된 상기 실리콘-게르마늄의 층 상에 0≤y≤1이며, 그리고 y는 x와 다른, SiyGe1 -y의 층을 에피택셜하게 성장시키는 단계로서, 상기 SiyGe1 -y의 층은 두께를 따라서 일정한 조성을 갖는 상기 실리콘-게르마늄의 층과 상이한 조성을 갖는, 상기 SiyGe1-y의 층을 에피택셜하게 성장시키는 단계;
- SiyGe1 -y의 층 상에 상기 SixGe1 -x의 층을 에피택셜하게 성장시키는 단계;
- 상기 제2 결합 금속층을 퇴적하는 단계.
하나의 실시예에 따르면, 단계 (b)는, 상기 SixGe1 -x의 층을 에피택셜하게 성장시키는 단계 및 상기 제2 결합 금속층을 퇴적하는 단계 사이에, 유전체층을 퇴적하는 단계를 포함할 수 있다.
단계 (b)는, 상기 유전체층을 퇴적하는 단계 후에, 상기 층을 치밀화 어닐링(densification annealing)시키는 단계를 포함할 수 있다.
특히 바람직하게는, 단계 (b)는, 상기 유전체층 및 상기 제2 결합 금속층 사이에 2원 또는 3원 합금의 층을 형성하는 단계를 더 포함할 수 있다.
하나의 실시예에 따르면, 단계 (d)는 연마에 의해 상기 베이스 기판의 두께의 일부를 제거하며(withdrawing), 이어지는 상기 베이스 기판의 나머지를 선택적으로 식각하는 단계를 포함할 수 있다.
특히 유리하게는, 상기 베이스 기판을 식각하는 단계는 TMAH, KOH, 및/또는 HF:HNO3 용액을 가지고 이루어질 수 있다.
한편, 상기 베이스 기판을 제거하는 단계는, SC1 용액 및/또는 HF:H2O2:CH3COOH 용액에 의해 일정한 조성 및 점진적 조성을 갖는 실리콘-게르마늄의 상기 층들을 선택적으로 식각하는 단계가 이어질 수 있다.
다른 목적은 전술한 방법을 구현하는 것을 포함하여, 3차원 모놀리식 집적 회로를 제조하는 방법에 관한 것이다.
보다 정확하게는, 3차원 모놀리식 집적 회로를 제조하는 이 방법은,
- 전술한 방법에 의해, 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품을 포함하는 제1 기판 및 상기 제1 기판 상에 연장되는 SixGe1 -x의 층을 포함하는 구조물을 제조하는 단계;
- 상기 SixGe1 -x의 층 내에 또는 상에 적어도 하나의 다른 전자 부품을 제조하는 단계;를 포함할 수 있다.
상기 방법은 상기 구조물 상에 구현된 모든 단계들이 400℃ 이하의 온도에서 이루어진다는 것에서 주목할 만하다.
다른 목적은 전술한 방법에 의해 얻어질 수 있는 구조물에 관한 것이다.
상기 구조물은 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품을 포함하는 제1 기판 및 상기 제1 기판 상에 연장되는 반도체 층을 포함하는 구조물로서, 상기 반도체 층은 0≤x≤1인 SixGe1 -x의 층인 것을, 그리고 상기 구조물은 상기 제1 기판과 상기 반도체 층 사이에 금속층을 포함한다는 것을 특징으로 한다.
하나의 실시예에 따르면, 상기 구조물은 상기 금속층과 상기 반도체 층 사이에 유전체층을 더 포함할 수 있다.
바람직하게는, 상기 구조물은 상기 금속층과 상기 유전체층 사이에 2원 또는 3원 합금을 더 포함할 수 있다.
상기 적어도 하나의 전자 부품은 트랜지스터, 메모리, 광검출기, 다이오드, 레이저, 스위치, 증폭기 및/또는 필터를 포함할 수 있다.
다른 목적은 전술한 방법에 사용되도록 의도된 도너 기판에 관한 것이다.
상기 도너 기판은,
- 반도체 베이스 기판;
- 복수 개의 반도체 에피택셜 층들의 스택으로서, 0≤x≤1인 SixGe1 -x의 층이 상기 베이스 기판에 대향하여 상기 스택의 표면에 위치하는, 상기 스택;
- 결합 금속층; 을 연속적으로 포함할 수 있다.
하나의 실시예에 따르면, 상기 도너 기판은 상기 SixGe1 -x의 층과 상기 금속층 사이에 유전체층을 더 포함할 수 있다.
상기 유전체층은 10 내지 20nm의 두께를 가질 수 있다.
하나의 실시예에 따르면, 상기 베이스 기판은 실리콘 기판일 수 있다.
하나의 바람직한 실시예에 따르면, 상기 스택은 상기 베이스 기판으로부터 연속적으로,
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 실리콘-게르마늄의 층;
- 두께에 걸쳐서 일정한 조성을 가지는 실리콘-게르마늄의 층;
- 0≤y≤1이며, 그리고 y는 x와 다른, SiyGe1 -y의 층으로서, 상기 SiyGe1 -y의 층은 상기 SixGe1 -x의 층을 향한 식각 장벽층을 이루도록 두께를 따라서 일정한 조성을 갖는 실리콘-게르마늄의 층과 상이한 조성을 갖는, 상기 SiyGe1 -y의 층;
- 상기 SixGe1 -x의 층;을 포함할 수 있다.
본 발명의 추가적인 특성들 및 장점들은 첨부된 도면들을 참조하여, 이어지는 상세한 설명으로부터 나타나게 될 것이다.
도 1a 내지 1c는 본 발명의 다양한 실시예들에 따른 도너 기판의 단면도들이다.
도 2는 적어도 하나의 전자 부품을 포함하는 억셉터 기판의 단면도이다.
도 3 및 도 4는 본 발명의 하나의 실시예에 따른 구조물을 제조하는 방법의 연속적인 단계들을 보여준다.
상기 도면들의 판독성을 위해, 예시된 상이한 요소들은 반드시 일정한 비율로 표현되는 것은 아니라는 것을 알 수 있다. 한 도면에서 다른 도면으로의 동일한 참조 부호는 동일한 기능을 제공하는 동일한 요소 또는 요소를 나타낸다.
도 1a 내지 1c는 본 발명의 다양한 실시예들에 따른 도너 기판의 단면도들이다.
도 2는 적어도 하나의 전자 부품을 포함하는 억셉터 기판의 단면도이다.
도 3 및 도 4는 본 발명의 하나의 실시예에 따른 구조물을 제조하는 방법의 연속적인 단계들을 보여준다.
상기 도면들의 판독성을 위해, 예시된 상이한 요소들은 반드시 일정한 비율로 표현되는 것은 아니라는 것을 알 수 있다. 한 도면에서 다른 도면으로의 동일한 참조 부호는 동일한 기능을 제공하는 동일한 요소 또는 요소를 나타낸다.
도 1a 내지 1c는 상기 도너 기판의 다양한 대안들을 나타낸다.
일반적으로, 상기 도너 기판은 연속적으로 다음을 포함한다;
- 베이스 기판(20),
- 복수 개의 반도체 에피택셜 층들의 스택(21)으로서, 그 중 상기 베이스 기판(20)에 대향하는 상기 스택의 표면에 위치하는 0≤x≤1인 SixGe1 -x의 층(210)은 최종 구조물을 형성하기 위해 다른 기판으로 전달되도록 의도되는, 상기 스택,
- 본딩 금속층(22).
상기 베이스 기판(20)은 반도체 물질, 또는 상이한 반도체 물질들의 스택이다. 하나의 특정 실시예에 따르면, 상기 베이스 기판은 벌크 단결정 실리콘이다.
도 1a 내지 1c에서, 상기 스택(21)은 4개의 층들(213,212,211,210)로서 표시되었다. 그러나 통상의 기술자는, 층(210)의 아래에 있는 층이 에칭 배리어 층을 구성하는 한, 본 발명의 범위를 벗어나지 않으면서 층들의 수 및 그들의 성분들을 변화시킬 수 있다. 바꾸어 말하면, 층(210)에 대하여 상기 스택의 상기 층들 중의 적어도 하나의 층을 선택적으로 에칭하는 것이 가능하다.
바람직하게는, 상기 스택의 상기 층들은 실리콘, 게르마늄 및/또는 실리콘-게르마늄 층들이다. 이 물질은 실리콘에 가까운 격자 파라미터를 갖기 때문에 GaP가 사용될 수 있다. 당업자는 층(210)에 대해 요구되는 특성에 따라 각 층(이것은 경우들에 따라서, 두께에 걸쳐서 일정하거나 또는 점진적일 수 있다)의 조성을 선택할 수 있다.
바람직한 실시예에 따르면, 상기 베이스 기판 (20) 상에 에피택시에 의해 형성되는 층(213)은 그 두께에 걸쳐서 점진적으로 변화하는 조성을 갖는 SiGe의 층이며, 따라서 상기 층의 최종 조성(즉, 베이스 기판(20)에 대향하는 표면에서)은 예를 들어, Si0 . 8Ge0 .2이다.
층(213)의 최종 조성(즉, 이 예에서, Si0 . 8Ge0 . 2)과 동일한 조성을 갖는 실리콘-게르마늄의 층(212)은 상기 층(213) 위에 에피택시에 의해 형성된다. 층(212)의 조성은 그것의 두께에 걸쳐서 일정하다. 층(212)은 두껍고, 전형적으로 0.5㎛와 2㎛ 사이의 두께를 갖는다. 특히 바람직하게는, 에피택시를 계속하기 전에 층(212)의 표면의 연마가 수행된다.
층(212)과 상이한 재료(예를 들어, 상기 층(212)이 Si0 . 8Ge0 .2인 경우라면 실리콘 또는 Si0 . 6Ge0 . 4)의 층(211)이 층(212) 상에 에피택시에 의해 형성된다. 층(211)의 두께는 10 내지 50nm 정도이다. 층(211)은 하부의 층들(212, 213)을 향한 식각 장벽 층이다. 당업자는 충분한 에칭 선택비를 제공하기 위해 층(211)의 조성을 선택할 수 있으며, 따라서 베이스 기판 및/또는 층들(212, 213)은 상부의 층(210)을 공격하지 않는다.
층(210)은 층(211) 상에 에피택시에 의해 형성된다. 층(210)은 하기에서 설명되는 바와 같이, 최종 구조를 형성하기 위해 다른 기판 상으로 전달되도록 의도된다. 층(210)은 식각 장벽 층(211)을 구성하는 재료와는 다른 재료이다. 예를 들어, 층(210)은 SixGe1 -x의 조성을 가지며, 0≤x≤1이고, 상기 층의 재료는 상기 격자 파라미터 차이에 따라서 상기 하부의 층(211)에 대하여 억제될 수 있을 것이다. 예를 들어, 층(210)은 실리콘 또는 게르마늄의 Si0 . 8Ge0 . 2 일 수 있다. 층(210)의 두께는 전형적으로 5 내지 50nm이다.
금속층(22)은 니켈, 구리, 텅스텐, 티타늄 중 하나의 재료로 형성될 수 있다. 상기 층은 일반적으로 물리적 기상 퇴적(PVD), 전기 증착(electro-deposition), 화학 기상 퇴적(CVD) 중 하나의 기술에 의해 퇴적된다. 금속층(22)의 두께는 전형적으로 10 내지 1000 nm이다.
도 1a의 실시예에서, 상기 금속층(22)은 상기 층(210) 상으로 직접 퇴적된다.
도 1b의 실시 예에서, 금속층(22)을 퇴적하기 전에 유전체층(23)이 층(210) 상에 퇴적된다. 이러한 유전체층은 매립 산화물이 요구되는 백-게이트형(back-gate type) 응용에 대해 특히 흥미있다. 상기 유전체층은 유리하게는 매우 낮은 두께(전형적으로 10 내지 20nm)를 갖는다. 따라서, 이러한 얇은 층은 에지 공격 표면이 이 두께 범위에 대해 낮기 때문에 가능한 HF 식각에 의해 변경되지 않는다. 유전체층 (23)은 일반적으로 플라즈마 강화 화학 기상 퇴적(PECVD), 원자층 퇴적(ALD), 저압 화학 기상 퇴적(LPCVD), PVD 중 하나의 기술에 의해 퇴적된다. 상기 유전체 층을 퇴적하는 단계 후에 치밀화 어닐링(densification annealing)을 수행할 수 있다.
도 1c의 실시 예에서, 2원 또는 3원 합금의 층(24)이 금속층(22)을 퇴적하기 전에 유전체층(23) 상에 퇴적된다. 층(24)은 유전체층(23) 상으로 금속층(22)의 접착을 증진시키는 장점을 가진다.
이와 같이 형성된 도너 기판은 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품을 포함하는 억셉터 기판이라 불리는 다른 기판에 본딩될 수 있다.
이러한 전자 부품은 예를 들어, 트랜지스터, 메모리, 광 검출기, 다이오드, 레이저, 스위치, 증폭기, 필터 또는 이들 부품들의 조합일 수 있다.
도 2는 억셉터 기판(1)의 하나의 실시예를 보여준다.
상기 기판(1)은 복수 개의 트랜지스터들(10)을 포함하는 유전체층(13)을 지지하는 예를 들어, 벌크 실리콘의 베이스 기판(20)을 포함한다. 상기 트랜지스터들은 비 플래너(non planar) 구조를 갖는 FinFET(Fin Field Effect Transistor) 타입일 수 있다.
억셉터 기판을 도너 기판에 결합시키기 위해, 결합 인터페이스를 형성하도록 의도된 억셉터 기판(1)의 표면 상에 결합 금속층(11)이 유리하게 형성된다. 상기 결합 금속층(11)은 니켈, 티타늄, 텅스텐, 구리 중 하나의 재료로 제조될 수 있다.
그 다음, 도 3에 도시된 바와 같이, 도너 기판 및 억셉터 기판은 결합층들(22 및 11)을 통해 결합된다. 이 예시에서, 도너 기판은 도 1a의 기판이지만, 당연히도 이것은 도 1b 또는 도 1c의 기판일 수 있다.
이러한 금속-금속 결합은 높은 결합 에너지를 제공하면서, 400℃ 보다 낮은 온도인 저온에서 이루어질 수 있다. 따라서, 결합 단계는 전자 부품들(10)을 손상시키지 않는다.
반면에, 백 게이트 기능이 최종 구조에서 필요한 경우, 금속층(11, 22)은 이러한 기능을 수행할 수 있다.
도 4를 참조하면, 층(210)은 기판(2)의 하부의 층들로부터 층(210)을 분리하기 위해 적어도 하나의 식각 단계를 수행함으로써 도너 기판으로부터 억셉터 기판으로 전달된다. 상기 식각은 층(210)을 손상시키지 않도록 상기 층에 대하여 선택적이어야 한다.
우선, 베이스 기판(20)의 기계적 연마("그라인딩"이라고도 함)가 구현될 수 있다. 이러한 연마는 미세한 연마 단계가 뒤따르는 제1의 거친 연마 단계를 포함할 수 있다. 따라서, 베이스 기판(20)의 대부분은 수 마이크로미터의 두께가 남을 때까지 제거될(withdrawn) 수 있다.
둘째, 베이스 기판(20)의 나머지는 건식 연마 또는 화학적 식각에 의해 제거될 수 있다. 실리콘 기판의 경우, 식각 조성물은 유리하게는 TMAH, KOH 또는 HF:HNO3이다.
세 번째로, 층들(213 및 212)은 건식 식각 또는 화학적 식각에 의해 제거될 수 있다. 실리콘-게르마늄 층들의 경우, 식각 조성물은 조성 SC1(NH4OH:H2O2:H2O) 또는 HF:H2O2:CH3COOH 일 수 있다.
가능하다면, 식각 선택비가 허용한다면, 층(211)은 또한 식각에 의해 제거될 수 있다. 그렇지 않으면, 상기 층(211)은 건식 연마에 의해 제거될 수 있다.
선택적으로, 상기 상이한 전술한 식각 단계들은 상이한 식각 조성물들을 조합함으로써 구현될 수 있다. 당업자는 식각될 재료에 따라 적절한 조성을 정의할 수 있다.
도 4에 나타낸 구조로부터, 적어도 하나의 다른 전자 부품(도시되지 않음)이 SixGe1-x의 층(210) 내에 또는 위에 형성될 수 있다.
최종적으로, 방금 기술된 예들은 물론 단지 특정한 것이며, 본 발명의 응용 분야들과 관련하여 예시들 결코 제한하는 것은 아니다.
Claims (24)
- 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품(10)을 포함하는 제1 기판(1) 및 상기 제1 기판 상에 연장되는 반도체층을 포함하는 구조물을 제조하는 방법으로서,
(a) 상기 제1 기판(1) 상에 제1 결합 금속층(11)을 제공하는 단계;
(b) - 반도체 베이스 기판(20),
- 복수 개의 반도체 에피택셜 층들의 스택(21)으로서, 0≤x≤1인 SixGe1-x의 층(210)이 상기 베이스 기판(20)에 대향하는 상기 스택(21)의 표면에 위치하는, 상기 스택,
- 제2 결합 금속층(22),
을 연속적으로 포함하는 제2 기판(2)을 제공하는 단계;
(c) 400℃ 이하의 온도에서 수행되는, 상기 제1 및 제2 결합 금속층들(11,22)을 통하여 상기 제1 기판 및 상기 제2 기판을 결합시키는 단계;
(d) 상기 제1 기판(1) 상에서 SixGe1 -x의 층(210)을 전달하기 위해 상기 제2 기판의 일부를 제거하는 단계로서, 상기 제거하는 단계는 상기 SixGe1 -x 층(210)에 대하여 상기 제2 기판(2)의 층을 적어도 선택적으로 화학적으로 식각하는 것을 포함하는, 상기 제거하는 단계;
를 포함하는 방법. - 청구항 1에 있어서,
상기 제2 기판(2)은 상기 SixGe1 -x의 층(210)과 상기 제2 결합 금속층(22) 사이에 유전체층(23)을 포함하는 것을 특징으로 하는 방법. - 청구항 2에 있어서,
상기 유전체층(23)의 두께는 10 내지 20 nm 사이인 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 베이스 기판(20)은 실리콘 기판인 것을 특징으로 하는 방법. - 청구항 1 또는 청구항 2에 있어서,
상기 스택(21)은 상기 베이스 기판(20)으로부터 연속적으로,
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 실리콘-게르마늄의 층(213);
- 두께에 걸쳐서 일정한 조성을 가지는 실리콘-게르마늄의 층(212);
- 0≤y≤1인, 그리고 y는 x와 다른, SiyGe1 -y의 층(211)으로서, 상기 SiyGe1 -y의 층은 상기 SixGe1 -x의 층(210)을 향한 식각 장벽층을 이루도록 두께를 따라서 일정한 조성을 갖는 실리콘-게르마늄의 층(212)과 상이한 조성을 갖는, 상기 SiyGe1-y의 층(211);
- 상기 SixGe1 -x의 층(210);을 포함하는 것을 특징으로 하는 방법. - 청구항 5에 있어서,
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 상기 실리콘-게르마늄의 층(213)의 조성은 상기 베이스 기판(20)에 대향하는 상기 층(213)의 표면에서 Si0.8Ge0.2이며;
- 두께에 걸쳐서 일정한 조성을 가지는 상기 실리콘-게르마늄의 층(212)의 조성은 Si0.8Ge0.2이며, 상기 층(212)의 두께는 0.5㎛ 내지 2㎛ 사이이며;
- 상기 식각 장벽층(211)의 조성은 Si 및 Si0 . 6Ge0 . 4으로부터 선택되며, 상기 층(211)의 두께는 10nm 내지 50nm 사이이며;
- 상기 SixGe1 -x의 층(210)의 조성은 Si0 . 8Ge0 .2, Si 및 Ge로부터 선택되며, 상기 층(210)의 두께는 5 내지 50nm 사이;인 것을 특징으로 하는 방법. - 청구항 1 내지 청구항 6 중의 어느 한 항에 있어서,
상기 제1 및 제2 결합 금속층들은 티타늄, 니켈, 구리 및/또는 텅스텐을 포함하는 것을 특징으로 하는 방법. - 청구항 1 내지 청구항 7 중의 어느 한 항에 있어서,
단계 (b)는 다음의 연속적인 단계들:
- 점진적인 조성을 가지는 상기 실리콘-게르마늄의 층(213)을 에피택셜하게 성장시키는 단계;
- 일정한 조성을 가지는 상기 실리콘-게르마늄의 층(212)을 에피택셜하게 성장시키는 단계;
- 일정한 조성을 가지는 상기 실리콘-게르마늄의 층(212)을 연마하는 단계;
- 연마된 상기 실리콘-게르마늄의 층(212) 상에 0≤y≤1이며, 그리고 y는 x와 다른, SiyGe1 -y의 층(211)을 에피택셜하게 성장시키는 단계로서, 상기 SiyGe1 -y의 층(211)은 두께를 따라서 일정한 조성을 갖는 상기 실리콘-게르마늄의 층(212)과 상이한 조성을 갖는, 상기 SiyGe1-y의 층(211)을 에피택셜하게 성장시키는 단계;
- SiyGe1 -y의 층(211) 상에 상기 SixGe1 -x의 층(210)을 에피택셜하게 성장시키는 단계;
- 상기 제2 결합 금속층(22)을 퇴적하는 단계;
를 포함하는 것을 특징으로 하는 방법. - 청구항 8에 있어서,
단계 (b)는, 상기 SixGe1 -x의 층(210)을 에피택셜하게 성장시키는 단계 및 상기 제2 결합 금속층(22)을 퇴적하는 단계 사이에, 유전체층(23)을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 9에 있어서,
단계 (b)는, 상기 유전체층(23)을 퇴적하는 단계 후에, 상기 층을 치밀화 어닐링(densification annealing)시키는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 9 또는 청구항 10에 있어서,
단계 (b)는, 상기 유전체층(23) 및 상기 제2 결합 금속층(22) 사이에 2원 또는 3원 합금의 층(24)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 청구항 1 내지 청구항 11 중의 어느 한 항에 있어서,
단계 (d)는 연마에 의해 상기 베이스 기판(20)의 두께의 일부를 제거하며(withdrawing), 이어지는 상기 베이스 기판(20)의 나머지를 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 12에 있어서,
상기 베이스 기판(20)을 식각하는 단계는 TMAH, KOH, 및/또는 HF:HNO3 용액을 가지고 이루어지는 것을 특징으로 하는 방법. - 청구항 12 또는 청구항 13에 있어서,
상기 베이스 기판(20)을 제거하는 단계는, SC1 용액 및/또는 HF:H2O2:CH3COOH 용액에 의해 일정한 조성 및 점진적 조성을 갖는 실리콘-게르마늄의 상기 층들(213,212)을 선택적으로 식각하는 단계가 이어지는 것을 특징으로 하는 방법. - 3차원 모놀리식 집적 회로를 제조하는 방법으로서,
청구항 1 내지 청구항 14 중의 어느 한 항에 따른 방법에 의해, 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품(10)을 포함하는 제1 기판(1) 및 상기 제1 기판 상에 연장되는 SixGe1 -x의 층(210)을 포함하는 구조물을 제조하는 단계;
- 상기 SixGe1 -x의 층(210) 내에 또는 상에 적어도 하나의 다른 전자 부품을 제조하는 단계;를 포함하며,
상기 방법은 상기 구조물 상에 구현된 모든 단계들은 400℃ 이하의 온도에서 이루어지는 것을 특징으로 하는 방법. - 400℃ 보다 높은 온도에 의해 손상될 수 있는 적어도 하나의 전자 부품(10)을 포함하는 제1 기판(1) 및 상기 제1 기판 상에 연장되는 반도체 층(210)을 포함하는 구조물로서, 상기 반도체 층(210)은 0≤x≤1인 SixGe1 -x의 층인 것임을, 그리고 상기 구조물은 상기 제1 기판(1)과 상기 반도체 층(210) 사이에 금속층(11,22)을 포함하는 것임을 특징으로 하는 구조물.
- 청구항 16에 있어서,
상기 금속층(11,22)과 상기 반도체 층(210) 사이에 유전체층(23)을 더 포함하는 것을 특징으로 하는 구조물. - 청구항 17에 있어서,
상기 금속층(11,22)과 상기 유전체층(23) 사이에 2원 또는 3원 합금을 더 포함하는 것을 특징으로 하는 구조물. - 청구항 16 내지 청구항 18 중의 어느 한 항에 있어서,
상기 적어도 하나의 전자 부품(10)은 트랜지스터, 메모리, 광검출기, 다이오드, 레이저, 스위치, 증폭기 및/또는 필터를 포함하는 것을 특징으로 하는 구조물. - 청구항 1 내지 청구항 14 중의 어느 한 항에 따른 방법을 구현하기 위한 기판(2)으로서,
- 반도체 베이스 기판(20);
- 복수 개의 반도체 에피택셜 층들(210-213)의 스택(21)으로서, 0≤x≤1인 SixGe1-x의 층(210)이 상기 베이스 기판(20)에 대향하여 상기 스택(21)의 표면에 위치하는, 상기 스택(21);
- 결합 금속층(22); 을 연속적으로 포함하는 것을 특징으로 하는 기판. - 청구항 20에 있어서,
상기 SixGe1 -x의 층(210)과 상기 금속층(22) 사이에 유전체층(23)을 더 포함하는 것을 특징으로 하는 기판. - 청구항 21에 있어서,
상기 유전체층(23)은 10 내지 20nm의 두께를 갖는 것을 특징으로 하는 기판. - 청구항 20 내지 청구항 22 중의 어느 한 항에 있어서,
상기 베이스 기판(20)은 실리콘 기판인 것을 특징으로 하는 기판. - 청구항 20 내지 청구항 23 중의 어느 한 항에 있어서,
상기 스택(21)은 상기 베이스 기판(20)으로부터 연속적으로,
- 두께에 걸쳐서 점진적으로 변화하는 조성을 가지는 실리콘-게르마늄의 층(213);
- 두께에 걸쳐서 일정한 조성을 가지는 실리콘-게르마늄의 층(212);
- 0≤y≤1이며, 그리고 y는 x와 다른, SiyGe1 -y의 층(211)으로서, 상기 SiyGe1-y의 층은 상기 SixGe1 -x의 층(210)을 향한 식각 장벽층을 이루도록 두께를 따라서 일정한 조성을 갖는 실리콘-게르마늄의 층(212)과 상이한 조성을 갖는, 상기 SiyGe1-y의 층(211);
- 상기 SixGe1 -x의 층(210);을 포함하는 것을 특징으로 하는 기판.
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