JP2003298031A - Soi型基板の形成方法 - Google Patents

Soi型基板の形成方法

Info

Publication number
JP2003298031A
JP2003298031A JP2002349765A JP2002349765A JP2003298031A JP 2003298031 A JP2003298031 A JP 2003298031A JP 2002349765 A JP2002349765 A JP 2002349765A JP 2002349765 A JP2002349765 A JP 2002349765A JP 2003298031 A JP2003298031 A JP 2003298031A
Authority
JP
Japan
Prior art keywords
layer
silicon germanium
silicon
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002349765A
Other languages
English (en)
Other versions
JP4446656B2 (ja
Inventor
Jung-Il Lee
正 一 李
Kazuyuki Fujiwara
和幸 藤原
Nae-In Lee
來 寅 李
金 鐘 ▲はい▼
Geum-Jong Bae
Hwa-Sung Rhee
化 成 李
Soshu Kin
相 秀 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003298031A publication Critical patent/JP2003298031A/ja
Application granted granted Critical
Publication of JP4446656B2 publication Critical patent/JP4446656B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 SOI層の欠陥ないシリコンゲルマニウム
層と引っ張られたシリコンエピタキシャル層を形成す
る。 【解決手段】 第1シリコン基板(112)上にエピタ
キシャル成長法により緩和したシリコンゲルマニウム層
(114)を形成させ、シリコンゲルマニウム層上に多
孔性シリコンゲルマニウム層(116)を形成させ、多
孔性シリコンゲルマニウム層上にシリコンゲルマニウム
エピタキシャル層(118)を形成し、表面にシリコン
酸化層(122)が形成された第2シリコン基板(12
4)とシリコンゲルマニウムエピタキシャル層(11
8)が形成された第1シリコン基板(112)をそれぞ
れの層を対向して接合させ、第2シリコン基板を基準に
前記多孔性シリコンゲルマニウム層(116)から上を
取り除き、シリコンゲルマニウムエピタキシャル層(1
18)を露出させ、シリコンゲルマニウムエピタキシャ
ル層(118)上に引っ張られたシリコンエピタキシャ
ル層(126)を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はSOI型基板の形成
方法に関するものであり、より詳細には、SOI層にゲ
ルマニウムが含有され、その表層に張力がかけられたシ
リコン膜を形成するSOI型基板(strained
silicon on Silicon−German
ium On Insulator)の形成方法に関す
るものである。
【0002】
【従来の技術】SOI基板は、その基板に埋没する酸化
層を設けることによって、素子分離膜を形成する時に素
子間の分離が完全に行われるように構成された半導体基
板である。このようなSOI基板は放射線に強く、内圧
を高めることができるなどの利点があり、主に高性能プ
ロセスなどの半導体装置の形成に使用される。
【0003】SOI型基板のSOI層をシリコンゲルマ
ニウム層で形成し、その表面にシリコン層を形成する場
合、シリコン層とシリコンゲルマニウム層との間での結
晶SOI格子の大きさの差によって、表面シリコン層は
二軸張力(biaxialtension)状態にな
る。シリコン層が引っ張られると、電荷キャリアの有効
移動質量及び散乱度(scattering)が減少し
て、シリコン層内で電荷キャリアの移動度が高くなるこ
とが知られている。(IEEE、Trans.Elec
tron Devices,Vol,47,No.7,
July 2000)。
【0004】そして、従来のCMOS型半導体装置の回
路性能を高めるために、SOI層をシリコンゲルマニウ
ムで形成し、その表面に引っ張られたシリコン層を形成
する方法が下記特許文献1および特許文献2に詳しく示
されている。図1を参照して従来のSOI型基板の形成
方法を見ると、まず、第1シリコン基板12にグレード
されたシリコンゲルマニウム(Graded Six
1-X:13)を形成し、その上に、緩和したシリコン
ゲルマニウム層バッファ(relaxed Si xGe
1-X:14)/イオンのドーピングされたシリコンゲル
マニウム層(Phousphorus doped S
1-yGey:15)、/引っ張られたシリコンチャネル
層(strained Si channel:16)
/圧縮されたシリコンゲルマニウムチャネル層(str
ained Si1-zGezChannel:17)/緩
和したシリコンゲルマニウム層(relaxedSiy
Ge1- y:18)/シリコン層19を、エピタキシャル
成長法により積層させる。以後、酸化層28が形成され
た第2シリコン基板26を前記シリコン層19が形成さ
れた第1シリコン基板12と互いに上部面が向き合うよ
うに接合させる。参照符号20は、二つの基板の接合面
を示す。高温水酸化カリウム溶液を使用して、燐がドー
ピングされたシリコンゲルマニウム層15の上部に配置
された第1シリコン基板12、グレードされたシリコン
ゲルマニウム層13、圧力が緩和したシリコンゲルマニ
ウム層バッファ14を除去する。燐イオンのドーピング
されたエッチング阻止膜として機能するシリコンゲルマ
ニウム層(Phousphorusdoped Si
1-yGey:15)は、湿式酸化の後にフッ酸(fluo
ric acid)で処理して除去する。
【0005】したがって、引っ張られたシリコンチャネ
ル層16は接合された二つの基板で形成される基板の最
上部に残るようになる。この方法では、引っ張られたシ
リコンチャネル層16の厚さが40乃至100Åで形成
された場合に、引っ張られたシリコンチャネル層16の
両側で格子の大きさが異なるシリコンゲルマニウム層1
7、15と接する。したがって、界面不一致による格子
欠陥の影響を多く受けるようになる。また、燐イオンの
ドーピンされたエッチング阻止膜として機能するシリコ
ンゲルマニウム層15を除去する過程は、素子が形成さ
れる、引っ張られたシリコンチャネル層16の質に大き
く影響を与える。
【0006】通常、結晶格子の大きさの異なる層が一定
の厚さ以上で積層されれば、界面不一致による結晶格子
欠陥が生じ、層にかけられた圧力や張力が緩和される。
しかし、緩和したシリコンゲルマニウム層上にシリコン
をエピタキシャル成長させる場合、シリコンゲルマニウ
ム層内の結晶格子欠陥によって、形成されるシリコン層
の質は低下する。このため、エピタキシャルシリコン層
に半導体素子を形成する場合には、形成される半導体素
子の動作特性が低下してしまうという問題がある。
【0007】そして、引っ張られたシリコン層を、シリ
コンゲルマニウム層を使用するSOI型基板に形成する
場合、張力による電子移動度はゲルマニウム濃度が10
%以上になれば増加しないが、張力によるホールの移動
度はゲルマニウム濃度が30%に達するまで連続的に増
加する。したがって、シリコンゲルマニウム層のゲルマ
ニウム濃度を高めることが素子性能の向上のためには必
要である。一方、酸素イオン注入法によるSOI層形成
方法SIMOX:Separation byIMpl
anted Oxygen)によって埋没酸化層を形成
する場合、後続の工程で高温熱処理が必要である。ゲル
マニウム濃度が高くなると、基板融点が低くなるという
問題がある。しかし、引っ張られたシリコン層を有する
シリコンゲルマニウム層SOI型基板はSIMOXの方
法を使用して形成することが望ましい。
【0008】界面不一致がなく、SOI層が高いゲルマ
ニウム含量を有し、表層に引っ張られたシリコンを有す
るSOI型基板を形成するために図2乃至図5に示した
ような工程を使用することができる。この工程による
と、図2のように第1シリコン基板32に圧力が緩和状
態にある厚いシリコンゲルマニウム層34を形成し、水
素イオンを注入して熱処理する。水素濃度が高い表面3
6で第1シリコン基板32とシリコンゲルマニウム層3
4の間の格子不一致界面38による結晶欠陥が治癒され
る効果を有する。図3のように、第2シリコン基板46
に酸化層48を形成した後に、第1シリコン基板32と
第2シリコン基板46を接合させる。参照符号50は二
つの基板32、46の接合面を示す。次に、図4に示し
たように、水素濃度が高い表面36を基準に、結合され
た基板全体を切断する。したがって、第2シリコン基板
46上にシリコン酸化層48があり、シリコン酸化層4
8上に緩和したシリコンゲルマニウム層34を有する基
板が分離形成される。この時に、切断された面の水素濃
度が高い表面36でシリコンゲルマニウム層内の結晶欠
陥は水素により部分的に治癒される効果を有する。した
がって、図5のように切断された面上にシリコンをエピ
タキシャル成長法により薄く成長させることができる。
これによって、シリコンゲルマニウム層34上に引っ張
られたシリコン層52が形成される。(2001,5
7,VLSI Symp.,by IBM)しかし、こ
のような方法を使用する場合に、引っ張られたシリコン
層52の基底層を形成するシリコンゲルマニウム層34
は水素イオン注入工程の間、結晶損傷を受ける。これに
よって、緩和したシリコンゲルマニウム層で水素の結晶
欠陥の治癒効果を低めてしまうという問題がある。
【0009】
【特許文献1】米国特許第5,906,951号明細書
【特許文献2】米国特許第6,059,895号明細書
【0010】
【発明が解決しようとする課題】本発明は、SOI層が
ゲルマニウムを含有し、SOI層の表面に引っ張られた
シリコン層が位置するSOI型基板の形成方法を提供す
ることを目的とする。
【0011】本発明はまた、高濃度ゲルマニウムが含有
された結晶欠陥が少ないSOI層に引っ張られたシリコ
ン層を形成することによって、キャリア移動度が高い素
子特性を有するSOI型基板の形成方法を提供すること
を目的とする。
【0012】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、第1シリコン基板にエピタキシャル成長
法により緩和したシリコンゲルマニウム層を形成させる
段階と、前記緩和したシリコンゲルマニウム層の上部に
多孔性シリコンゲルマニウム層を形成させる段階と、前
記多孔性シリコンゲルマニウム層にシリコンゲルマニウ
ムエピタキシャル層を形成させる段階と、表面に酸化層
が形成された第2シリコン基板と前記シリコンゲルマニ
ウムエピタキシャル層が形成された前記第1シリコン基
板を、それぞれの層を対向させて接合させる段階と、前
記第2シリコン基板を基準に前記多孔性シリコンゲルマ
ニウム層から上を取り除き、前記シリコンゲルマニウム
エピタキシャル層を露出させる段階と、前記シリコンゲ
ルマニウムエピタキシャル層上に引っ張られたシリコン
エピタキシャル層を形成する段階とを備える。
【0013】このとき、多孔性シリコンゲルマニウム層
は、緩和したシリコンゲルマニウム層の結晶欠陥がシリ
コンゲルマニウムエピタキシャル層に伝達されるのを遮
断し、シリコンゲルマニウムエピタキシャル層に結晶欠
陥が誘発されないようにする。したがって、SOI層の
欠陥ないシリコンゲルマニウム層と引っ張られたシリコ
ンエピタキシャル層を形成することができる。
【0014】本発明では、前記多孔性シリコンゲルマニ
ウム層を形成させる段階において陽極酸化法を使用する
ことができる。陽極酸化法に対して使用する通常の金属
陽極酸化法は当業界によく知られており、米国特許第
5,876,497号明細書には、シリコン基板層を多
孔性シリコン層で形成するために使用する陽極酸化法が
具体的に記述されている。陽極酸化法は、基板をフッ酸
が含まれた電解液に接触させ、電解液に陰極を設け、基
板の後面には陽極を設けることによって行われる。
【0015】本発明では、SOI型基板を形成しなが
ら、SIMOX方式のように高温度で熱処理をする必要
性がなくなるので、SOI層に含有されるゲルマニウム
含量は15%以上になる。したがって、15乃至30%
のシリコンゲルマニウムSOI層が形成される。
【0016】本発明では、エピタキシャル成長は、主に
低圧CVDを利用して行われるが、その他、常圧熱CV
D、プラズマCVD、分子ビームエピタクシー、スパッ
タリングなどで形成することも可能である。シリコン基
板上に緩和したシリコンゲルマニウム層を形成するとき
には、結晶欠陥の影響を最大限に遮断するために多層に
形成する。例えば、緩和したシリコンゲルマニウム層を
一回の工程段階を通じて同一の含量を有するように形成
することに代えて、ゲルマニウム含有量が異なる多層
で、または含有量の変化なしに単純に厚さ100乃至2
000nmの層を2乃至4段階で積層して緩和したシリ
コンゲルマニウム層を形成する。
【0017】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。なお、本明
細書において、「緩和した」とは、層間または層内で作
用していた力が低下され層間または層内にほとんど力が
かかっていないことをいい、「引っ張られた」とは、層
間または層内に力がかかっていることをいう。
【0018】図6を参照すると、第1シリコン基板11
2に緩和したシリコンゲルマニウム層114をエピタク
シー法で形成する。シリコンゲルマニウム層114には
第1シリコン基板112との結晶格子の大きさの差から
界面の不一致が生じ、層内に圧力が加わる。シリコンゲ
ルマニウム層114が臨界厚さを超過すると、この圧力
により転位(dislocation)という結晶欠陥
が誘発される。結晶欠陥が誘発された層は圧力が緩和し
たシリコンゲルマニウム層114となる。
【0019】本発明では、シリコンゲルマニウム層11
4の全体にわたる結晶欠陥の伝達を防止するために、そ
れぞれゲルマニウムの含有量が異なる層を積層して多層
とすることによって、または含有量の変化なしに多段階
で積層して多層とすることによって、緩和したシリコン
ゲルマニウム層114を形成する。緩和したシリコンゲ
ルマニウム層114を形成する様々な層の間の界面は、
結晶欠陥が伝達されることを遮断する防壁の役割を果た
すことができる。緩和したシリコンゲルマニウム層11
4の厚さは数千Åから数万Åとすることができる。
【0020】図6及び図7に示されるように、緩和した
シリコンゲルマニウム層114が形成された基板の表面
に陽極酸化処理を施す。陽極酸化処理時、緩和したシリ
コンゲルマニウム層114が形成された基板の前面は陰
極が設けられた電解液に接触され、基板の後面は直接ま
たは他の電解液を通じて陽極と接続する。基板の前面と
接触する電解液には、純水により希釈されたフッ酸が含
まれ、気泡発生により分極を防止する消極剤などが添加
される。電極に電圧が印加されて基板を通じて電流が流
れ、基板の前面では緩和したシリコンゲルマニウム層1
14の酸化が行われる。酸化層はフッ酸によりエッチン
グされて除去され、緩和したシリコンゲルマニウム層1
14は表面から結晶構造が稠密ではない多孔性シリコン
ゲルマニウム層116に変化され、残存物として緩和し
たシリコンゲルマニウム残余層114’が残る。陽極酸
化処理を通じて第1シリコン基板112の表面に多孔性
シリコンゲルマニウム層116の厚さが数千Å程度形成
されるようにする。陽極酸化工程では、フッ酸の濃度と
電極を通じて流れる電流の量を調節することにより多孔
性シリコンゲルマニウム層116と酸化層の形成及び除
去を調節することができる。
【0021】図8を参照すると、多孔性シリコンゲルマ
ニウム層116上に数千Å程度のシリコンゲルマニウム
エピタキシャル層118が形成される。半導体装置の高
集積化に従って素子の大きさが減少するので、SOI層
の厚さに該当する前記シリコンゲルマニウムエピタキシ
ャル層118の形成の厚さも500Å程度に減少する。
前記シリコンゲルマニウムエピタキシャル層118は結
晶欠陥がほとんどない結晶構造を有するようになり、1
5乃至30%のゲルマニウムを含有する。
【0022】図9を参照して説明すると、第2シリコン
基板124を準備し、表面の酸化を通じてシリコン酸化
層122を形成する。次に、前記シリコン酸化層122
と前記シリコンゲルマニウムエピタキシャル層118の
上部面が接触するように前記第1シリコン基板112に
前記第2シリコン基板124を接合させる。接合を容易
にするために、前記第1シリコン基板112と前記シリ
コンゲルマニウムエピタキシャル層118の一部を酸化
させる方法が使用でき、この場合に、前記第1及び第2
シリコン基板112、124は同じ酸化層同士が接触す
るので、容易に接合される。
【0023】そして、図10のように、第2シリコン基
板124を基準に多孔性シリコンゲルマニウム層116
の上方の物質を取り外す。すなわち、前記第1シリコン
基板112から前記シリコンゲルマニウム残余層11
4’まで取り外す。この時に、第1シリコン基板112
などを除去するために、CMPやエッチバックの方法を
使用することができる。前記多孔性シリコンゲルマニウ
ム層116は前記除去工程で、エッチング阻止膜として
使用されることもできる。前記除去工程は、微細な加工
が可能なウオータージェット切断を利用して実施するこ
ともできる。この場合に、多孔性シリコンゲルマニウム
層116を水平に分離することが可能である。これによ
って、前記第1シリコン基板112から前記分離された
多孔性シリコンゲルマニウム層116まで損傷なしに回
収して、これらを図6乃至図7で説明した段階で再び利
用することができる。
【0024】図10及び図11を参照すると、前記第2
シリコン基板124上に残存する前記多孔性シリコンゲ
ルマニウム層116を選択的に除去して、前記シリコン
ゲルマニウムエピタキシャル層118を露出させる。前
記選択的除去工程は前記シリコンゲルマニウムエピタキ
シャル層118形成時に存在した一部の結晶欠陥を除去
するために、前記シリコンゲルマニウムエピタキシャル
層118の上層部を除去する段階を過度エッチングの方
法により実施することが望ましい。 また、前記シリコ
ンゲルマニウムエピタキシャル層118の表面を水素雰
囲気でアニーリングして表面の粗さを改善することがで
きる。
【0025】図12を参照すると、前記シリコンゲルマ
ニウムエピタキシャル層118上にシリコンエピタキシ
ャル層126を50乃至500Åの厚さで、望ましくは
200Å以下に薄く形成する。シリコンエピタキシャル
層126とシリコンゲルマニウムエピタキシャル層11
8との間の格子の大きさによりシリコンエピタキシャル
層126は引っ張られた状態で形成される。これによっ
て、前記シリコンエピタキシャル層126で電荷の移動
度を高めることができる。
【0026】
【発明の効果】本発明によると、ゲルマニウムを含むS
OI層の表面に引っ張られたシリコンエピタキシャル層
が位置するSOI型基板を形成することによって、この
層で電流キャリアの移動度を高め、この基板にCMOS
型半導体装置を形成する時に、装置の特性と効率を高め
ることができる。
【図面の簡単な説明】
【図1】従来のSOI型基板の形成方法の一例を示すた
めの構成断面図である。
【図2】従来のSOI型基板の形成方法の他の例を示す
ための工程断面図である。
【図3】従来のSOI型基板形成方法の他の例を示すた
めの工程断面図である。
【図4】従来のSOI型基板の形成方法の他の例を示す
ための工程断面図である。
【図5】従来のSOI型基板の形成方法の他の例を示す
ための工程断面図である。
【図6】本発明のSOI型基板の形成方法の例を示す工
程断面図である。
【図7】本発明のSOI型基板の形成方法の例を示す工
程断面図である。
【図8】本発明のSOI型基板の形成方法の例を示す工
程断面図である。
【図9】本発明のSOI型基板の形成方法の例を示す工
程断面図である。
【図10】本発明のSOI型基板の形成方法の例を示す
工程断面図である。
【図11】本発明のSOI型基板の形成方法の例を示す
工程断面図である。
【図12】本発明のSOI型基板の形成方法の例を示す
工程断面図である。
【符号の説明】 112…第1シリコン基板、 114…シリコンゲルマニウム層、 114’…シリコンゲルマニウム残余層、 116…多孔性シリコンゲルマニウム層、 118…シリコンゲルマニウムエピタキシャル層、 122…シリコン酸化層、 124…第2シリコン基板。 126…シリコンエピタキシャル層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 來 寅 大韓民国ソウル特別市冠岳区奉天3洞 冠 岳現代アパート116棟401号 (72)発明者 ▲はい▼ 金 鐘 大韓民国京畿道水原市勧善区金谷洞530番 地 エルジービレッジアパート304棟1402 号 (72)発明者 李 化 成 大韓民国ソウル特別市冠岳区奉天6洞1679 −2番地 (72)発明者 金 相 秀 大韓民国京畿道龍仁市器興邑農書里山7− 1 月桂樹棟1014 Fターム(参考) 5F045 AA05 AA06 AA08 AA19 AB01 AB02 AF03 DA69 5F052 JA01 KA01 KA05 KB05

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 第1シリコン基板上にエピタキシャル成
    長法により緩和したシリコンゲルマニウム層を形成させ
    る段階と、 前記シリコンゲルマニウム層を含む第1シリコン基板上
    に多孔性シリコンゲルマニウム層を形成させる段階と、 前記多孔性シリコンゲルマニウム層を含む第1シリコン
    基板上にシリコンゲルマニウムエピタキシャル層を形成
    する段階と、 第2シリコン基板の表面に酸化層を形成させる段階と、 前記酸化層が形成された第2シリコン基板と前記シリコ
    ンゲルマニウムエピタキシャル層が形成された第1シリ
    コン基板とをこれらの層を向き合わせて接合させる段階
    と、 前記第1シリコン基板から前記多孔性シリコンゲルマニ
    ウム層を取り外して前記シリコンゲルマニウムエピタキ
    シャル層を露出させる段階と、 前記シリコンゲルマニウムエピタキシャル層の上に引っ
    張られたシリコンエピタキシャル層を形成する段階と、
    を備えることを特徴とするSOI型基板の形成方法。
  2. 【請求項2】 前記多孔性シリコンゲルマニウム層を形
    成させる段階では、前記緩和したシリコンゲルマニウム
    層に対して陽極酸化法を使用することを特徴とする請求
    項1に記載のSOI型基板の形成方法。
  3. 【請求項3】 前記緩和したシリコンゲルマニウム層の
    残存物は陽極酸化法が使用された後にも残存することを
    特徴とする請求項2に記載のSOI基板の形成方法。
  4. 【請求項4】 前記シリコンゲルマニウムエピタキシャ
    ル層のゲルマニウム含有量は15%以上30%以下であ
    ることを特徴とする請求項1に記載のSOI型基板の形
    成方法。
  5. 【請求項5】 前記緩和したシリコンゲルマニウム層、
    前記シリコンゲルマニウムエピタキシャル層及び前記引
    っ張られたシリコンエピタキシャル層は、低圧CVD、
    常圧熱CVD、プラズマCVD、分子ビームエピタクシ
    ー、スパッタリングのうちのいずれか一つのエピタキシ
    ャル成長法により形成されることを特徴とする請求項1
    に記載のSOI基板の形成方法。
  6. 【請求項6】 前記緩和したシリコンゲルマニウム層
    は、結晶結合の最小化のため複数の工程段階を経て形成
    されることを特徴とする請求項1に記載のSOI基板の
    形成方法。
  7. 【請求項7】 前記複数の工程段階は、シリコン基板上
    に緩和したシリコンゲルマニウム層を多層に形成するた
    め、ゲルマニウムが含有された層を積層する段階を含む
    ことを特徴とする請求項6に記載のSOI型基板の形成
    方法。
  8. 【請求項8】 前記シリコンゲルマニウムエピタキシャ
    ル層を露出させる段階は、前記第1シリコン基板及び前
    記緩和したシリコンゲルマニウム層を取り外して前記多
    孔性シリコンゲルマニウム層を露出させる段階及び前記
    露出された多孔性シリコンゲルマニウム層を選択的に除
    去する段階を含むことを特徴とする請求項1に記載のS
    OI型基板の形成方法。
  9. 【請求項9】 前記多孔性シリコンゲルマニウム層を露
    出させる段階では、前記多孔性シリコンゲルマニウム層
    を、ウオータージェットで切断する方法を使用すること
    を特徴とする請求項8に記載のSOI型基板の形成方
    法。
  10. 【請求項10】 前記露出された多孔性シリコンゲルマ
    ニウム層を選択的に除去する段階では、前記シリコンゲ
    ルマニウムエピタキシャル層に対してエッチング選択比
    を有する、湿式エッチングの方法を使用することを特徴
    とする請求項8に記載のSOI型基板の形成方法。
  11. 【請求項11】 前記シリコンゲルマニウムエピタキシ
    ャル層を露出させる段階は、前記シリコンゲルマニウム
    エピタキシャル層の上部面がくぼむような過度エッチン
    グの段階を含むことを特徴とする請求項1に記載のSO
    I型基板の形成方法。
  12. 【請求項12】 前記第1シリコン基板から前記多孔性
    シリコンゲルマニウム層を取り外して前記シリコンゲル
    マニウムエピタキシャル層を露出させる段階は、エッチ
    ング停止膜として前記多孔性シリコンゲルマニウム層を
    使用し、CMPまたはエッチバック工程で実施すること
    を特徴とする請求項1に記載のSOI型基板の形成方
    法。
  13. 【請求項13】 前記シリコンゲルマニウムエピタキシ
    ャル層を露出させた後に、前記露出されたシリコンゲル
    マニウムエピタキシャル層の表面を水素雰囲気でアニー
    リング処理する段階をさらに実施することを特徴とする
    請求項1に記載のSOI型基板の形成方法。
  14. 【請求項14】 前記第1シリコン基板上に形成された
    前記シリコンゲルマニウムエピタキシャル層の一部は、
    前記第1及び第2シリコン基板を接合しやすくするため
    に酸化させることを特徴とする請求項1に記載のSOI
    型基板の形成方法。
JP2002349765A 2001-12-03 2002-12-02 Soi型基板の形成方法 Expired - Fee Related JP4446656B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0075864A KR100442105B1 (ko) 2001-12-03 2001-12-03 소이형 기판 형성 방법
KR2001-075864 2001-12-03

Publications (2)

Publication Number Publication Date
JP2003298031A true JP2003298031A (ja) 2003-10-17
JP4446656B2 JP4446656B2 (ja) 2010-04-07

Family

ID=19716563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002349765A Expired - Fee Related JP4446656B2 (ja) 2001-12-03 2002-12-02 Soi型基板の形成方法

Country Status (3)

Country Link
US (1) US6881650B2 (ja)
JP (1) JP4446656B2 (ja)
KR (1) KR100442105B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008504704A (ja) * 2004-07-02 2008-02-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 埋め込みp+シリコン・ゲルマニウム層の陽極酸化による歪みシリコン・オン・インシュレータ

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
AU2003222003A1 (en) * 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US20040245571A1 (en) * 2003-02-13 2004-12-09 Zhiyuan Cheng Semiconductor-on-insulator article and method of making same
FR2857155B1 (fr) * 2003-07-01 2005-10-21 St Microelectronics Sa Procede de fabrication de couches contraintes de silicium ou d'un alliage de silicium-germanium
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US20060124961A1 (en) * 2003-12-26 2006-06-15 Canon Kabushiki Kaisha Semiconductor substrate, manufacturing method thereof, and semiconductor device
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
US20050221591A1 (en) * 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates
KR100569881B1 (ko) * 2004-08-31 2006-04-11 한국과학기술원 실리사이드 에피택시층을 이용한 고품위 실리콘 박막의전이방법
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
KR100714822B1 (ko) * 2005-07-29 2007-05-04 한양대학교 산학협력단 에스오아이 웨이퍼의 제조 방법
KR100717503B1 (ko) * 2005-08-11 2007-05-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
FR2893446B1 (fr) * 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
US7485539B2 (en) * 2006-01-13 2009-02-03 International Business Machines Corporation Strained semiconductor-on-insulator (sSOI) by a simox method
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US7598153B2 (en) 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7759233B2 (en) * 2007-03-23 2010-07-20 Micron Technology, Inc. Methods for stressing semiconductor material structures to improve electron and/or hole mobility of transistor channels fabricated therefrom, and semiconductor devices including such structures
US8293611B2 (en) 2007-05-08 2012-10-23 Micron Technology, Inc. Implantation processes for straining transistor channels of semiconductor device structures and semiconductor devices with strained transistor channels
JP5572307B2 (ja) * 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
CN101728249B (zh) * 2009-11-20 2011-09-14 清华大学 硅片上外延化合物半导体材料的单晶过渡层制备方法
CN101882624B (zh) * 2010-06-29 2011-09-14 清华大学 在绝缘衬底上形成有高Ge应变层的结构及形成方法
CN102184940B (zh) * 2011-03-30 2014-01-08 清华大学 半导体结构及其形成方法
CN103065938B (zh) * 2012-12-31 2015-06-10 中国科学院上海微系统与信息技术研究所 一种制备直接带隙Ge薄膜的方法
US8975125B2 (en) 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
WO2015178857A1 (en) * 2014-05-23 2015-11-26 Massachusetts Institute Of Technology Method of manufacturing a germanium-on-insulator substrate
US10032870B2 (en) 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
US9922866B2 (en) * 2015-07-31 2018-03-20 International Business Machines Corporation Enhancing robustness of SOI substrate containing a buried N+ silicon layer for CMOS processing
WO2017065692A1 (en) * 2015-10-13 2017-04-20 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
FR3049761B1 (fr) * 2016-03-31 2018-10-05 Soitec Procede de fabrication d'une structure pour former un circuit integre monolithique tridimensionnel
KR101946570B1 (ko) * 2016-10-13 2019-02-11 한국에너지기술연구원 적층구조 박막 제조방법, 이에 의해 제조된 적층구조 박막 및 이를 이용한 반도체 소자 제조방법
CN106373871B (zh) * 2016-11-24 2019-07-02 清华大学 半导体结构以及制备方法
JP7443953B2 (ja) * 2020-06-19 2024-03-06 東京エレクトロン株式会社 リンドープシリコン膜を除去する方法、及びシステム
CN112447771B (zh) * 2020-10-16 2023-12-01 广东省大湾区集成电路与系统应用研究院 GeSiOI衬底及其制备方法、GeSiOI器件及其制备方法
CN112582257A (zh) * 2020-11-23 2021-03-30 中国科学院微电子研究所 一种用于半导体量子计算的应变纯化硅衬底及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
JPH0982638A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体基板
JP3250722B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Soi基板の製造方法および製造装置
JP3963030B2 (ja) * 1997-03-26 2007-08-22 ソニー株式会社 薄膜半導体の製造方法
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
CA2327421A1 (en) * 1998-04-10 1999-10-21 Jeffrey T. Borenstein Silicon-germanium etch stop layer system
JP3453544B2 (ja) * 1999-03-26 2003-10-06 キヤノン株式会社 半導体部材の作製方法
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6677192B1 (en) * 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008504704A (ja) * 2004-07-02 2008-02-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 埋め込みp+シリコン・ゲルマニウム層の陽極酸化による歪みシリコン・オン・インシュレータ

Also Published As

Publication number Publication date
KR100442105B1 (ko) 2004-07-27
US6881650B2 (en) 2005-04-19
KR20030045936A (ko) 2003-06-12
JP4446656B2 (ja) 2010-04-07
US20030119280A1 (en) 2003-06-26

Similar Documents

Publication Publication Date Title
JP2003298031A (ja) Soi型基板の形成方法
JP3352340B2 (ja) 半導体基体とその製造方法
TWI284980B (en) Dual strain-state SiGe layers for microelectronics
US6569748B1 (en) Substrate and production method thereof
US6835633B2 (en) SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
US6294478B1 (en) Fabrication process for a semiconductor substrate
US7148119B1 (en) Process for production of semiconductor substrate
JP4197651B2 (ja) 歪みSi系層を製作する方法
US7008701B2 (en) Semiconductor member manufacturing method and semiconductor device manufacturing method
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
JP5089383B2 (ja) 埋め込みp+シリコン・ゲルマニウム層の陽極酸化による歪みシリコン・オン・インシュレータ
JP2004507084A (ja) グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
US6949451B2 (en) SOI chip with recess-resistant buried insulator and method of manufacturing the same
JP2006173568A (ja) Soi基板の製造方法
JP2001210811A (ja) 半導体基板の製造方法
TWI463657B (zh) 使用局部離子佈植誘發閘極體積變化之通道應力工程
JP2005210062A (ja) 半導体部材とその製造方法、及び半導体装置
JPH10326883A (ja) 基板及びその作製方法
JP3927977B2 (ja) 半導体部材の製造方法
JPH10200079A (ja) 半導体部材の製造方法および半導体部材
JP3754818B2 (ja) 半導体基板の作製方法
KR100704146B1 (ko) Soi 기판의 제조방법
JP2002118242A (ja) 半導体部材の製造方法
JP4862253B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
KR100609367B1 (ko) Soi 기판의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060622

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091127

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4446656

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140129

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees