JP5089383B2 - 埋め込みｐ＋シリコン・ゲルマニウム層の陽極酸化による歪みシリコン・オン・インシュレータ - Google Patents

Description

本発明は、半導体基板材料および半導体材料を製造する方法に関する。より詳しくは、本発明は、歪み半導体、例えばＳｉオン・インシュレータ（ＳＳＯＩ）基板材料と、ウエハ・ボンディングを行わずに同半導体を製造する信頼性の高い方法に関する。

半導体産業では、従来のシリコン・オン・インシュレータ（ＳＯＩ）基板を歪み半導体オン・インシュレータ（ＳＳＯＩ）基板で置き換えて、相補的金属酸化物半導体（ＣＭＯＳ）デバイスの性能を高めようとすることに対する関心が高まっている。この関心の背後の理由は、ＳＳＯＩ基板によって従来のＳＯＩ基板より高いキャリア（電子／正孔）移動度が得られることである。ＳＳＯＩ基板中の歪みは、圧縮歪みまたは引張り歪みのどちらであってもよい。

ＳＳＯＩ基板を製造する従来の方法は、通常、緩和ＳｉＧｅ層の上に位置する歪みＳｉ含有層を支持ウエハ上に移す層移動プロセスを必要とする。詳しくは、従来のプロセスは、まずＳｉ含有基板の表面に厚さ数ミクロンの緩和ＳｉＧｅ層を作り出すことを含む。通常、緩和ＳｉＧｅ層は、Ｓｉの面内格子パラメータより大きな面内格子パラメータを有する。次に、緩和ＳｉＧｅ層の上にＳｉ含有層を成長させる。ＳｉＧｅ層はＳｉと比較すると大きな面内格子パラメータを有するので、Ｓｉ含有層は歪み状態になる。

次に、緩和ＳｉＧｅ層の上に位置する歪みＳｉ含有層を含む構造物を、酸化物層などの絶縁層を含む支持ウエハにボンディングする。ボンディングは歪みＳｉ含有層と絶縁体層との間で行われる。次に、通常、Ｓｉ含有基板と緩和ＳｉＧｅ層とをボンディングされた構造物から除去して、歪みＳｉオン・インシュレータ基板を得る。

上記で説明した従来のＳＳＯＩ基板調製方法は、二つのかなり先端的な基板技術、すなわち高品質厚膜ＳｉＧｅ／歪みＳｉ成長と、ウエハ・ボンディングとを組み合わせるので、非常に高価であり、歩留りが低い。さらに、従来の調製方法は、大きな体積の基板の製造に魅力的でない。

上記の事情からみて、将来の高性能Ｓｉ含有ＣＭＯＳ製品のために、コスト効率がよく、製造に適するＳＳＯＩ基板を製造する解決法が求められている。

本発明によれば、コスト効率がよく、製造に適し、ＳＳＯＩ基板材料を製造する従来の技術で通常必要なウエハ・ボンディングを回避する、ＳＳＯＩ基板を製造する解決策が得られる。詳しくは、ＳＳＯＩ基板を製造する本発明の方法は、歪み半導体層の下にある埋め込み多孔質層を作り出す工程を含む。次に、プロセス加工の間に歪み半導体層の一部だけが消費されるように、高温酸化／アニール工程を使用することによって、多孔質層を埋め込み酸化物層に変換する。

本方法によれば、酸化物層の上にある歪み半導体層を含むＳＳＯＩ基板が得られ、酸化物層は緩和半導体テンプレートの上に位置する。上記で説明した従来のプロセスと異なり、歪み半導体層と緩和半導体層とは調和した、すなわち同一の結晶配向を有する。さらに、本発明の方法によって形成される酸化物層は、「高品質」であり、これは、この酸化物層が約１マイクロアンペア／ｃｍ^２以下の漏れ電流密度と、約２メガボルト／ｃｍ以上の降伏電場とを有することを意味する。

広義には、本発明の方法は、
基板と、基板の上の緩和半導体層と、緩和半導体層の上のドープされた緩和半導体層と、ドープされた緩和半導体層の上の歪み半導体層とを含む構造物を設ける工程であって、前記緩和半導体層と、前記ドープされた緩和半導体層と、前記歪み半導体層とは同一の結晶配向を有する工程と、
歪み半導体層の下のドープされた緩和半導体層を埋め込み多孔質層に変換する工程と、
埋め込み多孔質層を含む構造物をアニールして歪み半導体オン・インシュレータ基板を設ける工程であって、前記アニールする工程の間に埋め込み多孔質層を埋め込み酸化物層に変換する工程と、
を含む。

上記で説明した方法に加えて、本発明は、形成されるＳＳＯＩ基板にも関する。詳しくは、本発明のＳＳＯＩ基板は、
基板と、
基板の上の緩和半導体層と、
緩和半導体層の上の高品質埋め込み酸化物層と、
高品質埋め込み酸化物層の上の歪み半導体層と、
を含み、緩和半導体層と歪み半導体層とは同一の結晶配向を有する。

次に、本出願に添付の図面を参照して、ＳＳＯＩ基板を製造する方法を提供する本発明と、その方法によって製造されるＳＳＯＩ基板とをさらに詳しく説明する。図面は、例を示すために提供されるものでしかなく、正確な比率で描かれていない。図面で、同じ要素および対応する要素は同じ参照番号によって参照される。

本発明の方法は、まず、例えば図１の（Ａ）に示す構造物１０を設けることによって開始される。構造物１０は、基板１２と、基板１２の表面の上に位置する緩和半導体、例えばＳｉＧｅ合金の層１４と、緩和半導体層１４の上に位置するドープされた緩和半導体層１６と、ドープされた緩和半導体層１６の表面の上に位置する歪み半導体層１８とを備える。本発明によれば、層１４、１６および１８は、それぞれエピタキシャル成長によって形成されるので、同じ結晶配向を有する。

本発明で、基板１２の上に層１４、１６および１８を製造する際に使用することができるさまざまなエピタキシャル成長プロセスの例は、例えば、高速熱化学的気相堆積法（ＲＴＣＶＤ）、低エネルギー・プラズマ堆積法（ＬＥＰＤ）、超高真空化学的気相堆積法（ＵＨＶＣＶＤ）、大気圧化学的気相堆積法（ＡＰＣＶＤ）および分子線エピタキシ法（ＭＢＥ）を含む。

本発明で使用される基板１２は、例えば結晶性ガラスまたは金属を含む任意の材料または材料層で構成してよいが、好ましくは、基板１２は、結晶性半導体基板である。基板１２として使用することができる半導体基板の例は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ族／ＩＶ族またはＩＩ族／ＶＩ族化合物半導体を含むが、それらに限定されない。用語「半導体基板」は、内部に任意の数の埋め込み絶縁領域（連続、非連続または連続と非連続との組み合わせ）を含んでもよい予め形成されたシリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板も含む。好ましい一実施態様では、基板１２はＳｉ含有基板である。基板１２はドープされていなくてもよく、あるいは電子または正孔を多く含む基板、すなわちドープされた基板であってもよい。

次に、上記で触れたプロセスの一つを用いて、基板１２の表面の上に緩和半導体層１４をエピタキシャル成長する。以下の説明で、緩和半導体層１４は緩和ＳｉＧｅ層１４を指すが、それは、同半導体材料が層１４の好ましい材料を代表するからである。用語「ＳｉＧｅ合金層」は、最大９９原子パーセントのＧｅを含むＳｉＧｅ層を表す。より一般的には、ＳｉＧｅ合金層は約１から約９９原子パーセントのＧｅを含み、約１０から約５０原子パーセントのＧｅ原子パーセントがより好ましい。

緩和ＳｉＧｅ合金層１４は、連続的なＧｅの分布を有する単一の層であってもよく、あるいはその層のさまざまな領域内に含まれる変化するＧｅ含量を有する傾斜層であってもよい。上記で述べたように、層１４は、約１０％以上の実測緩和度を有する緩和層である。一般に、緩和半導体層１４の表面領域は準安定であり、通常は約１×１０^５欠陥／ｃｍ^３以上の欠陥（積層欠陥、蓄積欠陥および貫通欠陥）密度を有する。

緩和半導体層１４はドープされていてもよく、あるいはドープされていなくてもよい。層１４内のドーパントの種類およびドーパントの濃度は任意であり、熟練した技術者なら予め決めることができる。ドープする場合、緩和層１４は通常１×１０^１７原子／ｃｍ^３より高いドーパント濃度を有する。ドープされた層１４は、ドーパント源にエピタキシャル成長プロセスの間に用いられるＳｉ源またはＧｅ源、あるいは両方の供給源を提供することによって形成される。

緩和半導体層１４の厚さは、緩和層を形成することができる限り、変化させてよい。緩和半導体層１４の厚さは層のＧｅ含量に依存する。一般に、約５０原子％より少ないＧｅ含有量を有する緩和半導体層１４の場合、層１４は約１から約５０００ｎｍの厚さを有し、約１０００から約３０００ｎｍの厚さがより一般的である。

緩和ＳｉＧｅ合金テンプレートが好ましいが、本発明は、緩和状態で形成することができる他の半導体材料の使用も包含する。

次に、緩和半導体層１４の上にドープされた緩和半導体層１６を形成する。ドープされた緩和半導体層１６は、ｐ型またはｎ型ドーパントを含んでもよいが、ｐ型ドーパントが非常に好ましい。ｐ型ドーパントはＧａ、Ａｌ、ＢおよびＢＦ_２を含む。ドープされた緩和半導体層１６は、図１の（Ａ）に示すように別々の層であってもよく、あるいは予め形成された緩和半導体層１４の上部部分であってもよい。用語「半導体」は、層１６について用いられるとき、例えばＳｉ、ＳｉＧｅ、ＳｉＣおよびＳｉＧｅＣを含む任意の半導体材料を表す。好ましくは、ドープされた緩和半導体層１６はＳｉ含有半導体であり、ＳｉおよびＳｉＧｅが最も好ましい。

本発明によれば、ドープされた緩和半導体層１６は周囲の層、すなわち層１４および１８より高い濃度でドープされている層である。一般的に、ドープされた緩和半導体層１６は、約１×１０^１９原子／ｃｍ^３以上のｐ型ドーパント濃度を含み、約１×１０^２０から約５×１０^２０原子／ｃｍ^３のｐ型ドーパント濃度がより一般的である。ドープされた緩和半導体層１６は、上記で触れたエピタキシャル成長プロセスの一つを用い、半導体源とともにドーパント源を含めて形成される。ドープされた緩和半導体材料１６は、ドープされていないＳｉの面内格子パラメータより大きな面内格子パラメータを有してもよく、あるいはドープされていないＳｉの面内格子パラメータより小さな面内格子パラメータを有してもよい。

ドープされた緩和半導体層１６は薄い層であり、その厚さによって続いて形成される埋め込み酸化物層の厚さが定まる。一般的に、ドープされた緩和半導体層１６は約１から約１０００ｎｍの厚さを有し、約１０から約２００ｎｍの厚さがより一般的である。

ドープされた緩和半導体層１６を形成した後、上記で触れたエピタキシャル成長プロセスの一つを用いて、ドープされた緩和半導体層１６の上に歪み半導体層１８を形成する。歪み半導体層１８は、上記で層１６に関連して触れた半導体材料の一つで構成するとよい。従って、歪み半導体層１８とドープされた緩和半導体１６とは、同じ半導体材料で構成してもよく、あるいは異なる半導体材料で構成してもよい。歪み半導体１８は、引張り応力を有してもよく、あるいは圧縮応力を有してもよい。

層１４、１６および１８の成長は、同じエピタキシャル成長プロセスを用いて行ってもよく、あるいは異なるエピタキシャル成長プロセスを用いて行ってもよいことに注意する。さらに、同じ反応器チャンバの中で真空を中断することなく層１４、１６および１８を形成することも意図される。

歪み半導体層１８はドープされていてもよく、あるいはドープされていなくてもよい。ドープする場合、一般的に、歪み半導体層１８は約１×１０^１５原子／ｃｍ^３以上のドーパント濃度を有する。一般的に、層１８の厚さは約５から約２０００ｎｍであり、約１０から約５００ｎｍの厚さがより一般的である。

本発明の一つの実施態様では、歪み半導体層１８とドープされた緩和半導体層１６とは同じＳｉ含有半導体または異なるＳｉ含有半導体で構成され、ＳｉまたはＳｉＧｅが非常に好ましい。

本発明の非常に好ましい実施態様では、歪み半導体層１８と緩和半導体層１４とは、ともに約１×１０^１５原子／ｃｍ^３以上のドーパント濃度を有するドープされた層であり、一方、ドープされた緩和半導体層１６は約１×１０^２０原子／ｃｍ^３以上のドーパント濃度を有するｐ‐ドープされた層である。

本発明によれば、これらのさまざまな層はエピタキシャル成長によって形成されるので、層１４、１６および１８は層１２と同じ結晶配向を有する。従って、層１４、１６および１８は、（１００）、（１１０）、（１１１）または任意の他の結晶配向を有するとよい。

次に、図１の（Ａ）に示される構造物に、電解陽極酸化プロセスを施す。陽極酸化プロセスによって、ドープされた緩和半導体層１６を多孔質領域に変換することができる。電解陽極酸化プロセスを実行した後の構造物を、例えば図１の（Ｂ）に示す。この図で、参照番号２０が多孔質領域または層を表す。

図１の（Ａ）に示される構造物をＨＦ含有溶液中に浸漬して、同じくＨＦ含有溶液中に配置された電極に対する電気的バイアスを構造物に印加することによって、陽極酸化プロセスを実行する。そのようなプロセスでは、通常、構造物は電気化学的槽の正の電極として使用され、一方、Ｓｉまたは金属などの別の半導体が負の電極として使用される。

一般に、ＨＦ陽極酸化すると、ドープされた緩和半導体層１６は多孔質半導体層２０に変換される。こうして形成される多孔質半導体層２０の形成速度および性質（多孔度および微細構造）は、材料特性、すなわちドーピングの種類および濃度、ならびに陽極酸化プロセスそれ自体の反応条件（電流密度、バイアス、照射量およびＨＦ含有溶液中の添加剤）の両方によって定まる。一般に、本発明で形成される多孔質半導体層２０は約０．１％以上の多孔度を有する。

用語「ＨＦ含有溶液」は、高濃度ＨＦ（４９％）、ＨＦと水との混合物、ＨＦとメタノール、エタノール、プロパノール等などの一価アルコールとの混合物、または少なくとも一つの界面活性剤と混合されたＨＦを含む。ＨＦ溶液中に存在する界面活性剤の量は、４９％ＨＦを基準として通常約１から約５０％である。

ドープされた緩和半導体層１６を多孔質半導体層２０に変換する陽極酸化プロセスは、約０．０５から約５０ミリアンペア／ｃｍ^２の電流密度で動作する定電流源を用いて実行される。オプションとして、試料を照射するために光源を用いてもよい。より好ましくは、本発明の陽極酸化プロセスは、約０．１から約５ミリアンペア／ｃｍ^２の電流密度で動作する定電流電源を用いて使用される。

陽極酸化プロセスは、通常、室温で実行されるか、あるいは室温より高い温度を用いるとよい。通常、陽極酸化プロセスに続いて構造物を脱イオン水ですすぎ、乾燥する。通常、陽極酸化は約１０分間より時間行われ、１分より短い時間がより一般的である。

次に、多孔質半導体層２０を埋め込み酸化物領域２２に変換する温度で、図１の（Ｂ）に示される多孔質半導体層２０を含む構造物を加熱、すなわちアニールする。結果として得られる構造物を例えば図１の（Ｃ）に示す。図に示されるように、この構造物は、埋め込み酸化物層２２の上の歪み半導体層１８を含む。埋め込み酸化物層２２は緩和半導体層１４の上に位置し、一方、緩和半導体層１４は基板１２の上にある。

加熱工程の間に層１８の上に酸化物層２４が形成されることに注意する。この表面酸化物層、すなわち酸化物層２４は、通常、常にというわけではないが、加熱工程後、半導体と比べて酸化物を除去する高い選択性を有するＨＦなどの化学的エッチング剤を使用する従来のウェット・エッチング・プロセスを用いて、構造物から除去される。表面酸化物層２４を除去した構造物を図１の（Ｄ）に示す。

酸化物層２４を除去したら、上記のプロセス加工工程を任意の回数繰り返して、下から上へ、基板／（緩和半導体／埋め込み酸化物／歪み半導体）_ｘ、ここでｘは１より大きい、を含む多層構造物を設けることができる点に注意する。ｘが１のとき、図１の（Ｄ）に示す構造物が形成される。

本発明のいくつかの実施態様では、基板１２の上に材料１４、１６および１８の連続する層を形成した後、本発明の電解陽極酸化プロセスとアニールするプロセスとを実行することによって、複数の埋め込み酸化物層を得ることができる。

本発明の加熱する工程の後で形成される表面酸化物層２４は、約１０から約１０００ｎｍの範囲にあればよいさまざまな厚さを有し、約２０から約５００ｎｍの厚さが非常に好ましい。埋め込み酸化物層２２は、通常、ドープされた緩和半導体層１６の場合に既に説明したと同じ厚さを有する。

詳しくは、本発明の加熱する工程は４００℃より高い、好ましくは１１００℃より高い温度で実行されるアニールする工程である。本発明の加熱する工程の通常の温度範囲は、約１２００°から約１３２０℃である。

さらに、本発明の加熱する工程は、Ｏ_２、ＮＯ、Ｎ_２Ｏ、オゾン、空気およびその他類似の酸素含有ガスなど、少なくとも一つの酸素含有ガスを含む酸化雰囲気中で実行される。酸素含有ガスは、（Ｏ_２とＮＯとの混合物のように）互いに混合してもよく、あるいは、ガスはＨｅ、Ａｒ、Ｎ_２、Ｘｅ、ＫｒまたはＮｅなどの不活性ガスで希釈してもよい。希釈雰囲気が使用されるとき、希釈雰囲気は、約０．１から約１００％の酸素含有ガスを含み、残りは最大１００％の不活性ガスである。

加熱する工程は、通常、０分より長い時間から約１８００分の範囲で変化する長さの時間実行するとよく、約６０から約６００分の長さの時間が非常に好ましい。加熱する工程は単一の目標温度で実行してもよく、あるいは、さまざまな変温速度および恒温時間を用いるさまざまな変温および恒温サイクルを使用してもよい。

酸化雰囲気下で加熱する工程を実行して、酸化物層、すなわち層２２および２４を実現する。多孔質半導体領域と拡散した酸素との反応の速度は増大することに注意すること。

加熱し、続いて表面酸化物層２４を除去した後、最終構造物中に存在するドーパントの含有量を減少させる熱プロセス（すなわちベークする工程）を構造物に施すとよい。ベークする工程は、通常、Ｈ_２などの水素含有雰囲気の存在下に実行される。一般的に、８００℃より高い温度でこの工程を実行すると構造物からのドーパントの浸出が起こり、１０００℃より高い温度がより一般的である。この熱工程はオプションであり、すべての場合に実行する必要はない。熱処理プロセスを用いるドーパントの浸出は、任意の所望の長さの時間実行してよい。

一般的に、構造物からドーパントを浸出する熱プロセスは、約１から約６０分間の長さ実行される。上述のように、このベークする工程によってＳＳＯＩ基板内のドーパントの量が減少する。ベークする工程を用いてＳＳＯＩ基板内の任意のドーパントを減少させてもよいが、特に、構造物からホウ素を除去するために使用される。

上記の諸プロセス加工工程を実行した後、従来のＣＭＯＳプロセスを実行して歪み半導体層の上に電界効果トランジスタ（ＦＥＴ）など、一つまたはそれ以上のＣＭＯＳデバイスを形成するとよい。ＣＭＯＳプロセス加工は当業者にとっては公知であり、従って、そのプロセス加工に関する詳細は本明細書には必要ない。

上記で説明した本発明の方法によって、酸化物層２２の上に歪み半導体層１８を含み、緩和半導体層１４の上に酸化物層２２が配置され、基板１２の上に緩和半導体層１４が配置されているＳＳＯＩ基板が得られる。上記で説明した従来のプロセスと異なり、歪み半導体層１８と緩和半導体層１４とは調和した、すなわち同一の結晶配向を有する。さらに、本発明の方法によって形成される酸化物層２２は「高品質」である。これは、埋め込み酸化物層２２が約１マイクロアンペア以下の漏れ電流と、約２メガボルト／ｃｍ以上の降伏電場とを有することを意味する。

図１の（Ａ）〜（Ｄ）に示す実施態様は、どの層にもパターン形成されていない場合の例を示す。別の実施態様は、埋め込み酸化物層２２の上にパターン形成された歪み半導体層１８を備える構造物を形成することも包含する。例えば図２の（Ａ）に、パターン形成されたそのようなＳＳＯＩ構造物を示す。パターン形成された構造物は、陽極酸化の前に、リソグラフィーおよびエッチングによって、例えば図１の（Ａ）に示した歪み半導体層１８にパターン形成することを除けば、上記で説明したと同じ基本的なプロセス加工工程を用いて形成される。リソグラフィー工程は、フォトレジストを歪み半導体層１８に塗布する工程と、フォトレジストを放射パターンに露光する工程と、通常のレジスト現像液を利用してパターン形成物を現像して露光フォトレジストに変える工程と、を含む。エッチング工程は、露光された歪み半導体層１８を選択除去するウェット・エッチング・プロセスまたはドライ・エッチング・プロセスを含んでもよい。パターン形成されたフォトレジストを構造物から剥がした後、上記で説明したように陽極酸化および酸化を実行する。いくつかの実施態様では、歪み半導体層の下に位置しない酸化物層２２を除去し、緩和半導体層１４を露出してもよい。

本発明のさらに別の実施態様では、図２の（Ｂ）に例を示すようなパターン形成されたＳＳＯＩ基板を形成してもよい。パターン形成されたこのＳＳＯＩ基板は、まず、エピタキシャル成長、陽極酸化および酸化のプロセス加工工程を実行してから、リソグラフィーおよびエッチングによって構造物にパターン形成する工程によって形成される。エッチング工程を、酸化物層２２の表面の上で止め、図２の（Ａ）に示す構造物を設けてもよく、あるいは、エッチング工程を、緩和半導体層１４の表面に達したとき止めてもよい。図２の（Ｂ）を参照する。層１８および２２の両方の露出された部分を除去する際に用いられるエッチングは、単一のエッチング工程を含んでもよく、あるいは、複数のエッチング工程を使用してもよい。

パターン形成されたＳＳＯＩ基板の上でも、ＣＭＯＳプロセス加工を同じように実行してよい。

本発明の好ましい実施態様によって、本発明を詳しく示し、説明してきたが、本発明の範囲および技術思想から逸脱することなく、前述およびその他の形式および詳細の変化を施すことができることは、当業者に自明であるものとする。従って、本発明は、説明し、例を示した形式および詳細そのものに限定されるものではなく、請求項の範囲内に属すると意図される。

（Ａ）〜（Ｄ）は、本発明のＳＳＯＩ基板を製造する際に使用される基本プロセス工程の例を示す説明図（断面図による）である。（Ｄ）に示した本発明のＳＳＯＩ基板は、歪み半導体層および埋め込み酸化物を備える。歪み半導体層および埋め込み酸化物はどちらもパターン形成されていない。 （Ａ）および（Ｂ）は、本発明の方法を用いて製造されたパターン形成されたＳＳＯＩ基板の例を示す説明図（断面図による）である。

Claims (30)

1. 歪み半導体オン・インシュレータ（ＳＳＯＩ）基板を製造する方法であって、
   基板と、前記基板上の緩和半導体層と、前記緩和半導体層上のドープされた緩和半導体層と、前記ドープされた緩和半導体層上の歪み半導体層とを備える構造物を設ける工程であって、前記緩和半導体層と、前記ドープされた緩和半導体層と、前記歪み半導体層とは同一の結晶配向を有する工程と、
   前記歪み半導体層の下の前記ドープされた緩和半導体層を埋め込み多孔質層に変換する工程と、
   前記埋め込み多孔質層を備える前記構造物をアニールして歪み半導体オン・インシュレータ基板を設ける工程であって、前記アニールする工程の間に前記埋め込み多孔質層を埋め込み酸化物層に変換する工程と、
   を含む方法。
2. 前記構造物を設ける前記工程は、前記緩和半導体層と、前記ドープされた緩和半導体層と、前記歪み半導体層とのエピタキシャル成長を含む、請求項１に記載の方法。
3. 前記エピタキシャル成長は高速熱化学的気相堆積法、低エネルギー・プラズマ堆積法、超高真空化学的気相堆積法、大気圧化学的気相堆積法または分子線エピタキシ法を含む、請求項２に記載の方法。
4. 前記基板は結晶性半導体基板である、請求項１に記載の方法。
5. 前記結晶性半導体基板はドープされている、請求項４に記載の方法。
6. 前記結晶性半導体基板はＳｉ含有基板である、請求項４に記載の方法。
7. 前記緩和半導体層は、最大９９原子パーセントＧｅを有するＳｉＧｅ合金層を含む、請求項１に記載の方法。
8. 前記緩和半導体層は１０％以上の実測緩和度を有する、請求項１に記載の方法。
9. 前記緩和半導体層は、準安定であって１×１０^５欠陥／ｃｍ^３以上の欠陥密度を有する表面領域を備える、請求項１に記載の方法。
10. 前記緩和半導体層は、変化するＧｅ含量を有する傾斜ＳｉＧｅ合金層である、請求項１に記載の方法。
11. 前記緩和半導体層はドープされている、請求項１に記載の方法。
12. 前記ドープされた緩和半導体層はｐ型ドーパントを含む、請求項１に記載の方法。
13. 前記ｐ型ドーパントは、１×１０^１９原子／ｃｍ^３以上の濃度で前記ドープされた緩和半導体層中に存在する、請求項１２に記載の方法。
14. 前記ドープされた緩和半導体層はＳｉ含有半導体を含む、請求項１に記載の方法。
15. 前記Ｓｉ含有半導体はＳｉまたはＳｉＧｅを含む、請求項１４に記載の方法。
16. 前記ドープされた緩和半導体層は前記緩和半導体層のうちの上部領域である、請求項１に記載の方法。
17. 前記歪み半導体層は、圧縮歪み状態または引張り歪み状態にある、請求項１に記載の方法。
18. 前記歪み半導体層はＳｉ含有半導体を含む、請求項１に記載の方法。
19. 前記Ｓｉ含有半導体はＳｉまたはＳｉＧｅを含む、請求項１８に記載の方法。
20. 前記歪み半導体は、１×１０^１５原子／ｃｍ^３以上のドーパント濃度を有するドープされた層である、請求項１に記載の方法。
21. 前記緩和半導体層と、前記ドープされた緩和半導体層と、前記歪み半導体層とは、（１００）、（１１０）または（１１１）結晶配向を有する、請求項１に記載の方法。
22. 前記ドープされた緩和半導体層を埋め込み多孔質層に変換する工程の前に、前記歪み半導体層にパターンを形成する工程をさらに含む、請求項１に記載の方法。
23. 前記ドープされた緩和半導体層を埋め込み多孔質層に変換する工程は、電解陽極酸化プロセスを含む、請求項１に記載の方法。
24. 前記電解陽極酸化プロセスは、ＨＦ含有溶液の存在下で実行される、請求項２３に記載の方法。
25. 前記電解陽極酸化プロセスは、０．０５から５０ミリアンペア／ｃｍ^２の電流密度で動作する定電流電源を用いて実行される、請求項２３に記載の方法。
26. 前記多孔質半導体層は約０．１％以上の多孔度を有する、請求項１に記載の方法。
27. 前記アニールする工程は酸素含有雰囲気中で実行され、前記雰囲気はオプションとして不活性ガスを含んでいてもよい、請求項１に記載の方法。
28. 前記アニールする工程は４００℃より高い温度で実行される、請求項１に記載の方法。
29. ベークする工程をさらに含み、前記ベークする工程は前記歪み半導体オン・インシュレータ基板中に存在するドーパントを減少させる、請求項１に記載の方法。
30. 歪み半導体オン・インシュレータ基板を製造する方法であって、
    エピタキシャル・ドープされた緩和半導体層の表面の上に歪み半導体層をエピタキシャル成長させる工程であって、前記ドープされた緩和半導体はエピタキシャル緩和ＳｉＧｅテンプレートの上に配置されている工程と、
    前記ドープされた緩和半導体層を電解陽極酸化して、前記ドープされた緩和半導体層を多孔質層に変換する工程と、
    前記歪み半導体層および前記多孔質層を酸化し、それによって、前記多孔質層を前記歪み半導体層と前記緩和ＳｉＧｅテンプレートとの間に配置された埋め込み酸化物層に変換する工程と、
    を含む方法。

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