JPH11220019A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH11220019A JPH11220019A JP10020862A JP2086298A JPH11220019A JP H11220019 A JPH11220019 A JP H11220019A JP 10020862 A JP10020862 A JP 10020862A JP 2086298 A JP2086298 A JP 2086298A JP H11220019 A JPH11220019 A JP H11220019A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板上に形成されたＬＳＩの歩留まり
を向上させ、良好な電気特性を実現する、高品質ＳＯＩ
基板とその製造方法を供する。 【解決手段】 ＳＯＩ基板の特徴として、ＳＯＩ層にあ
あるピット状欠陥の密度が５ｃｍ-2以下であることを提
言する。そしてＳＯＩ構造を形成する前の結晶欠陥密度
が１×１０5ｃｍ-3以下であるシリコン単結晶基板にＳ
ＯＩ構造を形成することによって、ピット状欠陥を所望
の密度以下にすることができる。
を向上させ、良好な電気特性を実現する、高品質ＳＯＩ
基板とその製造方法を供する。 【解決手段】 ＳＯＩ基板の特徴として、ＳＯＩ層にあ
あるピット状欠陥の密度が５ｃｍ-2以下であることを提
言する。そしてＳＯＩ構造を形成する前の結晶欠陥密度
が１×１０5ｃｍ-3以下であるシリコン単結晶基板にＳ
ＯＩ構造を形成することによって、ピット状欠陥を所望
の密度以下にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁基板上にシリコ
ン層（以下ＳＯＩ(Silicon-on-insulator)層とする）を
形成させたＳＯＩ基板に関する。また酸素イオンのイオ
ン注入とそれに引き続くアニール処理によってＳＯＩ構
造を形成するＳＩＭＯＸ(Separation by implanted oxy
gen)基板に関する。
ン層（以下ＳＯＩ(Silicon-on-insulator)層とする）を
形成させたＳＯＩ基板に関する。また酸素イオンのイオ
ン注入とそれに引き続くアニール処理によってＳＯＩ構
造を形成するＳＩＭＯＸ(Separation by implanted oxy
gen)基板に関する。
【０００２】
【従来の技術】シリコン酸化物のような絶縁物上に単結
晶シリコン層を形成するＳＯＩ基板としては、貼り合わ
せウェハとＳＩＭＯＸウェハが主として知られている。
貼り合わせウェハは２枚の単結晶シリコンウェハを酸化
膜をはさんで接着させ、２枚のうち片方のウェハを薄膜
化することによって得られるＳＯＩ基板である。一方、
ＳＩＭＯＸウェハは、酸素イオンのイオン注入によって
単結晶シリコン基板内部に酸素イオンを導入し、引続き
行われるアニール処理によってこれら酸素イオンとシリ
コン原子を化学反応させて、埋め込み酸化膜を形成させ
ることによって得られるＳＯＩ基板である。
晶シリコン層を形成するＳＯＩ基板としては、貼り合わ
せウェハとＳＩＭＯＸウェハが主として知られている。
貼り合わせウェハは２枚の単結晶シリコンウェハを酸化
膜をはさんで接着させ、２枚のうち片方のウェハを薄膜
化することによって得られるＳＯＩ基板である。一方、
ＳＩＭＯＸウェハは、酸素イオンのイオン注入によって
単結晶シリコン基板内部に酸素イオンを導入し、引続き
行われるアニール処理によってこれら酸素イオンとシリ
コン原子を化学反応させて、埋め込み酸化膜を形成させ
ることによって得られるＳＯＩ基板である。
【０００３】これらＳＯＩ基板のＳＯＩ層に形成された
ＭＯＳＦＥＴ(Metal-oxide-semiconductor field effec
t transistor)は、高い放射線耐性とラッチアップ耐性
を持ち高信頼性を示すことに加えて、デバイスの微細化
にともなうショートチャネル効果を抑制しかつ低消費電
力動作が可能となる。このためＳＯＩ基板は次世代ＭＯ
Ｓ−ＬＳＩ用の高機能半導体基板として期待されてい
る。
ＭＯＳＦＥＴ(Metal-oxide-semiconductor field effec
t transistor)は、高い放射線耐性とラッチアップ耐性
を持ち高信頼性を示すことに加えて、デバイスの微細化
にともなうショートチャネル効果を抑制しかつ低消費電
力動作が可能となる。このためＳＯＩ基板は次世代ＭＯ
Ｓ−ＬＳＩ用の高機能半導体基板として期待されてい
る。
【０００４】
【発明が解決しようとする課題】ＭＯＳ−ＬＳＩの基本
構成要素であるＭＯＳＦＥＴは、ゲート電極下の酸化膜
の絶縁耐圧が保たれないとトランジスタ動作することが
できなくなる。そしてＬＳＩ全体としても正常な機能が
保てなくなる。ゆえにＭＯＳ−ＬＳＩに利用される半導
体基板の品質としては、その半導体基板上に形成された
ＭＯＳＦＥＴのゲート酸化膜の耐圧が、ウェハ全面にわ
たって十分な歩留まりで確保できることが求められる。
通常のチョクラルスキー法によって作られたミラーウェ
ハにおいては、例えばＣＯＰ(Crystal Originated Part
icle)などの、結晶育成時に結晶内に導入されるａｓ−
ｇｒｏｗｎ欠陥が、ゲート酸化膜の耐圧劣化の要因とな
ることが指摘されている。このためミラーウェハではこ
れらのａｓ−ｇｒｏｗｎ欠陥の密度を低減させて、ゲー
ト酸化膜の絶縁不良発生を抑えることが求められてい
る。
構成要素であるＭＯＳＦＥＴは、ゲート電極下の酸化膜
の絶縁耐圧が保たれないとトランジスタ動作することが
できなくなる。そしてＬＳＩ全体としても正常な機能が
保てなくなる。ゆえにＭＯＳ−ＬＳＩに利用される半導
体基板の品質としては、その半導体基板上に形成された
ＭＯＳＦＥＴのゲート酸化膜の耐圧が、ウェハ全面にわ
たって十分な歩留まりで確保できることが求められる。
通常のチョクラルスキー法によって作られたミラーウェ
ハにおいては、例えばＣＯＰ(Crystal Originated Part
icle)などの、結晶育成時に結晶内に導入されるａｓ−
ｇｒｏｗｎ欠陥が、ゲート酸化膜の耐圧劣化の要因とな
ることが指摘されている。このためミラーウェハではこ
れらのａｓ−ｇｒｏｗｎ欠陥の密度を低減させて、ゲー
ト酸化膜の絶縁不良発生を抑えることが求められてい
る。
【０００５】ＳＯＩ基板については、これまで埋め込み
酸化膜の形成条件、張り合わせ強度、付着異物、導入金
属汚染について注目しその改善に努めてきた。しかしな
がらＳＯＩ基板上のＭＯＳＦＥＴのゲート酸化膜耐圧を
劣化させる要因について調査が十分になされてこなかっ
たため、酸化膜耐圧不良を低減させるための品質改良の
対策が不十分であった。
酸化膜の形成条件、張り合わせ強度、付着異物、導入金
属汚染について注目しその改善に努めてきた。しかしな
がらＳＯＩ基板上のＭＯＳＦＥＴのゲート酸化膜耐圧を
劣化させる要因について調査が十分になされてこなかっ
たため、酸化膜耐圧不良を低減させるための品質改良の
対策が不十分であった。
【０００６】またＭＯＳ−ＬＳＩ用に利用されるＳＯＩ
基板には、ＬＳＩ製造工程で用いられるリソグラフィー
工程での焦点ずれを生じさせ、またエッチング工程で不
均一エッチングによるエッチングトラブルを発生させ、
または膜堆積での不良の原因となるような欠陥がないこ
とも求められる。
基板には、ＬＳＩ製造工程で用いられるリソグラフィー
工程での焦点ずれを生じさせ、またエッチング工程で不
均一エッチングによるエッチングトラブルを発生させ、
または膜堆積での不良の原因となるような欠陥がないこ
とも求められる。
【０００７】本発明ではこれらの不具合の存在を低減
し、高性能ＬＳＩ用の高品質ＳＯＩ基板を供することを
目的とする。
し、高性能ＬＳＩ用の高品質ＳＯＩ基板を供することを
目的とする。
【０００８】
【課題を解決するための手段】ＳＯＩ構造形成以前に結
晶中に存在していたａｓ−ｇｒｏｗｎ欠陥が、ＳＯＩ構
造形成工程の間に変容してピット状に観察されるものと
なり、その結果デバイス特性に悪影響を与えることを、
我々は新たに見いだした。そしてこの悪影響を防止する
方法を発明した。すなわち本発明は上記課題を解決する
ためのＳＯＩ基板とその製造方法に関するものであり、
以下に述べる手段による。
晶中に存在していたａｓ−ｇｒｏｗｎ欠陥が、ＳＯＩ構
造形成工程の間に変容してピット状に観察されるものと
なり、その結果デバイス特性に悪影響を与えることを、
我々は新たに見いだした。そしてこの悪影響を防止する
方法を発明した。すなわち本発明は上記課題を解決する
ためのＳＯＩ基板とその製造方法に関するものであり、
以下に述べる手段による。
【０００９】本発明に係るＳＯＩ基板は、シリコン単結
晶基板上に埋め込み酸化膜が形成され、前記埋め込み酸
化膜上にデバイス形成用のＳＯＩ層が形成されたＳＯＩ
基板において、前記ＳＯＩ層の表面より観察されるピッ
ト状欠陥の密度が５ｃｍ-2以下であることを特徴とし、
そのピット状欠陥の大きさが０．７〜１００μｍ2であ
ることを特徴としている。
晶基板上に埋め込み酸化膜が形成され、前記埋め込み酸
化膜上にデバイス形成用のＳＯＩ層が形成されたＳＯＩ
基板において、前記ＳＯＩ層の表面より観察されるピッ
ト状欠陥の密度が５ｃｍ-2以下であることを特徴とし、
そのピット状欠陥の大きさが０．７〜１００μｍ2であ
ることを特徴としている。
【００１０】そして、前述されたＳＯＩ基板が、ＳＩＭ
ＯＸ基板であることを特徴としている。
ＯＸ基板であることを特徴としている。
【００１１】またこのようなＳＯＩ基板の製造方法は、
ＳＯＩ構造を形成するのに関わる領域の欠陥密度が１×
１０5ｃｍ-3以下であるシリコン単結晶基板を用いるこ
とを特徴とし、そしてこれらの欠陥が転位、ボイド、酸
素析出物、及び／またはＣＯＰであることを特徴とする
ＳＯＩ基板の製造方法である。
ＳＯＩ構造を形成するのに関わる領域の欠陥密度が１×
１０5ｃｍ-3以下であるシリコン単結晶基板を用いるこ
とを特徴とし、そしてこれらの欠陥が転位、ボイド、酸
素析出物、及び／またはＣＯＰであることを特徴とする
ＳＯＩ基板の製造方法である。
【００１２】また上述のＳＯＩ基板の形成方法が、シリ
コン単結晶基板表面に酸素イオンをイオン注入し、その
後行われるアニール処理を行うことを主工程とするＳＩ
ＭＯＸ基板の製造方法である。
コン単結晶基板表面に酸素イオンをイオン注入し、その
後行われるアニール処理を行うことを主工程とするＳＩ
ＭＯＸ基板の製造方法である。
【００１３】
【発明の実施の形態】かかる発明によるＳＯＩ基板およ
びＳＩＭＯＸ基板にＭＯＳ−ＬＳＩを形成すれば、以下
に述べる作用によって、高性能デバイスを高歩留まりで
製造することが可能となる。
びＳＩＭＯＸ基板にＭＯＳ−ＬＳＩを形成すれば、以下
に述べる作用によって、高性能デバイスを高歩留まりで
製造することが可能となる。
【００１４】すなわち、ＳＯＩ層の表面から観察される
ピット状欠陥の密度が少ないＳＯＩ基板に、ＭＯＳデバ
イスを作成すればゲート酸化膜の不良発生率を下げるこ
とができできる。この作用としては、ＭＯＳデバイスの
ゲート酸化膜の全体あるいは一部がピット状欠陥と重な
ると、欠陥部での電界集中、酸化膜の不均一成長、酸化
膜中の欠陥の増大などが原因となって絶縁耐圧特性が劣
化する、そこでこのピット状欠陥の密度が低いＳＯＩ基
板を使用することによってこれらゲート酸化膜の耐圧劣
化を抑制できるようになる。同様に、ＭＯＳ−ＬＳＩ製
造で利用されるリソグラフィー工程において、局所的な
膜厚凹凸の存在による焦点ずれが起こる可能性が低くな
る。またピット状欠陥部での埋め込み酸化膜の欠損によ
って、ＳＯＩ層に作られたデバイスが基板と短絡するこ
とが起因である電気的な動作不良の発生が抑制される。
また表面のピット状欠陥箇所でＳＯＩ層が欠損している
ことによって、そこに作られるはずであったＬＳＩの構
成要素である素子が正常に形成されない、ということに
よる不良発生を抑制できる。
ピット状欠陥の密度が少ないＳＯＩ基板に、ＭＯＳデバ
イスを作成すればゲート酸化膜の不良発生率を下げるこ
とができできる。この作用としては、ＭＯＳデバイスの
ゲート酸化膜の全体あるいは一部がピット状欠陥と重な
ると、欠陥部での電界集中、酸化膜の不均一成長、酸化
膜中の欠陥の増大などが原因となって絶縁耐圧特性が劣
化する、そこでこのピット状欠陥の密度が低いＳＯＩ基
板を使用することによってこれらゲート酸化膜の耐圧劣
化を抑制できるようになる。同様に、ＭＯＳ−ＬＳＩ製
造で利用されるリソグラフィー工程において、局所的な
膜厚凹凸の存在による焦点ずれが起こる可能性が低くな
る。またピット状欠陥部での埋め込み酸化膜の欠損によ
って、ＳＯＩ層に作られたデバイスが基板と短絡するこ
とが起因である電気的な動作不良の発生が抑制される。
また表面のピット状欠陥箇所でＳＯＩ層が欠損している
ことによって、そこに作られるはずであったＬＳＩの構
成要素である素子が正常に形成されない、ということに
よる不良発生を抑制できる。
【００１５】ピット状欠陥の面密度とデバイス特性への
影響の作用を調べる方法について以下に述べる。すなわ
ちピット状欠陥の密度が異なる各ＳＯＩ基板に、ＭＯＳ
ダイオードを作成し、そのゲート電極の電圧−電流特性
を調べる。
影響の作用を調べる方法について以下に述べる。すなわ
ちピット状欠陥の密度が異なる各ＳＯＩ基板に、ＭＯＳ
ダイオードを作成し、そのゲート電極の電圧−電流特性
を調べる。
【００１６】例えば用意したＳＯＩ基板としてＳＩＭＯ
Ｘウェハを用いるとしたとき、これらのＳＩＭＯＸウェ
ハを表面で観察されるピット状欠陥密度の違いによって
３グループに分けた。すなわち、ウェハグループＡは表
面で観察されるピット状欠陥の密度が１０〜２０個ｃｍ
-2のものであり、ウェハグループＢはピット状欠陥の密
度が１〜５個ｃｍ-2であり、ウェハグループＣはピット
状欠陥の密度が１個ｃｍ-2以下であった。ＳＩＭＯＸウ
ェハのＳＯＩ層中の上記ピット状欠陥は光学顕微鏡によ
って測定したが、例えばＡＦＭ(Atomic Force Microsco
pe)などの表面凹凸測定装置および光散乱式表面異物計
などによっても観察される。また化学エッチングやＣｕ
の電析などによって顕在化させて測定してもよい。
Ｘウェハを用いるとしたとき、これらのＳＩＭＯＸウェ
ハを表面で観察されるピット状欠陥密度の違いによって
３グループに分けた。すなわち、ウェハグループＡは表
面で観察されるピット状欠陥の密度が１０〜２０個ｃｍ
-2のものであり、ウェハグループＢはピット状欠陥の密
度が１〜５個ｃｍ-2であり、ウェハグループＣはピット
状欠陥の密度が１個ｃｍ-2以下であった。ＳＩＭＯＸウ
ェハのＳＯＩ層中の上記ピット状欠陥は光学顕微鏡によ
って測定したが、例えばＡＦＭ(Atomic Force Microsco
pe)などの表面凹凸測定装置および光散乱式表面異物計
などによっても観察される。また化学エッチングやＣｕ
の電析などによって顕在化させて測定してもよい。
【００１７】光学顕微鏡で観察した上述のピット状欠陥
は、一辺約１〜１０μｍの四角状、または直径１〜１０
μｍの円形状の形状であった。観察されたピット状欠陥
の形状は、用いたシリコン単結晶の面方位や熱処理条件
に依存する。
は、一辺約１〜１０μｍの四角状、または直径１〜１０
μｍの円形状の形状であった。観察されたピット状欠陥
の形状は、用いたシリコン単結晶の面方位や熱処理条件
に依存する。
【００１８】これらのＳＩＭＯＸウェハにゲート酸化膜
厚２５０ｎｍで１ｍｍ2のゲート電極面積を持つＭＯＳ
ダイオードを面内に２９０個作成した。まずこれらＭＯ
Ｓダイオードのゲート酸化膜のＴＺＤＢ(Time Zero Die
lectronic Breakdown)特性を調べた。ＴＺＤＢ測定は、
ゲートに加える電圧を徐々に増加してゲート酸化膜のリ
ーク電流値が１０-6Ａ／ｃｍになるときの電界が８ＭＶ
／ｃｍ以上であるＭＯＳダイオードを絶縁耐圧良品とし
た。
厚２５０ｎｍで１ｍｍ2のゲート電極面積を持つＭＯＳ
ダイオードを面内に２９０個作成した。まずこれらＭＯ
Ｓダイオードのゲート酸化膜のＴＺＤＢ(Time Zero Die
lectronic Breakdown)特性を調べた。ＴＺＤＢ測定は、
ゲートに加える電圧を徐々に増加してゲート酸化膜のリ
ーク電流値が１０-6Ａ／ｃｍになるときの電界が８ＭＶ
／ｃｍ以上であるＭＯＳダイオードを絶縁耐圧良品とし
た。
【００１９】ウェハグループＡに属するＳＩＭＯＸウェ
ハ上に形成されたＭＯＳダイオードの絶縁耐圧良品率は
８０％程度である。これに対してウェハグループＢおよ
びウェハグループＣに属するＳＩＭＯＸウェハ上のＭＯ
Ｓダイオードの良品率はいずれも９５％以上であった。
ハ上に形成されたＭＯＳダイオードの絶縁耐圧良品率は
８０％程度である。これに対してウェハグループＢおよ
びウェハグループＣに属するＳＩＭＯＸウェハ上のＭＯ
Ｓダイオードの良品率はいずれも９５％以上であった。
【００２０】ＳＩＭＯＸウェハにＭＯＳ−ＬＳＩを形成
する際に、個々のデバイスの絶縁耐性が十分に確保され
絶縁不良によるＬＳＩの製造不良の発生を防ぐために
は、ＭＯＳダイオードでの上述の絶縁耐圧良品率が９０
％以上必要であることがわかっている。したがってウェ
ハグループＢおよびＣに属するＳＩＭＯＸウェハ上にＭ
ＯＳ−ＬＳＩを形成すれば高い歩留まりで製品を製造す
ることができる。すなわち、表面から観察されるピット
状欠陥の密度が５ｃｍ-2以下であるＳＩＭＯＸウェハに
ＭＯＳ−ＬＳＩを形成すれば、高歩留まりで信頼性の高
い製品を作ることができる。またこのことは貼り合わせ
法を含めた他の方法によるＳＯＩ基板においても同様な
作用により、表面から観察されるピット密度が５ｃｍ-2
以下であるＳＯＩ基板にＭＯＳ−ＬＳＩを作成すれば、
高歩留まりで高信頼性の製品を作ることができる。
する際に、個々のデバイスの絶縁耐性が十分に確保され
絶縁不良によるＬＳＩの製造不良の発生を防ぐために
は、ＭＯＳダイオードでの上述の絶縁耐圧良品率が９０
％以上必要であることがわかっている。したがってウェ
ハグループＢおよびＣに属するＳＩＭＯＸウェハ上にＭ
ＯＳ−ＬＳＩを形成すれば高い歩留まりで製品を製造す
ることができる。すなわち、表面から観察されるピット
状欠陥の密度が５ｃｍ-2以下であるＳＩＭＯＸウェハに
ＭＯＳ−ＬＳＩを形成すれば、高歩留まりで信頼性の高
い製品を作ることができる。またこのことは貼り合わせ
法を含めた他の方法によるＳＯＩ基板においても同様な
作用により、表面から観察されるピット密度が５ｃｍ-2
以下であるＳＯＩ基板にＭＯＳ−ＬＳＩを作成すれば、
高歩留まりで高信頼性の製品を作ることができる。
【００２１】ウェハグループＢとウェハグループＣのＳ
ＩＭＯＸウェハ上に形成されたＭＯＳダイオードは、Ｔ
ＺＤＢ評価の良品率がいずれも９５％という良好な結果
を示しており、ウェハグループ間の差異が見られなかっ
た。そこでこれらのＭＯＳダイオードのＴＤＤＢ(Time
Dependent Dielectronic Breakdown)特性の評価を行っ
て比較した。ＴＤＤＢ特性としては、ＭＯＳダイオード
のゲート酸化膜のリーク電流値が一定になるようにゲー
ト電極に電圧を印加し続けて、最終的にゲート酸化膜が
破壊にいたるまでに流した電荷量の大小で評価した。測
定の結果、ウェハグループＣに属するＳＩＭＯＸウェハ
上に形成されたＭＯＳダイオードのＴＤＤＢ特性は、ウ
ェハグループＢの場合よりも良好であることが示され
た。
ＩＭＯＸウェハ上に形成されたＭＯＳダイオードは、Ｔ
ＺＤＢ評価の良品率がいずれも９５％という良好な結果
を示しており、ウェハグループ間の差異が見られなかっ
た。そこでこれらのＭＯＳダイオードのＴＤＤＢ(Time
Dependent Dielectronic Breakdown)特性の評価を行っ
て比較した。ＴＤＤＢ特性としては、ＭＯＳダイオード
のゲート酸化膜のリーク電流値が一定になるようにゲー
ト電極に電圧を印加し続けて、最終的にゲート酸化膜が
破壊にいたるまでに流した電荷量の大小で評価した。測
定の結果、ウェハグループＣに属するＳＩＭＯＸウェハ
上に形成されたＭＯＳダイオードのＴＤＤＢ特性は、ウ
ェハグループＢの場合よりも良好であることが示され
た。
【００２２】ＴＤＤＢ特性がよりよいウェハでＭＯＳ−
ＬＳＩ形成した場合、そのデバイスのゲート酸化膜の信
頼性はより高くなることがわかっている。特に高集積Ｌ
ＳＩの微細ＭＯＳＦＥＴ用極薄酸化膜の絶縁特性がよく
なることが示されている。したがってウェハグループＣ
のＳＩＭＯＸウェハ上にＭＯＳ−ＬＳＩを形成すればよ
り高い歩留まりでかつ高信頼性の製品を製造することが
できる。特により高集積ＬＳＩに対応した極薄ゲート酸
化膜を持つデバイスの信頼製を向上させることができ
る。
ＬＳＩ形成した場合、そのデバイスのゲート酸化膜の信
頼性はより高くなることがわかっている。特に高集積Ｌ
ＳＩの微細ＭＯＳＦＥＴ用極薄酸化膜の絶縁特性がよく
なることが示されている。したがってウェハグループＣ
のＳＩＭＯＸウェハ上にＭＯＳ−ＬＳＩを形成すればよ
り高い歩留まりでかつ高信頼性の製品を製造することが
できる。特により高集積ＬＳＩに対応した極薄ゲート酸
化膜を持つデバイスの信頼製を向上させることができ
る。
【００２３】すなわち、表面から観察されるピット状欠
陥の密度が５ｃｍ-2以下であるＳＩＭＯＸウェハにＭＯ
Ｓ−ＬＳＩを形成すれば、高歩留まりで信頼性の高い製
品を作ることができる。さらに、表面より観察されるピ
ット状欠陥密度が１ｃｍ-2以下であるＳＩＭＯＸウェハ
ではより高歩留まりで信頼性の高いＭＯＳ−ＬＳＩ製品
ができる、特により高集積ＬＳＩに対応した極薄ゲート
酸化膜を持つデバイスのゲート酸化膜の信頼製を向上さ
せることができる。またこのことは貼り合わせ法を含め
た他のＳＯＩ基板においても同様である。すなわち、表
面から観察されるピット状欠陥密度が５ｃｍ-2以下であ
るＳＯＩ基板にＭＯＳ−ＬＳＩを作成すれば、高歩留ま
りで高信頼性の製品を作ることができる。さらに、表面
より観察されるピット状欠陥密度が１ｃｍ-2以下である
ＳＯＩ基板ではより高歩留まりで信頼性の高いＭＯＳ−
ＬＳＩ製品ができる。そして特に、高集積ＬＳＩに対応
した極薄ゲート酸化膜を持つデバイスのゲート酸化膜の
信頼製を向上させることができる。
陥の密度が５ｃｍ-2以下であるＳＩＭＯＸウェハにＭＯ
Ｓ−ＬＳＩを形成すれば、高歩留まりで信頼性の高い製
品を作ることができる。さらに、表面より観察されるピ
ット状欠陥密度が１ｃｍ-2以下であるＳＩＭＯＸウェハ
ではより高歩留まりで信頼性の高いＭＯＳ−ＬＳＩ製品
ができる、特により高集積ＬＳＩに対応した極薄ゲート
酸化膜を持つデバイスのゲート酸化膜の信頼製を向上さ
せることができる。またこのことは貼り合わせ法を含め
た他のＳＯＩ基板においても同様である。すなわち、表
面から観察されるピット状欠陥密度が５ｃｍ-2以下であ
るＳＯＩ基板にＭＯＳ−ＬＳＩを作成すれば、高歩留ま
りで高信頼性の製品を作ることができる。さらに、表面
より観察されるピット状欠陥密度が１ｃｍ-2以下である
ＳＯＩ基板ではより高歩留まりで信頼性の高いＭＯＳ−
ＬＳＩ製品ができる。そして特に、高集積ＬＳＩに対応
した極薄ゲート酸化膜を持つデバイスのゲート酸化膜の
信頼製を向上させることができる。
【００２４】以上ゲート酸化膜の信頼性向上について述
べたこと同様に、表面より観察されるピット密度が５ｃ
ｍ-2以下のＳＩＭＯＸウェハを含むＳＯＩ基板を用いれ
ば、ＭＯＳ−ＬＳＩ製造で利用されるリソグラフィー工
程において、局所的な膜厚凹凸の存在による焦点ずれが
起こる可能性が低くなる。そしてこのことはピット密度
が１ｃｍ-2以下であるＳＯＩ基板を利用すればより焦点
ずれ発生の可能性がなくなり、特により高集積ＬＳＩ製
造の際に用いられる高精度リソグラフィーでの焦点ずれ
発生を抑制できる。さらに表面ピット部での埋め込み酸
化膜の欠損によって、ＳＯＩ層に作られたデバイスが基
板と短絡することが起因である電気的な動作不良の発生
の抑制、および表面ピット部でＳＯＩ層が欠損している
ことによって、そこに作られるはずであったＬＳＩの構
成要素である素子が正常に形成されないことによる不良
発生の抑制においても同様な効果が期待できる。
べたこと同様に、表面より観察されるピット密度が５ｃ
ｍ-2以下のＳＩＭＯＸウェハを含むＳＯＩ基板を用いれ
ば、ＭＯＳ−ＬＳＩ製造で利用されるリソグラフィー工
程において、局所的な膜厚凹凸の存在による焦点ずれが
起こる可能性が低くなる。そしてこのことはピット密度
が１ｃｍ-2以下であるＳＯＩ基板を利用すればより焦点
ずれ発生の可能性がなくなり、特により高集積ＬＳＩ製
造の際に用いられる高精度リソグラフィーでの焦点ずれ
発生を抑制できる。さらに表面ピット部での埋め込み酸
化膜の欠損によって、ＳＯＩ層に作られたデバイスが基
板と短絡することが起因である電気的な動作不良の発生
の抑制、および表面ピット部でＳＯＩ層が欠損している
ことによって、そこに作られるはずであったＬＳＩの構
成要素である素子が正常に形成されないことによる不良
発生の抑制においても同様な効果が期待できる。
【００２５】上述したピット状欠陥はその大きさが０．
７〜１００μｍ2であるものについて注目する必要があ
る。ピット状欠陥のうち、上述したようにＳＯＩ基板上
のＬＳＩ特性に影響を与えるようなものを観察するとそ
の大きさは０．７〜１００μｍ2であった。その大きさ
が０．７μｍ2未満になるピット状欠陥は、ＳＯＩ構造
形成工程において変形し場合によっては消滅して、上述
されたようにＳＯＩ基板上のＬＳＩ特性に与える影響が
小さくなると考えられる。逆にその大きさが１００μｍ
2超のピット状欠陥は、その発生要因が、大きさが０．
７〜１００μｍ2のピット状欠陥と異なり、ＳＯＩ基板
上のＬＳＩ特性に与える影響もまた違っている。
７〜１００μｍ2であるものについて注目する必要があ
る。ピット状欠陥のうち、上述したようにＳＯＩ基板上
のＬＳＩ特性に影響を与えるようなものを観察するとそ
の大きさは０．７〜１００μｍ2であった。その大きさ
が０．７μｍ2未満になるピット状欠陥は、ＳＯＩ構造
形成工程において変形し場合によっては消滅して、上述
されたようにＳＯＩ基板上のＬＳＩ特性に与える影響が
小さくなると考えられる。逆にその大きさが１００μｍ
2超のピット状欠陥は、その発生要因が、大きさが０．
７〜１００μｍ2のピット状欠陥と異なり、ＳＯＩ基板
上のＬＳＩ特性に与える影響もまた違っている。
【００２６】本発明では、上述したようなピット状欠陥
密度の低いＳＯＩ基板を得る方法として、ＳＯＩ構造を
形成する直前の前記シリコン単結晶の、ＳＯＩ構造を形
成するのに関わる領域の欠陥密度が１×１０5ｃｍ-3以
下と低いものを選ぶことを提言している。ＳＯＩ構造を
形成する前のシリコン結晶中に存在する結晶欠陥のある
ものは、その後ＳＯＩ構造を形成した際のピット状欠陥
の原因となるためである。たとえばよく利用されるＳＯ
Ｉ基板では、ＳＯＩ構造を形成するのに関わる領域は表
面から０．５ミクロン程度の深さまでの部分になる。こ
の領域内の欠陥密度が１×１０5ｃｍ-3以下であれば、
この領域に含まれる欠陥面密度は５個ｃｍ-2以下にな
る。さらに、ＳＯＩ構造を形成する直前の前記シリコン
単結晶の、ＳＯＩ構造を形成するのに関わる領域の欠陥
密度が２×１０4ｃｍ-3以下であれば、ＳＯＩ構造形成
後に表面から観察されるピット状欠陥の密度が１個ｃｍ
-2以下となる。
密度の低いＳＯＩ基板を得る方法として、ＳＯＩ構造を
形成する直前の前記シリコン単結晶の、ＳＯＩ構造を形
成するのに関わる領域の欠陥密度が１×１０5ｃｍ-3以
下と低いものを選ぶことを提言している。ＳＯＩ構造を
形成する前のシリコン結晶中に存在する結晶欠陥のある
ものは、その後ＳＯＩ構造を形成した際のピット状欠陥
の原因となるためである。たとえばよく利用されるＳＯ
Ｉ基板では、ＳＯＩ構造を形成するのに関わる領域は表
面から０．５ミクロン程度の深さまでの部分になる。こ
の領域内の欠陥密度が１×１０5ｃｍ-3以下であれば、
この領域に含まれる欠陥面密度は５個ｃｍ-2以下にな
る。さらに、ＳＯＩ構造を形成する直前の前記シリコン
単結晶の、ＳＯＩ構造を形成するのに関わる領域の欠陥
密度が２×１０4ｃｍ-3以下であれば、ＳＯＩ構造形成
後に表面から観察されるピット状欠陥の密度が１個ｃｍ
-2以下となる。
【００２７】すなわち、ＳＯＩ構造形成直前のシリコン
単結晶中の該領域中の欠陥密度が１×１０5ｃｍ-3以下
であれば、ＳＯＩ構造形成後にその基板上に形成された
ＭＯＳ−ＬＳＩを、例えば高歩留まりで高信頼性を持っ
て製造することいった電気特性の向上をはかれる。さら
にＳＯＩ構造を形成する直前の前記シリコン単結晶の、
ＳＯＩ構造を形成するのに関わる領域の欠陥密度が２×
１０4ｃｍ-3以下であれば、ＳＯＩ構造形成後にその基
板上に形成されたＭＯＳ−ＬＳＩの特性をより向上させ
ることができる。特により高集積ＬＳＩに対応した極薄
ゲート酸化膜を持つデバイスのゲート酸化膜の信頼製を
向上させることができる。
単結晶中の該領域中の欠陥密度が１×１０5ｃｍ-3以下
であれば、ＳＯＩ構造形成後にその基板上に形成された
ＭＯＳ−ＬＳＩを、例えば高歩留まりで高信頼性を持っ
て製造することいった電気特性の向上をはかれる。さら
にＳＯＩ構造を形成する直前の前記シリコン単結晶の、
ＳＯＩ構造を形成するのに関わる領域の欠陥密度が２×
１０4ｃｍ-3以下であれば、ＳＯＩ構造形成後にその基
板上に形成されたＭＯＳ−ＬＳＩの特性をより向上させ
ることができる。特により高集積ＬＳＩに対応した極薄
ゲート酸化膜を持つデバイスのゲート酸化膜の信頼製を
向上させることができる。
【００２８】このことはＳＯＩ基板として特にＳＩＭＯ
Ｘ基板とした場合について、上述した作用によって効用
が期待できる。すなわちＳＩＭＯＸ構造を形成する直前
の前記シリコン単結晶のＳＩＭＯＸ構造を形成するのに
関わる領域の欠陥密度が１×１０5ｃｍ-3以下とするこ
とによって、ＳＩＭＯＸ形成後にその上に形成されたＭ
ＯＳ−ＬＳＩの特性を向上させることができる。さらに
同様に、ＳＩＭＯＸ構造を形成する直前の前記シリコン
単結晶の該領域の欠陥密度が２×１０4ｃｍ-3以下であ
る材料にＳＩＭＯＸ構造を形成すれば、その上に形成さ
れたＭＯＳ−ＬＳＩはきわめて良好な特性を示すことが
できる。そしてより高集積ＬＳＩに対応した極薄ゲート
酸化膜を持つデバイスのゲート酸化膜の信頼製を向上さ
せることができる。
Ｘ基板とした場合について、上述した作用によって効用
が期待できる。すなわちＳＩＭＯＸ構造を形成する直前
の前記シリコン単結晶のＳＩＭＯＸ構造を形成するのに
関わる領域の欠陥密度が１×１０5ｃｍ-3以下とするこ
とによって、ＳＩＭＯＸ形成後にその上に形成されたＭ
ＯＳ−ＬＳＩの特性を向上させることができる。さらに
同様に、ＳＩＭＯＸ構造を形成する直前の前記シリコン
単結晶の該領域の欠陥密度が２×１０4ｃｍ-3以下であ
る材料にＳＩＭＯＸ構造を形成すれば、その上に形成さ
れたＭＯＳ−ＬＳＩはきわめて良好な特性を示すことが
できる。そしてより高集積ＬＳＩに対応した極薄ゲート
酸化膜を持つデバイスのゲート酸化膜の信頼製を向上さ
せることができる。
【００２９】上述したＳＯＩ構造を形成する直前のシリ
コン単結晶の欠陥のうち、転位、ボイド、酸素析出物、
及び／またはＣＯＰであるものについて注目すること必
要である。
コン単結晶の欠陥のうち、転位、ボイド、酸素析出物、
及び／またはＣＯＰであるものについて注目すること必
要である。
【００３０】ＳＯＩ構造形成前のシリコン基板中の転位
は、転位自身のひずみや転位にゲッタリングされる不純
物の存在によって、ＳＯＩ形成工程中の例えば異常酸化
によりピットを形成してしまう。ボイドはシリコン基板
中のシリコン原子の欠損による空洞である。これがＳＯ
Ｉ構造を形成する前のシリコン結晶中に存在していた場
合、ＳＯＩ構造を形成する工程においてＳＯＩ層中に取
り込まれ場合によっては成長し、該ピット状欠陥として
ＳＯＩ層の表面領域に出現する。またＳＯＩ構造を形成
する前のシリコン結晶中に酸素析出物が存在していれ
ば、ＳＯＩ構造形成工程において成長および変形して、
表面酸化や研磨工程後の例えばふっ酸洗浄などによって
該表面ピットとなり、そこに形成されたデバイス特性を
劣化させる。またＣＯＰは例えば光散乱式表面異物計に
よって測定される微少ピットの一種であるが、これがＳ
ＯＩ構造を形成する前のウェハ中でＳＯＩ構造を形成す
るのに関わる領域に存在していた場合、ＳＯＩ構造を形
成する工程において変形し、該表面ピット状欠陥とな
る。これらＣＯＰ起因の表面ピットは例えば表面凹凸と
して、そこに形成されたデバイスの特性を劣化させるこ
とになる。
は、転位自身のひずみや転位にゲッタリングされる不純
物の存在によって、ＳＯＩ形成工程中の例えば異常酸化
によりピットを形成してしまう。ボイドはシリコン基板
中のシリコン原子の欠損による空洞である。これがＳＯ
Ｉ構造を形成する前のシリコン結晶中に存在していた場
合、ＳＯＩ構造を形成する工程においてＳＯＩ層中に取
り込まれ場合によっては成長し、該ピット状欠陥として
ＳＯＩ層の表面領域に出現する。またＳＯＩ構造を形成
する前のシリコン結晶中に酸素析出物が存在していれ
ば、ＳＯＩ構造形成工程において成長および変形して、
表面酸化や研磨工程後の例えばふっ酸洗浄などによって
該表面ピットとなり、そこに形成されたデバイス特性を
劣化させる。またＣＯＰは例えば光散乱式表面異物計に
よって測定される微少ピットの一種であるが、これがＳ
ＯＩ構造を形成する前のウェハ中でＳＯＩ構造を形成す
るのに関わる領域に存在していた場合、ＳＯＩ構造を形
成する工程において変形し、該表面ピット状欠陥とな
る。これらＣＯＰ起因の表面ピットは例えば表面凹凸と
して、そこに形成されたデバイスの特性を劣化させるこ
とになる。
【００３１】これらの作用はいずれの方法によるＳＯＩ
基板においても発生しうるが、特にＳＩＭＯＸウェハ工
程では高ドーズの酸素イオン注入と高温熱処理を行うた
め、各要因の表面ピットへの変形が顕著なため、特に注
目する必要がある。
基板においても発生しうるが、特にＳＩＭＯＸウェハ工
程では高ドーズの酸素イオン注入と高温熱処理を行うた
め、各要因の表面ピットへの変形が顕著なため、特に注
目する必要がある。
【００３２】上記ＳＯＩ構造を形成するための開始材と
してのシリコン単結晶基板は上記の品質を満足すれば良
く、その製造方法については特に限定されるものではな
いが、例えば具体的には、単結晶シリコン基板の表面に
０．１μｍ以上のシリコンのエピ層を有するウェハを用
いてもよい。また例えば、単結晶シリコン基板を不純物
含有量が５ｐｐｍ以下の希ガス雰囲気中で１０００℃以
上１３００℃以下で１時間以上アニールしたものを用い
てもよい。また例えば、単結晶シリコンとしてチョクラ
ルスキー法にて成長するものでありその際の引き上げ速
度が０．８ｍｍ／ｍｉｎ以下であるウェハを用いてもよ
い。また例えば、チョクラルスキー法にてシリコン単結
晶を製造する過程において、１２００〜１０００℃の結
晶温度域内に冷却速度が１．０℃／ｍｉｎ以下となる領
域ができるような条件で、結晶引き上げ成長させたウェ
ハを利用してもよい。
してのシリコン単結晶基板は上記の品質を満足すれば良
く、その製造方法については特に限定されるものではな
いが、例えば具体的には、単結晶シリコン基板の表面に
０．１μｍ以上のシリコンのエピ層を有するウェハを用
いてもよい。また例えば、単結晶シリコン基板を不純物
含有量が５ｐｐｍ以下の希ガス雰囲気中で１０００℃以
上１３００℃以下で１時間以上アニールしたものを用い
てもよい。また例えば、単結晶シリコンとしてチョクラ
ルスキー法にて成長するものでありその際の引き上げ速
度が０．８ｍｍ／ｍｉｎ以下であるウェハを用いてもよ
い。また例えば、チョクラルスキー法にてシリコン単結
晶を製造する過程において、１２００〜１０００℃の結
晶温度域内に冷却速度が１．０℃／ｍｉｎ以下となる領
域ができるような条件で、結晶引き上げ成長させたウェ
ハを利用してもよい。
【００３３】
【実施例】以下に本発明の具体例を説明する。図１は実
施例に係るＳＩＭＯＸ基板の製造方法を示している。
施例に係るＳＩＭＯＸ基板の製造方法を示している。
【００３４】酸素イオンを注入する以前の単結晶シリコ
ンウェハ中の欠陥密度が１〜２×１０6ｃｍ-3であるウ
ェハグループＡ、欠陥密度が０．２〜１×１０5ｃｍ-3
であるウェハグループＢ、および欠陥密度が２〜１０×
１０3ｃｍ-3であるウェハグループＣに属する各シリコ
ン単結晶ウェハ対して、注入エネルギー１８０ｋｅＶに
てドーズ量４×１０17ｃｍ-2の酸素イオンを注入し、引
き続き１３５０℃で７時間アニールしてＳＩＭＯＸ基板
とした。酸素イオンを注入する以前の単結晶シリコンウ
ェハ中の欠陥密度は、ＳＩＭＯＸ構造を形成したそれぞ
れのＣＺウェハと同バッチで製造したテストウェハをＳ
ｅｃｃｏエッチング液に浸漬して表面に出現するＦＰＤ
(Flow Pattern Defect)の密度から特定した。
ンウェハ中の欠陥密度が１〜２×１０6ｃｍ-3であるウ
ェハグループＡ、欠陥密度が０．２〜１×１０5ｃｍ-3
であるウェハグループＢ、および欠陥密度が２〜１０×
１０3ｃｍ-3であるウェハグループＣに属する各シリコ
ン単結晶ウェハ対して、注入エネルギー１８０ｋｅＶに
てドーズ量４×１０17ｃｍ-2の酸素イオンを注入し、引
き続き１３５０℃で７時間アニールしてＳＩＭＯＸ基板
とした。酸素イオンを注入する以前の単結晶シリコンウ
ェハ中の欠陥密度は、ＳＩＭＯＸ構造を形成したそれぞ
れのＣＺウェハと同バッチで製造したテストウェハをＳ
ｅｃｃｏエッチング液に浸漬して表面に出現するＦＰＤ
(Flow Pattern Defect)の密度から特定した。
【００３５】完成したＳＩＭＯＸウェハの表面を光学顕
微鏡によって調べたところ、ウェハグループＡに属した
ウェハにＳＩＭＯＸ構造を形成したときにはＳＯＩ層表
面に１０〜２０個ｃｍ-2程度の密度の表面ピットが観察
された。一方ウェハグループＢに属するウェハにＳＩＭ
ＯＸ構造を形成したときにはＳＯＩ層表面に観察された
表面ピットの密度は２〜５個ｃｍ-2であり、ウェハグル
ープＣに属するウェハでは表面ピット密度は０〜１個ｃ
ｍ-2であった。
微鏡によって調べたところ、ウェハグループＡに属した
ウェハにＳＩＭＯＸ構造を形成したときにはＳＯＩ層表
面に１０〜２０個ｃｍ-2程度の密度の表面ピットが観察
された。一方ウェハグループＢに属するウェハにＳＩＭ
ＯＸ構造を形成したときにはＳＯＩ層表面に観察された
表面ピットの密度は２〜５個ｃｍ-2であり、ウェハグル
ープＣに属するウェハでは表面ピット密度は０〜１個ｃ
ｍ-2であった。
【００３６】これらのＳＩＭＯＸウェハにＭＯＳダイオ
ードを形成して、ＴＺＤＢとＴＤＤＢ特性の評価を実施
した。ＴＺＤＢ特性評価に利用したＭＯＳダイオード
は、ゲート酸化膜厚２５０ｎｍ、ゲート電極面積１ｍｍ
2で６インチウェハ面内に２９０個作成した。測定は、
ゲートに加える電圧を徐々に増加して、ゲート酸化膜の
リーク電流値が１０-6Ａ／ｃｍになるときの電界が８Ｍ
Ｖ／ｃｍ以上であるＭＯＳダイオードを絶縁耐圧良品と
し、その絶縁良品率を比較した。ウェハグループＡに属
するＳＩＭＯＸウェハ上に形成されたＭＯＳダイオード
の良品率は８０％程度である。これに対してウェハグル
ープＢおよびウェハグループＣに属するＳＩＭＯＸウェ
ハ上のＭＯＳダイオードの良品率はいずれも９５％以上
であった。
ードを形成して、ＴＺＤＢとＴＤＤＢ特性の評価を実施
した。ＴＺＤＢ特性評価に利用したＭＯＳダイオード
は、ゲート酸化膜厚２５０ｎｍ、ゲート電極面積１ｍｍ
2で６インチウェハ面内に２９０個作成した。測定は、
ゲートに加える電圧を徐々に増加して、ゲート酸化膜の
リーク電流値が１０-6Ａ／ｃｍになるときの電界が８Ｍ
Ｖ／ｃｍ以上であるＭＯＳダイオードを絶縁耐圧良品と
し、その絶縁良品率を比較した。ウェハグループＡに属
するＳＩＭＯＸウェハ上に形成されたＭＯＳダイオード
の良品率は８０％程度である。これに対してウェハグル
ープＢおよびウェハグループＣに属するＳＩＭＯＸウェ
ハ上のＭＯＳダイオードの良品率はいずれも９５％以上
であった。
【００３７】ついでＴＤＤＢ特性について調べた。利用
したＭＯＳデバイスは、ゲート酸化膜厚６．５ｎｍ、ゲ
ート電極面積１０ｍｍ2であった。測定は、ゲートリー
ク電流が５ｍＡ／ｃｍ2の一定値となるようにゲート電
圧を加え続け、ゲート酸化膜が破壊に至るまでにゲート
酸化膜に流れた総電荷値の差異によって評価した。ウェ
ハグループＡに属するＳＩＭＯＸウェハ上のＭＯＳダイ
オードは、総電荷量１ｃ／ｃｍ2で破壊するＭＯＳダイ
オードの比率が６０〜８０％以上であった。これに対し
てウェハグループＢでは破壊するＭＯＳダイオードの比
率は８〜１５％であり、ウェハグループＣでは１〜３％
であった。
したＭＯＳデバイスは、ゲート酸化膜厚６．５ｎｍ、ゲ
ート電極面積１０ｍｍ2であった。測定は、ゲートリー
ク電流が５ｍＡ／ｃｍ2の一定値となるようにゲート電
圧を加え続け、ゲート酸化膜が破壊に至るまでにゲート
酸化膜に流れた総電荷値の差異によって評価した。ウェ
ハグループＡに属するＳＩＭＯＸウェハ上のＭＯＳダイ
オードは、総電荷量１ｃ／ｃｍ2で破壊するＭＯＳダイ
オードの比率が６０〜８０％以上であった。これに対し
てウェハグループＢでは破壊するＭＯＳダイオードの比
率は８〜１５％であり、ウェハグループＣでは１〜３％
であった。
【００３８】このことより、ＳＯＩ構造を形成する直前
の単結晶シリコン基板中の、ＳＯＩ構造を形成したとき
にＳＯＩ構造を形成するのに関わる領域の欠陥密度が少
なければ、ＳＯＩ構造を形成した後のＳＯＩ基板の表面
より観察されるピット状欠陥の密度がより低くなり、そ
のＳＯＩ基板上にＭＯＳ−ＬＳＩを形成すればその電気
特性のより向上を得ることができることがわかった。
の単結晶シリコン基板中の、ＳＯＩ構造を形成したとき
にＳＯＩ構造を形成するのに関わる領域の欠陥密度が少
なければ、ＳＯＩ構造を形成した後のＳＯＩ基板の表面
より観察されるピット状欠陥の密度がより低くなり、そ
のＳＯＩ基板上にＭＯＳ−ＬＳＩを形成すればその電気
特性のより向上を得ることができることがわかった。
【００３９】
【発明の効果】以上に説明したように、本発明はＳＯＩ
層中のピット状欠陥が少ないＳＯＩ基板を利用すること
によって高性能ＬＳＩを高信頼性を持って製造すること
が可能となる半導体基板を供することができる。またＳ
ＯＩ層中のピット状欠陥が少ないＳＩＭＯＸウェハでも
同様に高性能ＬＳＩを高信頼性を持って製造することが
可能となる。ＳＯＩ層中のピット状欠陥が少ないＳＯＩ
基板は、ＳＯＩ構造を形成する前のシリコン結晶中の欠
陥密度が一定密度以下であるものを使うことによって得
ることができる。
層中のピット状欠陥が少ないＳＯＩ基板を利用すること
によって高性能ＬＳＩを高信頼性を持って製造すること
が可能となる半導体基板を供することができる。またＳ
ＯＩ層中のピット状欠陥が少ないＳＩＭＯＸウェハでも
同様に高性能ＬＳＩを高信頼性を持って製造することが
可能となる。ＳＯＩ層中のピット状欠陥が少ないＳＯＩ
基板は、ＳＯＩ構造を形成する前のシリコン結晶中の欠
陥密度が一定密度以下であるものを使うことによって得
ることができる。
【図１】 本発明の実施例の工程を示す断面図。
１ 単結晶シリコン基板 ２ 高濃度酸素イオン注入層 ３ 酸素イオンビーム ４ ＳＯＩ層 ５ 埋め込み酸化膜
Claims (6)
- 【請求項１】 シリコン単結晶基板上に埋め込み酸化膜
が形成され、前記埋め込み酸化膜上にデバイス形成用の
ＳＯＩ層が形成されたＳＯＩ基板において、前記ＳＯＩ
層の表面より観察されるピット状欠陥の密度が５ｃｍ-2
以下であることを特徴とするＳＯＩ基板。 - 【請求項２】ピット状欠陥の大きさが０．７〜１００μ
ｍ2であることを特徴とする請求項１記載のＳＯＩ基
板。 - 【請求項３】前記ＳＯＩ基板が、ＳＩＭＯＸ基板である
請求項１または２記載のＳＯＩ基板。 - 【請求項４】ＳＯＩ構造を形成するのに関わる領域の欠
陥密度が１×１０5ｃｍ-3以下であるシリコン単結晶基
板を用いてＳＯＩ構造を形成することを特徴とするＳＯ
Ｉ基板の製造方法。 - 【請求項５】前記欠陥が転位、ボイド、酸素析出物、及
び／またはＣＯＰであることを特徴とする請求項４記載
のＳＯＩ基板の製造方法。 - 【請求項６】ＳＯＩ構造の形成方法が、シリコン単結晶
基板に酸素イオンをイオン注入し、その後アニール処理
を行うことを主工程とするＳＩＭＯＸ基板の製造方法で
ある請求項４または５記載のＳＯＩ基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020862A JPH11220019A (ja) | 1998-02-02 | 1998-02-02 | Ｓｏｉ基板およびその製造方法 |
| KR1020007008122A KR100565438B1 (ko) | 1998-02-02 | 1999-02-02 | Soi기판 및 그의 제조방법 |
| EP99901218.0A EP1052687B1 (en) | 1998-02-02 | 1999-02-02 | Method for manufacturing an soi substrate. |
| US09/601,441 US6617034B1 (en) | 1998-02-02 | 1999-02-02 | SOI substrate and method for production thereof |
| PCT/JP1999/000430 WO1999039380A1 (fr) | 1998-02-02 | 1999-02-02 | Substrat soi et procede de fabrication dudit substrat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020862A JPH11220019A (ja) | 1998-02-02 | 1998-02-02 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220019A true JPH11220019A (ja) | 1999-08-10 |
Family
ID=12038955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020862A Pending JPH11220019A (ja) | 1998-02-02 | 1998-02-02 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094080A (ja) * | 1999-09-24 | 2001-04-06 | Komatsu Electronic Metals Co Ltd | 半導体用薄膜ウェハの製造方法 |
| JP2006032752A (ja) * | 2004-07-20 | 2006-02-02 | Sumco Corp | Ｓｉｍｏｘ基板の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291097A (ja) * | 1992-04-10 | 1993-11-05 | Nippon Steel Corp | シリコン基板およびその製造方法 |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| JPH0922993A (ja) * | 1995-07-06 | 1997-01-21 | Toshiba Ceramics Co Ltd | Ｓｏｉウエハ及びその製造方法 |
-
1998
- 1998-02-02 JP JP10020862A patent/JPH11220019A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291097A (ja) * | 1992-04-10 | 1993-11-05 | Nippon Steel Corp | シリコン基板およびその製造方法 |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| JPH0922993A (ja) * | 1995-07-06 | 1997-01-21 | Toshiba Ceramics Co Ltd | Ｓｏｉウエハ及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094080A (ja) * | 1999-09-24 | 2001-04-06 | Komatsu Electronic Metals Co Ltd | 半導体用薄膜ウェハの製造方法 |
| JP2006032752A (ja) * | 2004-07-20 | 2006-02-02 | Sumco Corp | Ｓｉｍｏｘ基板の製造方法 |
| US7560363B2 (en) | 2004-07-20 | 2009-07-14 | Sumco Corporation | Manufacturing method for SIMOX substrate |
| JP4706199B2 (ja) * | 2004-07-20 | 2011-06-22 | 株式会社Ｓｕｍｃｏ | Ｓｉｍｏｘ基板の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061003 |