CN104600110A - 隧穿场效应晶体管及其形成方法 - Google Patents
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Abstract
本发明提供了一种隧穿场效应晶体管，包括：半导体衬底，所述半导体衬底上形成有鳍；第一栅极和第二栅极，分别形成在所述鳍两侧的半导体衬底之上，在所述第一栅极与鳍的第一侧面及半导体衬底之间，以及在所述第二栅极与鳍的第二侧面及半导体之间具有栅介质层；第一掺杂区和第二掺杂区，分别位于第一栅极和第二栅极一侧的半导体衬底中。本发明通过控制鳍的宽窄来实现窄隧穿结，提高了隧穿电流，并通过增大有效隧穿面积进一步提高导通电流。此外，还可以抑制与缺陷相关的漏电流，改善器件的亚阈值特性。
Description
技术领域
本发明涉及半导体器件领域，特别涉及一种隧穿场效应晶体管及其形成方法。
背景技术
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，如何降低功耗成为日益突出的问题。
常规的隧穿场效应晶体管（conventional-TFET）的结构主要包括衬底（沟道）、栅介质层、栅极以及栅极两侧的源/漏区，它主要基于量子隧穿效应工作的，以P型隧穿场效应晶体管为例，在栅极上施加负电压，沟道区的电势升高，源区到沟道区发生量子隧穿，隧穿产生的电子和空穴从源区和漏区流出。
对于常规的隧穿场效应晶体管，其亚阈值摆幅（SS）可以小于60meV/dec,为降低功耗提供一种途径。但为了降低亚阈值摆幅和提高导通电流，需要隧穿结越窄越好，但现有结构的隧穿场效应晶体管，在注入和热处理过程总会引起杂质的扩散分布，很难实现窄的隧穿结。
此外，在常规的隧穿场效应晶体管中，源漏区都是高掺杂，掺杂势必会引入缺陷，与这些缺陷相关的漏电流会破坏亚阈值摆幅的降低。而且，常规的隧穿场效应晶体管具有在正负栅电压下都能开启的双极特性，会导致器件难以完全关断。
发明内容
本发明的目的旨在解决上述技术缺陷，提供一种隧穿场效应晶体管及其制造方法。
本发明提供了一种隧穿场效应晶体管，包括：
半导体衬底，所述半导体衬底上形成有鳍；
第一栅极和第二栅极，分别形成在所述鳍两侧的半导体衬底之上，在所述第一栅极与鳍的第一侧面及半导体衬底之间，以及在所述第二栅极与鳍的第二侧面及半导体衬底之间具有栅介质层；
第一掺杂区和第二掺杂区，分别位于第一栅极和第二栅极一侧的半导体衬底中。
可选地，第一掺杂区和第二掺杂区分别位于第一栅极一侧之下和第二栅极一侧之下的半导体衬底中。
可选地，所述第一掺杂区和第二掺杂区分别位于第一栅极和第二栅极侧面的半导体衬底中，第一掺杂区与第一栅极之间以及第二掺杂区与第二栅极之间具有栅介质层。
可选地，鳍的宽度小于10nm。
此外，本发明还提供了一种隧穿场效应晶体管的形成方法，包括步骤：
提供半导体衬底；
在半导体衬底上形成鳍；
在鳍的两侧壁以及鳍两侧的半导体衬底上形成栅介质层；
在鳍两侧的栅介质层上分别形成第一栅极和第二栅极；
在第一栅极和第二栅极一侧的衬底中分别形成第一掺杂区和第二掺杂区。
可选地，形成鳍的步骤包括：
在半导体衬底上形成图案化的牺牲层；
在牺牲层的侧壁形成鳍盖层；
去除牺牲层；
以鳍盖层为掩蔽，去除部分的半导体衬底，以形成鳍。
可选地，形成鳍之后的步骤包括：
在鳍的两侧壁以及两侧的部分半导体衬底上形成栅介质层；
在栅介质层上、鳍的两侧壁形成栅极盖层，在栅介质层上、栅极盖层的侧壁形成间隙层；
在间隙层两侧的半导体衬底中分别形成第一掺杂区和第二掺杂区；
去除栅极盖层，并填充形成第一栅极和第二栅极。
可选地，形成鳍、栅介质层以及第一栅极、第二栅极的步骤具体包括：
在半导体衬底上形成鳍盖层，以及在鳍盖层的两侧壁形成第一栅盖层和第二栅盖层，以及覆盖第一栅盖层和第二栅盖层侧的半导体衬底形成掺杂区盖层；
去除第一栅盖层和第二栅盖层以及其下的部分半导体衬底，形成第一开口和第二开口，以及在鳍盖层下形成鳍；
在第一开口和第二开口的侧壁形成栅介质层，并进行填充，以形成第一栅极和第二栅极。
可选地，形成鳍盖层、第一栅盖层和第二栅盖层和掺杂区盖层的步骤具体包括：
在半导体衬底上形成图案化的牺牲层；
在牺牲层的侧壁形成鳍盖层；
在鳍盖层的侧壁形成第一栅盖层；
在第一栅盖层侧的衬底上形成第一掺杂区盖层；
去除牺牲层；
在鳍盖层的另一侧壁上形成第二栅盖层；
覆盖第二栅盖层一侧的半导体衬底，以形成第二掺杂区盖层。
可选地，在形成第一栅盖层与形成第一掺杂区盖层的步骤之间，在第一栅盖层侧的衬底内形成第一掺杂区；
在形成第二盖层与形成第二掺杂区盖层的步骤之间，在第二栅盖层侧的衬底内形成第二掺杂区。
本发明实施例提供的隧穿场效应晶体管，通过在鳍的两侧形成栅极，构成了一种双栅器件。该结构的隧穿场效应晶体管可通过控制鳍的宽窄来实现不受杂质注入扩散限制的窄隧穿结，提高了隧穿电流，并通过增大有效隧穿面积进一步提高导通电流。同时，本发明的晶体管结构，其隧穿发生于鳍沟道区中，由于隧穿层是非掺杂或低掺杂的，因此可降低与缺陷相关的漏电流，从而改善器件的亚阈值特性。此外，由于采用双栅控制，因此能更好控制双极导通特性，实现器件关断。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1-图14示出了根据本发明第一实施例的隧穿场效应晶体管的各个形成阶段的示意图；
图15-图24示出了根据本发明第二实施例的隧穿场效应晶体管的各个形成阶段的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明旨在提出一种新的隧穿场效应晶体管结构，以克服现有的隧穿场效应晶体管结构难以实现窄的隧穿结。参考图14所示，所述隧穿场效应晶体管包括：
半导体衬底100，所述半导体衬底上形成有鳍110；
第一栅极150和第二栅极152，分别形成在所述鳍两侧的半导体衬底之上，在所述第一栅极150与鳍110的第一侧面及半导体衬底100之间，以及在所述第二栅极152与鳍110的第二侧面及半导体衬底100之间具有栅介质层140；
第一掺杂区130和第二掺杂区132，分别位于第一栅极150和第二栅极152一侧的半导体衬底100中。
本发明的隧穿场效应晶体管为鳍式晶体管，在本发明的隧穿场效应晶体管结构中，在鳍的两个相对的侧面上形成栅极，这样形成了一种双栅器件。在两侧栅极上施加不同电压，鳍的两侧面处于不同的电势，当此电势差大于沟道材料的禁带宽度，导带和价带间发生量子隧穿。隧穿产生的载流子（电子和空穴）通过源和漏流出，从而形成导通回路。该结构的隧穿场效应晶体管可通过控制鳍的宽窄来实现不受杂质注入扩散限制的窄隧穿结，提高了隧穿电流，并通过增大有效隧穿面积进一步提高导通电流。此外，由于本发明的晶体管的隧穿区可不掺杂或仅低掺杂，从而大幅降低与缺陷相关的电流，能实现更低的亚阈值摆幅。
在本发明实施例中，鳍110的宽度可以控制在大约10nm或更窄，以实现窄的隧穿结。
所述鳍110优选为带隙小的材料，例如可以为单晶硅、多晶硅、非晶硅、锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其他化合物半导体。在本发明实施例中，所述鳍由SOI（绝缘体上硅）衬底的部分顶层硅形成。
所述栅介质层140可以为氧化硅、氮氧化硅或高k介质材料等，高k介质材料例如铪基氧化物，HfO2、HfSiO、HfSiON、HfTaO、HfTiO等，以及其他高k材料，例如La2O3，TiO2等。所述栅介质层可以为一层或多层结构，第一和第二栅极可以包括金属栅电极或多晶硅等，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或它们的组合。
第一掺杂区130和第二掺杂区132为源极区或漏极区，对于N型器件，漏极区为N型重掺杂，源极区为P型重掺杂；对P型器件，漏极区为P型重掺杂，源极区为N型重掺杂。
以上对本发明的隧穿场效应晶体管结构进行了描述，为了更好的理解本发明，以下将结合具体的实施例及形成方法进行详细的描述。
实施例一
首先，在步骤S101，提供SOI衬底100，参考图1所示。
SOI衬底100由底层硅100-1、埋氧层100-2和顶层硅100-3，鳍由顶层硅100-3形成。
接着，在步骤S102，形成鳍110。
在本发明中，通过鳍的宽度来控制隧穿结的宽窄，当然，隧穿结越窄越好，本实施例提出的方法尤其适用于窄的鳍的形成，例如宽度在10nm左右或更窄的鳍。
在本实施例中，具体的包括以下步骤：
首先，在半导体衬底上依次淀积氧化硅层102和多晶硅层104，并在多晶硅层104上形成光敏刻蚀剂106，如图1所示。
接着，以光敏刻蚀剂106为掩膜进行刻蚀，以图案化氧化硅层102和多晶硅层104，参考图2所示。
而后，在图案化后的氧化硅层102和多晶硅层104侧壁形成鳍盖层108，如图2所示。本实施例中鳍盖层为氧化硅，鳍盖层的宽度小于10nm，其宽度决定后续形成鳍的宽度。本实施例中，图案化后的氧化硅层102和多晶硅层104为牺牲层，为了在其相对的侧壁上形成鳍盖层，进而形成小尺寸的鳍。可以理解的是，在本实施例中，各盖层和各牺牲层的材料的选择是考虑到后续工艺刻蚀选择性，可以根据具体的需要来选择合适的材料，此处仅为示例。
接着，去除牺牲层，即氧化硅层102和多晶硅层104，并在鳍盖层108的掩盖下，继续刻蚀SOI衬底的顶层硅100-3，直到在顶层硅中形成预定高度的鳍110，如图3所示。
接着，在步骤S103，淀积栅介质材料层，在上述器件上覆盖栅介质层140，如图4所示。本实施例中，栅介质材料层优选为高k介质材料，其他实施例中也可以为氧化硅、氮氧化硅等，可以采用热氧化的方法来形成。
接着，在步骤S104，在覆盖有栅介质层的鳍110的侧壁形成栅极盖层114，如图5所示。本实施例中，栅极盖层114为氮化硅侧墙，其宽度可以基本与预定栅极的宽度一致。
接着，在步骤S105，在栅极盖层的侧壁形成间隙层118，同时，去除衬底上裸露的栅介质层，如图6所示。本实施例中，间隙层118为氧化硅。
而后，在步骤S106，进行填充多晶硅材料117，如图7所示，并进行化学机械研磨直至暴露出氮化硅的栅极盖层114，由此，在暴露的衬底区域、间隙层118侧的衬底上形成了掺杂区盖层120、122，如图8所示。
本实施例中，在进行填充多晶硅之前，还进行了氧化工艺，以将间隙层侧暴露的衬底区域进行氧化，形成氧化硅层119，如图7所示，该氧化硅层119为后续形成掺杂区时衬底的保护层。
接着，在步骤S107，分别形成第一掺杂区130和第二掺杂区132，如图11所示。
在本实施例中，包括以下具体步骤：
首先，而后，在掩膜层124的掩盖下，进行刻蚀，去除间隙层118一侧的掺杂区盖层122，进而，根据期望的掺杂类型，进行离子注入，而后进行退火来激活掺杂形成第一掺杂区130，如图9所示。
接着，去除掩膜层124，在填充氧化硅后，进行化学机械研磨，从而在第一掺杂区上形成层间介质层142，如图10所示。
而后，同样地，进行刻蚀，去除间隙层118另一侧的掺杂区盖层120，进而，进行离子注入，而后进行退火来激活掺杂形成第二掺杂区132，如图11所示，其中，第一掺杂区与第二掺杂区为相反类型的掺杂。
接着，填充氧化硅，并进行化学机械研磨，从而在第二掺杂区上形成层间介质层144，如图12所示。
以上形成掺杂区的方法仅为示例，在其他实施例中，还可以采用其他的方法形成掺杂区，例如可以通过外延形成掺杂区，还可以在形成间隙层之后就形成掺杂区，掺杂区可以通过外延形成或掺杂形成。
而后，在步骤S108，去除栅极盖层114，并填充金属栅材料，而后进行化学机械研磨，从而在鳍110的两侧形成第一栅极150和第二栅极152，如图13所示。
而后，在步骤S109，可以进行器件的其他后续步骤，例如形成第一掺杂区接触160、第二掺杂区接触161以及第一栅极接触162、第二栅极接触163等，如图14所示。
至此，形成了本发明实施例一的隧穿场效应晶体管，该场效应晶体管的鳍110形成在半导体衬底的顶层硅100-3中，在鳍上形成有鳍盖层108，鳍110相对的两个侧面上分别形成有第一栅极150和第二栅极152，在第一栅极一侧的衬底中形成有第一掺杂区130，在第二栅极一侧之下的衬底中形成有第二掺杂区132，在鳍与第一、第二栅极之间以及第一、第二栅极与衬底之间形成有栅介质层140，且栅介质层140向第一栅极外延伸至第一掺杂区上、向第二栅极外延伸至第二掺杂区上。当然，可以理解的是，在其他实施例中，栅介质层与栅极的长度也可以一致。
实施例二
首先，在步骤S201，提供SOI衬底200，参考图15所示。
SOI衬底200由底层硅200-1、埋氧层200-2和顶层硅200-3，鳍由顶层硅200-3形成。
而后，在步骤S202，在半导体衬底上依次淀积氧化硅层202和多晶硅层204，并在多晶硅层204上形成光敏刻蚀剂206，如图15所示。
接着，在步骤S203，刻蚀多晶硅层204，形成图案化的多晶硅层204，并在该多晶硅层204的侧壁形成鳍盖层214，在鳍盖层214的侧壁形成第一栅极盖层212，如图16所示。
本实施例中，鳍盖层214为氮化硅，其宽度为小于10nm，第一栅极盖层212为SiGe，多晶硅层204为牺牲层，其用于在其侧壁形成较小尺寸的鳍盖层，进而形成较小尺寸的鳍，氧化硅层202主要起到在后续工艺中保护衬底的作用。可以理解的是，本实施例中各盖层及牺牲层的材料的选择是考虑到后续工艺刻蚀选择性，可以根据具体的需要来选择合适的材料，此处仅为示例。
而后，在步骤S204，在第一栅盖层侧的衬底中形成第一掺杂区230，并覆盖第一栅盖层侧的衬底形成第一掺杂区盖层216，如图17所示。
可以根据期望的掺杂类型，进行离子注入，而后进行退火来激活掺杂形成第一掺杂区230，而后淀积氧化硅材料并进行化学机械研磨，进而形成第一掺杂区盖层216。
而后，在步骤S205，去除多晶硅层204的牺牲层，暴露鳍盖层214的另一侧壁，如图18所示。
接着，在步骤S206，在鳍盖层214的暴露的侧壁上形成第二栅盖层218，如图19所示。
本实施例中，第二栅盖层与第一栅盖层选择相同的材料，可以为SiGe。
接着，在步骤S207，在第二栅盖层218侧的衬底中形成第二掺杂区232，并覆盖第二栅盖层侧的衬底形成第二掺杂区盖层220，如图20所示。
同步骤S204，可以根据期望的掺杂类型，进行离子注入，而后进行退火来激活掺杂形成第二掺杂区232，而后淀积氧化硅材料并进行化学机械研磨，进而形成第二掺杂区盖层220，其中，第一掺杂区与第二掺杂区为相反类型的掺杂。
在形成第二掺杂区盖层后，还可以进一步进行平坦化，如化学机械研磨直至暴露出第一栅盖层212和第二栅盖层218，如图21所示。
接着，在步骤S208，形成鳍210，如图22所示。
去除第一栅盖层212和第二栅盖层218及其下的氧化硅层202和部分的衬底，形成预定高度的鳍210，以及第一开口251和第二开口253。
接着，在步骤S209，形成栅介质层240，以及第一栅极250和第二栅极252，如图23所示。
在本实施例中，首先淀积栅介质材料，优选为高k介质材料，接着，填充栅极材料，优选为金属栅材料，而后，进行化学机械研磨，直至暴露掺杂区掩盖层，从而，在第一开口和第二开口的内壁形成栅介质层240，以及在第一开口和第二开口中分别形成第一栅极250和第二栅极252，如图23所示。
而后，可以进行器件的其他后续步骤，例如形成第一掺杂区接触260、第二掺杂区接触261以及第一栅极接触262、第二栅极接触263等，如图24所示。
在以上实施例中，形成掺杂区的方法仅为示例，在其他实施例中，还可以采用其他方法进行掺杂，例如可以通过外延形成掺杂区，还可以在形成第一栅极和第二栅极之后形成掺杂区。
采用上述实施例形成的隧穿场效应晶体管，鳍210形成在半导体衬底的顶层硅中，在鳍上形成有鳍盖层214，鳍210相对的两个侧面上分别形成有第一栅极250和第二栅极252，第一掺杂区230和第二掺杂区232分别形成在第一栅极和第二栅极的侧面的衬底中，即分别与第一栅极和第二栅极相邻接，在第一栅极与鳍、半导体衬底、第一掺杂区之间以及第二栅极与鳍、半导体衬底、第二掺杂区之间形成有栅介质层240。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种隧穿场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有鳍；
第一栅极和第二栅极，分别形成在所述鳍两侧的半导体衬底之上，在所述第一栅极与鳍的第一侧面及半导体衬底之间，以及在所述第二栅极与鳍的第二侧面及半导体衬底之间具有栅介质层；
第一掺杂区和第二掺杂区，分别位于第一栅极和第二栅极一侧的半导体衬底中。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，第一掺杂区和第二掺杂区分别位于第一栅极一侧之下和第二栅极一侧之下的半导体衬底中。
3.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一掺杂区和第二掺杂区分别位于第一栅极和第二栅极侧面的半导体衬底中，第一掺杂区与第一栅极之间以及第二掺杂区与第二栅极之间具有栅介质层。
4.根据权利要求1-3中任一项所述的隧穿场效应晶体管，其特征在于，鳍的宽度小于10nm。
5.一种隧穿场效应晶体管的形成方法，其特征在于，包括步骤：
提供半导体衬底；
在半导体衬底上形成鳍；
在鳍的两侧壁以及鳍两侧的半导体衬底上形成栅介质层；
在鳍两侧的栅介质层上分别形成第一栅极和第二栅极；
在第一栅极一侧和第二栅极一侧的衬底中分别形成第一掺杂区和第二掺杂区。
6.根据权利要求5所述的隧穿场效应晶体管的形成方法，其特征在于，形成鳍的步骤包括：
在半导体衬底上形成图案化的牺牲层；
在牺牲层的侧壁形成鳍盖层；
去除牺牲层；
以鳍盖层为掩蔽，去除部分半导体衬底，以形成鳍。
7.根据权利要求5或6所述的隧穿场效应晶体管的形成方法，其特征在于，形成鳍之后的步骤包括：
在鳍的两侧壁以及两侧的部分半导体衬底上形成栅介质层；
在栅介质层上、鳍的两侧壁形成栅极盖层，在栅介质层上、栅极盖层的侧壁形成间隙层；
在间隙层两侧的半导体衬底中分别形成第一掺杂区和第二掺杂区；
去除栅极盖层，并填充形成第一栅极和第二栅极。
8.根据权利要求5所述的隧穿场效应晶体管的形成方法，其特征在于，
形成鳍、栅介质层以及第一栅极、第二栅极的步骤具体包括：
在半导体衬底上形成鳍盖层，以及在鳍盖层的两侧壁形成第一栅盖层和第二栅盖层，以及覆盖第一栅盖层和第二栅盖层两侧的半导体衬底形成掺杂区盖层；
去除第一栅盖层和第二栅盖层以及其下的部分半导体衬底，形成第一开口和第二开口，以及在鳍盖层下形成鳍；
在第一开口和第二开口的侧壁形成栅介质层，并进行填充，以形成第一栅极和第二栅极。
9.根据权利要求8所述的隧穿场效应晶体管的形成方法，其特征在于，
形成鳍盖层、第一栅盖层和第二栅盖层和掺杂区盖层的步骤具体包括：
在半导体衬底上形成图案化的牺牲层；
在牺牲层的侧壁形成鳍盖层；
在鳍盖层的侧壁形成第一栅盖层；
在第一栅盖层侧的衬底上形成第一掺杂区盖层；
去除牺牲层；
在鳍盖层的另一侧壁上形成第二栅盖层；
覆盖第二栅盖层一侧的半导体衬底，以形成第二掺杂区盖层。
10.根据权利要求9所述的隧穿场效应晶体管的形成方法，其特征在于，
在形成第一栅盖层与形成第一掺杂区盖层的步骤之间，在第一栅盖层一侧的衬底内形成第一掺杂区；
在形成第二盖层与形成第二掺杂区盖层的步骤之间，在第二栅盖层一侧的衬底内形成第二掺杂区。
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Cited By (1)
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|---|---|---|---|---|
| CN107546122A (zh) * | 2016-06-27 | 2018-01-05 | 三星电子株式会社 | 半导体器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1574253A (zh) * | 2003-06-17 | 2005-02-02 | 国际商业机器公司 | 低泄漏异质结垂直晶体管及其高性能器件 |
| US20070045741A1 (en) * | 2005-09-01 | 2007-03-01 | Leonard Forbes | DRAM tunneling access transistor |
| CN101068029A (zh) * | 2007-06-05 | 2007-11-07 | 北京大学 | 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法 |
| KR101286707B1 (ko) * | 2012-05-17 | 2013-07-16 | 서강대학교산학협력단 | 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 |
-
2013
- 2013-10-30 CN CN201310524439.XA patent/CN104600110B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1574253A (zh) * | 2003-06-17 | 2005-02-02 | 国际商业机器公司 | 低泄漏异质结垂直晶体管及其高性能器件 |
| US20070045741A1 (en) * | 2005-09-01 | 2007-03-01 | Leonard Forbes | DRAM tunneling access transistor |
| CN101068029A (zh) * | 2007-06-05 | 2007-11-07 | 北京大学 | 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法 |
| KR101286707B1 (ko) * | 2012-05-17 | 2013-07-16 | 서강대학교산학협력단 | 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107546122A (zh) * | 2016-06-27 | 2018-01-05 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN107546122B (zh) * | 2016-06-27 | 2021-09-28 | 三星电子株式会社 | 半导体器件及其制造方法 |
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