CN107210194A - 包括隧穿层的晶体管的制作 - Google Patents

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Abstract

在一个特定实施例中，一种装置包括电子隧道结构。电子隧道结构包括隧穿层、沟道层、源极层和漏极层。隧穿层和沟道层定位在源极层与漏极层之间。晶体管器件进一步包括与电子隧道结构相邻的高k介电层。

Description

包括隧穿层的晶体管的制作
相关申请的交叉引用
本申请要求2015年1月23日提交的共同拥有的美国非临时专利申请No.14/604,544的优先权，该申请以其整体内容通过引用明确地并入本文。
技术领域
本公开一般地涉及制作晶体管器件的方法。
背景技术
技术进步已经导致了更小且更强的计算设备。例如，包括诸如移动电话和智能电话的无线电话、平板和膝上型计算机的各种便携式个人计算设备是小型、质轻且由用户容易携带的。这些设备可以通过无线网络传达声音和数据分组。另外，许多这样的设备包含诸如数字照相机、数字摄像机、数字录音机及音频文件播放器的附加功能。此外，这样的设备可以处理包括可以用于访问互联网的软件应用(诸如web浏览器应用)的可执行指令。如此，这些设备可以包括显著的计算能力。随着诸如移动电话的计算设备变得更小且更节能，设备的组件(例如，晶体管)需要以降低的功率水平操作。
发明内容
隧道晶体管可以具有比金属氧化物半导体场效应晶体管(MOSFET)低的功耗要求(例如，可以在更低的阈值电压处激活)。由于隧道晶体管的较低的功耗，隧道晶体管可以被称为“绿色”晶体管。然而，隧道晶体管在被激活时可能允许比特定应用所需的更少的电流流动。较低量的电流可能并不适合于所有应用。因此，期望增加隧道晶体管中的隧穿效率(即，增加电流流动)，以使得隧道晶体管可以在电子设备中提供更节能的操作。
具有增加的隧穿效率的隧道晶体管包括栅极结构和隧道结构。隧道结构可以包括多个层，其包括源极层与漏极层之间的沟道层。薄的耗尽隧穿层(例如，N+掺杂层或P+掺杂层)可以被包括在源极层与漏极层之间，以提高隧道晶体管的隧穿效率。增加了的隧穿效率可以部分地基于薄的耗尽隧穿层的厚度。例如，通过隧穿层的隧穿效率可以随着厚度增加超过阈值厚度而降低。隧道结构的层可以被布置为使得层形成为一层在另一层之上(即，在堆叠中)，其中源极或漏极中的一个在堆叠的底部处而另一个在堆叠的顶部处。沟道层和隧穿层可以定位在源极层与漏极层之间。堆叠可以耦合到高k介电层。通过形成堆叠中的层，可以更容易地控制隧穿层的厚度。因此，可以受隧穿层的厚度影响的隧道晶体管的隧穿效率可以得以更容易地控制。
公开了隧道晶体管的各种示例。例如，隧道晶体管可以包括含有隧穿层的垂直电子隧道结构(例如，堆叠的结构)。隧道晶体管可以包括具有分栅配置的栅极结构。与形成在平面隧道结构中的隧穿层相比，使用垂直电子隧道结构中的隧穿层使得隧穿层的厚度能够被更容易地控制。因为当隧穿层太薄或太厚时隧穿效率可能降低，所以控制隧穿层的厚度可以提高隧道晶体管中的隧穿效率。因此，所公开的隧道晶体管具有与平面晶体管相比增加了的隧穿效率。
在一个特定方面中，一种装置包括电子隧道结构，其包括隧穿层、沟道层、源极层及漏极层。隧穿层和沟道层定位在源极层与漏极层之间。晶体管器件进一步包括与电子隧道结构相邻的高k介电层。
在另一特定方面中，一种形成隧道晶体管器件的方法包括形成含有隧穿层、沟道层、源极层及漏极层的电子隧道结构。隧穿层和沟道层定位在源极层与漏极层之间。该方法进一步包括形成与电子隧道结构相邻的高k介电层。
在另一特定方面中，一种装置包括用于电子隧穿的部件，其包括隧穿层、沟道层、源极层及漏极层。隧穿层和沟道层定位在源极层与漏极层之间。该装置进一步包括与用于电子隧穿的部件相邻的用于绝缘的部件。
在另一特定方面中，一种计算机可读设备存储用于使得制作设备能够形成晶体管的数据。该数据当由制作设备使用时使得制作设备发起形成包括隧穿层、沟道层、源极层及漏极层的电子隧道结构。隧穿层和沟道层定位在源极层与漏极层之间。该数据进一步使得制作设备形成与电子隧道结构相邻的高k介电层。
本公开的其他方面、优点和特征将在评阅整个申请(包括以下部分：附图说明、具体实施方式及权利要求)之后变得明显。
附图说明
图1是晶体管的一个特定示例的框图；
图2是晶体管的另一特定示例的框图；
图3是晶体管的另一特定示例的框图；
图4是晶体管的另一特定示例的框图；
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5K及图5L是制作图1或图3的晶体管的过程的说明性示例的示图；
图6A、图6B、图6C、图6D、图6E、图6F、图6G及图6H是制作图2或图4的晶体管的过程的另一说明性示例的示图；
图7是图示了晶体管的另一示例的框图；
图8是图示了一种制作晶体管的方法的流程图；
图9是图示了另一种制作晶体管的方法的流程图；
图10是图示了包括晶体管的设备的一个示例的框图。
具体实施方式
下文参考附图描述了本公开的特定实施例。在描述中，贯穿附图，共有特征由共有参考标记标示。
参考图1，公开了晶体管器件的一个特定说明性实施例，并将其总体上标示为100。晶体管器件100是N型金属氧化物半导体(NMOS)晶体管的一个示例。
晶体管器件100包括栅极接触120和漏极接触122。栅极接触120延伸通过衬垫层126(例如，绝缘层)并耦合到栅极结构130。栅极接触120可以被配置为通过提供电流/电压来激励栅极结构130。衬垫层126保护晶体管器件100的组件并将其绝缘。在一个特定实施例中，衬垫层126包括二氧化硅(SiO2)、氮化硅(SiN)或其组合。
漏极接触122延伸通过衬垫层126和第一硬掩模层110，并且漏极接触122耦合到垂直电子隧道结构的漏极层108。漏极接触122可以被配置为接收流过垂直电子隧道结构的电流并将电流输送出晶体管器件100。垂直电子隧道结构包括漏极层108、沟道层106、隧穿层104及源极层102。在所图示的示例中，垂直电子隧道结构被布置为使得层102-108形成为一层位于另一层之上(即，堆叠)，如参考图5所描述的。源极层102可以提供电子源。沟道层106可以提供用于电子的沟道，而漏极层108可以接收电子。通过将与垂直电子隧道结构相关联的带隙变窄，隧穿层104可以实现通过垂直电子隧道结构的更高效的电子隧穿。隧穿层104的厚度可以影响电子隧穿的效率(例如，影响带隙)。将层102-108形成为一层位于另一层之上(即，堆叠)可以实现比如果层102-108是并排形成的精确的层厚度控制。由于隧穿层104的厚度可以影响电子隧穿效率，将层102-108形成为一层位于另一层之上可以实现对电子隧穿效率的更精确的控制。
隧穿层104可以具有第一掺杂类型(例如，N)，而源极层102和沟道层106可以具有第二掺杂类型(例如，P)。如本文中所使用的，具有P掺杂的不同浓度(例如，P、P+及P-)的材料被认为具有相同的掺杂“类型”。类似地，具有N掺杂的不同浓度(例如，N、N+及N-)的材料被认为具有相同的掺杂“类型”。在所图示的示例中，源极层102是P+掺杂层，隧穿层104是N+掺杂层，沟道层106是P-掺杂层，以及漏极层108是N+掺杂层。层102-108中的一个或多个可以包括硅(Si)或硅锗(SiGe)。在一个特定实施例中，P+掺杂层(例如，源极层102)包括SiGe。SiGe具有比硅低的价带。因此，当源极层102包括SiGe而不是Si时，源极层102的价带(Ev)与相邻材料(例如，栅极结构130)的导带(Ec)之间的差值(Eg)可以是较低的。垂直电子隧道结构的隧穿效率可以随着差值Eg的减小而增加。因此，在源极层102中使用SiGE可以减小Eg＝Ev-Ec。因此，在源极层102中使用SiGe可以增加晶体管器件100中的隧穿效率。
垂直电子隧道结构由第一硬掩模层110和第二硬掩模层114保护。硬掩模层110、114可以在晶体管器件110的制作和操作期间保护垂直电子隧道结构层102-108。例如，硬掩模层110、114可以在后续刻蚀过程期间保护垂直电子隧道结构层102-108不被刻蚀。在一个特定示例中，硬掩模层110、114包括SiO2。
介电层112定位在栅极结构130与垂直电子隧道结构之间。介电层112可以是高k介电层。如本文所使用的，“k”指代材料的介电常数。与其他材料(例如，SiO2)相比，介电层112可以具有高k。高k介电层112可以包括高k介电材料，诸如氮化物基材料(例如，通过将氮化物注入到SiO2层中形成)、铪基材料、锆基材料或其组合。在所图示的示例中，栅极结构130具有“分栅”配置。分栅配置包括多个层，其中与栅极结构130的层相关联的功函数彼此不同。例如，栅极结构130包括第一栅极层116(例如，导带或“Ec”层)和第二栅极层118(例如，中间禁带层)。层116、118可以由与不同功函数相关联的不同材料制成。例如，第一栅极层116可以包括与第一功函数相关联的第一材料，而第二栅极层118可以包括与第二功函数相关联的第二材料。在特定示例中，第一功函数的值低于第二功函数的值。在一些示例中，第一材料包括绿、钛或其组合。在一些示例中，第二材料包括钨、氮化钛或其组合。第二栅极层118定位在第一栅极层116之上，并且栅极层116及栅极层118两者均与介电层112的侧壁接触。栅极结构130通过介电层112而与垂直电子隧道结构分离。在所图示的示例中，第一栅极层116与介电层112对应于(例如，相邻于)隧穿层104的部分接触。
晶体管器件100进一步包括耦合到垂直电子隧道结构的源极层102的源极接触124。源极接触124可以被配置为向垂直电子隧道结构提供电流。应当注意，层102-108及接触120-124的不同配置是可能的。例如，层102-108的次序可以颠倒，并且接触120-124可以相应地重新布置。在备选的配置中，栅极结构130可以被定位为使得第一栅极层116与介电层112对应于(例如，相邻于)隧穿层104的部分接触。
在操作中，当栅极接触120接收电压/电流时，栅极结构130可以被激励并可以允许电流从栅极接触124通过垂直电子隧道结构，流到漏极接触122。流过垂直电子隧道结构的电流的量可以基于栅极结构130的材料与垂直电子隧道结构的层102-108的材料之间的功函数差。通过使用具有不同功函数的栅极层(例如，第一栅极层116和第二栅极层118)，可以针对垂直电子隧道结构的特定部分控制栅极结构130的功函数与垂直电子隧道结构的功函数之间的差(带隙)。例如，层102-108的功函数可以变化。相应地，具有单一功函数的栅极结构可以具有随着垂直电子隧道结构而变化的带隙。具有比第二栅极层118相对低的功函数的第一栅极层116可以实现通过隧穿层104的更高效的电子隧穿，因为第一栅极层116可以与隧穿层105具有比第二栅极层118可能具有的带隙低的带隙。
如上文所说明的，在晶体管器件100中包括隧穿层104以及在源极层102中使用SiGe可以增加通过垂直电子隧道结构的隧穿效率(即，增加晶体管器件100被激活时的电流流动)。因此，通过包括具有隧穿层的垂直电子隧道结构、在源极层中包括SiGe、包括分栅结构或其组合，晶体管器件100可以实现比其他隧道晶体管高效的电子隧穿。参考图5A-图5L进一步描述制作图1的晶体管器件100的一个说明性示例。
参考图2，示出了晶体管器件的另一示例，并将其标示为200。晶体管器件200是NMOS晶体管的第二示例。晶体管器件200包括栅极接触220、漏极接触222及源极接触224。晶体管器件200包括金属层228及栅极结构230。晶体管器件200进一步包括晶体管器件100的垂直电子隧道结构，其包括源极层102、隧穿层104、沟道层106和漏极层108。晶体管器件200进一步包括晶体管器件100的第一硬掩模层110、第二硬掩模层114和衬垫层126。
栅极接触220延伸通过衬垫层126并耦合到金属层228。金属层228耦合到栅极结构230。栅极接触220可以被配置为通过向金属层228提供电流/电压来激励栅极结构230，金属层228可以向栅极结构230施加电流/电压。
漏极接触222延伸通过衬垫层126及第一硬掩模层110，并耦合到垂直电子隧道结构的漏极层108。漏极接触222可以被配置为接收流过垂直电子隧道结构的电流并将电流输送出晶体管器件200。
源极接触224可以连接到源极层102。虽然源极接触224被示出为穿过或越过金属层228，但是源极接触224可以被制造(例如，制作)为使得源极接触224不激励栅极层216、218。例如，源极接触224可以在源极接触224穿过金属层228的位置处被绝缘。备选地，源极接触224可以不穿过金属层228(例如，可以位于金属层228的前面、后面或侧面)。源极接触224可以被配置为向源极层102提供电流/电压。
晶体管器件200包括定位在栅极结构130与垂直电子隧道结构之间的介电层212。介电层212可以对应于晶体管器件100的介电层112。在所图示的示例中，栅极结构230具有与栅极结构130的分栅配置不同的“分栅”配置。栅极结构230包括第一栅极层216和第二栅极层218。第一栅极层216可以对应于第一栅极层116(例如，具有与第一栅极层116相同的性质)，而第二栅极层218可以对应于晶体管器件100的第二栅极层118(例如，具有与晶体管器件100的第二栅极层118相同的性质)，但是分栅层216、218的布置与分栅层116、118不同。如图2中所示的，第一栅极层216沿着第二栅极层218的第一侧壁形成，而第二栅极层218的第二侧壁沿着介电层212的侧壁形成。第二栅极层218定位在介电层212与第一栅极层216之间。
因此，图2图示了晶体管器件的另一示例，其可以包括隧道晶体管，隧道晶体管包括隧穿层、SiGe层以及具有分栅配置的栅极结构。因此，晶体管器件200可以实现更高效的电子隧穿。参考图6A-图6H进一步描述制作图2的晶体管器件200的说明性示例。
参考图3，公开了晶体管器件的一个特定说明性实施例，并总体上将其标示为300。晶体管器件300是P型金属氧化物半导体(PMOS)晶体管的一个示例。
晶体管器件300包括栅极接触320和漏极接触322。栅极接触320延伸通过衬垫层326(例如，绝缘层)并耦合到栅极结构330。栅极接触320可以配置为通过提供电流/电压来激励栅极结构330。衬垫层326保护晶体管器件300的组件并将其绝缘。在一些特定示例中，衬垫层326包括二氧化硅(SiO2)、氮化硅(SiN)或其组合。
漏极接触322延伸通过衬垫层326和第一硬掩模层310，并耦合到垂直电子隧道结构的漏极层308。垂直电子隧道结构包括漏极层308、沟道层306、隧穿层304和源极层302。在所图示的示例中，垂直电子隧道结构被布置为使得层302-层308被形成为一层在另一层之上，如参照图7所进一步描述的。源极层302可以提供电子空穴源。沟道层306可以提供用于电子空穴的沟道，而漏极层308可以接收电子空穴。通过将与垂直电子隧道结构相关联的带隙变窄，隧穿层304可以实现通过垂直电子隧道结构的更高效的电子隧穿(例如，电子空穴的更高效的隧穿)。漏极接触322可以被配置为接收流过垂直电子隧道结构的电流并将电流输送出晶体管器件300。
隧穿层304可以具有第一掺杂类型(例如，P)，而源极层302和沟道层306可以具有第二掺杂类型(例如，N)。在所图示的示例中，源极层302是N+掺杂层，隧穿层304是P+掺杂层，沟道层306是N-掺杂层，而漏极层308是P+掺杂层。层302-层308中的一个或多个可以包括硅或硅锗(SiGe)。在一个特定示例中，P+掺杂层(例如，隧穿层304和漏极层308)包括SiGe。SiGe具有比硅低的价带(Ev)。因此，与相邻材料(例如，栅极结构330的材料)相关联的导带(Ec)与价带之间的差值(Eg)可以通过使用SiGe来降低。垂直电子隧道结构的隧穿效率可以随着Eg的减小而增加。因此，使用SiGe可以增加晶体管器件300中的隧穿效率。
垂直电子隧道结构由第一硬掩模层310和第二硬掩模层314保护。硬掩模层310、314可以在晶体管器件300的制作和操作期间保护垂直电子隧道结构层302-层308。在一个特定示例中，硬掩模层310、314包括SiO2。
介电层312定位在栅极结构330与垂直电子隧道结构之间。介电层312可以是高k介电层，诸如高k介电层112。在所图示的示例中，栅极结构330具有“分栅”配置。分栅配置包括多个层，其中与分栅配置中的层相关联的功函数彼此不同。例如，栅极结构330包括第一栅极层316(例如，价带或“Ev”层)和第二栅极层318(例如，中间禁带层)。第一栅极层316可以包括与第一功函数相关联的第一材料，而第二栅极层318可以包括与第二功函数相关联的第二材料。在一些特定示例中，第一功函数的值高于第二功函数的值。在一个示例中，第一材料包括氮化钛。在一个示例中，第二材料包括钨、氮化钛或其组合。在一个特定示例中，第一栅极层316和第二栅极层318两者均包括氮化钛。在这一示例中，第一功函数与第二功函数之差可以基于第一栅极层316中的氮浓度与第二栅层318中的氮浓度之差。第二栅层318定位在第一栅极层316之上，并且栅极层316、318两者均与介电层312的侧壁接触。栅极结构330通过介电层312与垂直电子隧道结构分离。在所图示的示例中，第一栅极层316与介电层312对应于(例如，相邻于)隧穿层304的部分接触。
晶体管器件300进一步包括耦合到垂直电子隧道结构的源极层302的源极接触324。源极接触324可以被配置为向垂直电子隧道结构提供电流。应当注意，可以在备选实施例中使用层302-308和接触320-324的不同配置。例如，层302-308的次序可以颠倒，并且接触320-324可以相应地重新布置。
在操作中，当栅极接触320接收电压/电流时，栅极结构330可以被激励并且可以允许电流从源极接触324通过垂直电子隧道结构，流到漏极接触322。流过垂直电子隧道结构的电流的量可以基于栅极结构330的材料与垂直电子隧道结构的层302-层308的材料之间的功函数差。通过使用具有不同功函数的栅极层(例如，第一栅极层316和第二栅极层318)，可以针对垂直电子隧道结构的特定部分控制栅极结构330的功函数与垂直电子隧道结构的功函数之间的差(带隙)。例如，层302-层308的功函数可以变化。相应地，具有单一功函数的栅极结构可以具有随着垂直电子隧道结构变化的带隙。第一栅极层316具有比第二栅极层318相对高的功函数可以通过与隧穿层304具有比第二栅极层318可能具有的带隙更低的带隙，来实现通过隧穿层304的更高效的电子隧穿。
如上文所说明的，包括隧穿层304以及在隧穿层304和漏极层308中使用SiGe可以增加通过垂直电子隧道结构的隧穿效率(即，增加电流亮度)。使用垂直电子隧道结构可以实现对隧穿层304的厚度的更高效的控制。因此，通过包括具有隧穿层304的垂直电子隧道结构、在隧穿层304和/或漏极层308中包括SiGe、包括具有分栅结构的栅极结构或其组合，晶体管器件300可以实现比其他隧道晶体管更高效的电子隧穿。参考图5A-图5L进一步描述制作图3的晶体管器件300的一个说明性示例。
参考图4，示出了晶体管器件的另一示例，并将其标示为400。晶体管器件400是PMOS晶体管的第二示例。晶体管器件400包括栅极接触420、漏极接触422和源极接触424。晶体管器件400包括金属层428和栅极结构430。晶体管器件400进一步包括晶体管器件300的垂直电子隧道结构，其包括源极层302、隧穿层304、沟道层306及漏极层308。晶体管器件400进一步包括晶体管器件300的第一硬掩模层310、第二硬掩模层314和衬垫层326。
栅极接触420延伸通过衬垫层326，并耦合到金属层428。金属层428耦合到栅极结构430。栅极接触420可以被配置为通过向金属层428提供电流/电压来激励栅极结构430，金属层428可以向栅极结构430施加电流/电压。
漏极接触422延伸通过衬垫层326和第一硬掩模层310，并耦合到垂直电子隧道结构的漏极层308。漏极接触422可以被配置为接收流过垂直电子隧道结构的电流并将电流输送出晶体管器件400。
源极接触424可以连接到源极层302。虽然源极接触424被示出为穿过或越过金属层428，但是源极接触424可以被制造(例如，制作)为使得源极接触424不激励栅极结构430。例如，源极接触424可以在源极接触424穿过金属层428的位置处被绝缘。备选地，源极接触424可以不穿过金属层428(例如，可以位于金属层428的前面、后面或侧面)。源极接触424可以被配置为向源极层302提供电流/电压。
晶体管器件400包括定位在栅极结构430与垂直电子隧道结构之间的介电层412。介电层412可以对应于晶体管器件300的介电层312。在所图示的示例中，栅极结构430具有与栅极结构330的分栅配置不同而与图2的分栅配置类似的“分栅”配置。第一栅极层416可以对应于第一栅极层316(例如，具有与第一栅极层316相同的性质)，而第二栅极层418可以对应于晶体管器件300的第二栅极层318(例如，具有与晶体管器件300的第二栅极层318相同的性质)，但是分栅层416、418的布置与分栅层316、318不同。如图4中所示的，第一栅极层416沿着第二栅极层418的第一侧壁形成，而第二栅极层418的第二侧壁沿着介电层412的侧壁形成。第二栅极层418定位在介电层412与第一栅极层416之间。
因此，图4图示了晶体管器件的另一示例，其可以包括垂直电子隧道结构、SiGe层以及具有分栅配置的栅极结构。因此，晶体管器件400可以实现更高效的电子隧穿。参考图6A-图6H进一步描述制作图4的晶体管器件400的一个说明性示例。
图5A-图5L示出了第一制作工艺的阶段的说明性示例。第一制作工艺可用于制作NMOS晶体管或PMOS晶体管。在图5A-图5L中，在左侧示出了制作NMOS晶体管的阶段，在右侧示出制作PMOS晶体管的对应阶段。在一个说明性实施例中，使用图5A-图5L左侧所示的制作工艺制作的NMOS晶体管可以对应于图1的晶体管器件100，而使用图5A-图5L的右侧所示的制作工艺制作的PMOS晶体管可以对应于图3的晶体管器件300。
参考图5A，描绘了第一制作工艺的第一阶段并将其总体上标示为551。如图5A中所示的，当制作NMOS晶体管时，可以形成包括源极层502、隧穿层504、沟道层506及漏极层508的垂直电子隧道结构。当制作PMOS晶体管时，可以形成包括源极层532、隧穿层534、沟道层536及漏极层538的垂直电子隧道结构。当制作NMOS晶体管或PMOS晶体管时，第一硬掩模层510可以被沉积在垂直电子隧道结构层502-508之上。垂直电子隧道结构层502-508可以对应于垂直电子隧道结构层102-108。类似地，垂直电子隧道结构层532-层538可以对应于垂直电子隧道结构层302-308。第一硬掩模层510可以对应于第一硬掩模层110或第一硬掩模层310。
垂直电子隧道结构层502-508(或532-538)可以经由外延生长通过原位掺杂形成。在一些特定示例中，形成源极层502(或532)，在源极层502(或532)之上形成隧穿层504(或534)，在隧穿层504(或534)之上形成沟道层506(或536)，并且在沟道层506(或536)之上形成漏极层508(或538)。因此，隧穿层504(或534)和沟道层506(或536)可以定位在源极层502(或532)与漏极层508(538)之间。
在电子隧道结构层502-508(或532-538)形成之后，第一硬掩模层510可以被沉积在漏极层508(或538)之上。将层502-508(或532-538)形成为一层在另一层之上(例如，经由外延生长)可以实现比如果层502-508(或532-538)是并排形成(例如，在平面配置中)的更精确的厚度控制。
参考图5B，描绘了第一制作工艺的第二阶段并将其总体上标示为552。在图5B中，示出了成形后的、晶体管器件的垂直电子隧道结构层502-508(或532-538)及第一硬掩模层510。例如，垂直电子隧道结构层502-508(或532-538)及第一硬掩模层510可以经由反应离子刻蚀来成形。例如，反应离子刻蚀可以用于去除垂直电子隧道结构层502-508(或532-538)的部分和第一硬掩模层510的部分。
参考图5C，描绘了第一制作工艺的第三阶段并将其总体上标示为553。图5C示出了间隔物550可以沿垂直电子隧道结构层502-508(或532-538)和第一硬掩模层510的侧面形成(例如，经由沉积和刻蚀)。在一个特定示例中，间隔物550包括氮化硅。
参考图5D，描绘了第一制作工艺的第四阶段并将其总体上标示为554。图5D图示了第二硬掩模层514。在NMOS晶体管中，第二硬掩模层514可对应于第二硬掩模层114。在PMOS晶体管中，第二硬掩模层514可以对应于第二硬掩模层314。第二硬掩模层514可以经由热氧化工艺形成。例如，源极层502(或532)的部分可以暴露于高温，导致形成二氧化硅。间隔物550和第一硬掩模层510可以在热氧化工艺期间保护垂直电子隧道结构层502-508(或532-538)。
参考图5E，描绘了第一制作工艺的第五阶段并将其总体上标示为555。图5E示出了去除间隔物550(例如，经由化学刻蚀)之后的垂直电子隧道结构层502-508(或532-538)、第一硬掩模层510及第二硬掩模层514。
参考图5F，描绘了在第一制作工艺的第六阶段期间的晶体管器件并将其总体上标示为556。图5F图示了介电层512。在NMOS晶体管中，介电层512可对应于介电层112。在PMOS晶体管中，介电层512可以对应于介电层312。介电层512沉积在第一硬掩模层510上、第二硬掩模层514上，并沿着垂直电子隧道结构层502-508(或532-538)的侧壁。
参考图5G，描绘了第一制作工艺的第七阶段并将其总体上标示为557。图5G图示了NMOS器件中的第一栅极层516(例如，“Ec”层)。第一栅极层516可以对应于第一栅极层116。第一栅极层516可以包括铝、钛或其组合。第一栅极层516可以沉积在NMOS晶体管的介电层512上。图5G还图示了PMOS器件中的第一栅极层546(例如，“Ev”层)。第一栅极层546可以对应于第一栅极层316。第一栅极层546可以包括氮化钛。第一栅极层546可以沉积(例如，经由物理气相沉积、化学气相沉积、电化学沉积、分子束外延、原子层沉积等)在PMOS晶体管的介电层512上。
参考图5H，描绘了第一制作工艺的第八阶段并将其总体上标示为558。图5H示出了去除(例如，经由化学机械平坦化)在第一栅极层516(或546)的在第一硬掩模层510的一部分之上延伸的部分之后的晶体管。此外，介电层512在第一硬掩模层510的一部分之上延伸的部分可以被去除(例如，经由化学机械平坦化)，如图所示。
参考图5I，描绘了第一制作工艺的第九阶段并将其总体上标示为559。图5I示出了在去除了第一栅极层516(或546)的额外部分之后的晶体管器件。例如，第一栅极层516的额外部分可以被去除(例如，经由反应离子刻蚀)，以使得第一栅极层516(或546)与介电层512对应于(例如，相邻于)源极层502(或532)、隧穿层504(或534)及沟道层506(或536)的部分相邻，如图所示。在一些特定示例中，只要第一栅极层516(或546)与介电层512对应于隧穿层504(或534)的部分相邻，第一栅极层516(或546)就可以与垂直电子隧道结构层502-508的不同组合相邻。
参考图5J，描绘了第一制作工艺的第十阶段并将其总体上标示为560。图5J图示了NMOS晶体管中的第二栅极层518。第二栅极层518可以对应于第二栅极层118。图5J还图示了PMOS晶体管中的第二栅极层548。第二栅极层548可以对应于第二栅极层318。第二栅极层518(或548)可以沉积(例如，经由物理气相沉积、化学气相沉积、电化学沉积、分子束外延、原子层沉积等)在第一栅极层516(或546)之上。在所图示的示例中，第二栅极层518(或548)与介电层512对应于沟道层506(或536)及漏极层508(或538)的部分相邻。在一些特定实施例中，在沉积第二栅极层518(或538)之后，对第二栅极层518(或538)的高度进行控制(例如，经由反应离子刻蚀)。
参考图5K，描绘了第一制作工艺的第十一阶段并将其总体上标示为561。图5K图示了衬垫层526。在NMOS晶体管中，衬垫层526可对应于衬垫层126。在PMOS晶体管中，衬垫层526可以对应于衬垫层326。衬垫层526可以沉积在第二栅极层518(或548)、介电层512及第一硬掩模层510上，如图所示。图5K示出了在形成衬垫层526中的第一腔580和第二腔582之后的晶体管器件。腔580、582可以被形成(例如，使用干法刻蚀)以容纳接触(例如，源极、漏极或栅极)。虽然示出了两个腔，但是在一些其他示例中可以形成更多或更少的腔。在所图示的示例中，如图所示，第一腔580通过衬垫层526延伸到第二栅极层518(或548)，以容纳漏极接触。如图所示，第二腔582可以延伸通过衬垫层526、通过第一硬掩模层510并延伸到漏极层508(或538)中，以容纳栅极接触。
参考图5L，描绘了第一制作工艺的第十二阶段并将其总体上标示为562。图5L图示了栅极接触520、漏极接触522及源极接触524。在NMOS晶体管中，栅极接触520可以对应于栅极接触120，漏极接触522可以对应于漏极接触122，而源极接触524可以对应于源极接触124。在PMOS晶体管中，栅极接触520可以对应于栅极接触320，漏极接触522可以对应于漏极接触322，而源极接触524可以对应于源极接触324。应当注意，虽然源极接触524被示出为形成在图5A-图5K所示的阶段之后，但在一些其他示例中，图5A-图5K中所示的阶段可以在源极接触524上进行(例如，晶体管器件可以构建在源极接触524上)。在各种示例中，接触520、522和524中的一个或多个可以被成形为满足各种形状因素。虽然图5L示出了3个接触，但是各种示例可以包括更多接触。因此，图5A-图5L图示了制作可以实现更高效的电子隧穿的晶体管器件(诸如图1、图3的晶体管器件100、300)的第一工艺。
图6A-图6H图示了第二制作工艺的阶段的示例。第二制作工艺可以用于制作NMOS晶体管或PMOS晶体管。在图6A-图5H中，左侧示出了制作NMOS晶体管的阶段，右侧示出了制作PMOS晶体管的对应阶段。在一个说明性实施例中，使用图6A-图6H的左侧所示的制作工艺制作的NMOS晶体管可以对应于图2的晶体管器件200。使用图6A-图6H的右侧所示的制作工艺制作的PMOS晶体管可以对应于图4的晶体管器件400。使用图6的第二制作工艺制作的晶体管器件可以具有与使用图5的第一制作工艺制作的晶体管器件不同的栅极结构。
参考图6A，描绘了第二制作工艺的第六阶段并将其总体上标示为651。第二制作工艺可以包括第一制作工艺的阶段。例如，图6A左侧所示的NMOS制作阶段可以接在图5E左侧所示的NMOS制作工艺的阶段之后。类似地，图6A右侧所示的PMOS制作阶段可以接在图5E右侧所示的PMOS制作工艺的阶段之后。图6A示出了介电层512。在NMOS器件中，介电层512可以对应于介电层212。在PMOS器件中，介电层512可以对应于介电层412。介电层512沉积在第一硬掩模层510、第二硬掩模层514上，并沿着垂直电子隧道结构层502-508(或532-538)的侧壁。
参考图6B，描绘了第二制作工艺的第七阶段并将其总体上标示为652。图6B图示了NMOS器件的第一栅极层616(例如，“Ec”层)。第一栅极层616可以对应于第一栅极层216。图6B还图示了NMOS器件的第二栅极层618(例如，“中间禁带”层)。第二栅极层618可以对应于第二栅极层218。图6B还图示了PMOS晶体管的第一栅极层646(例如，“Ev”层)。第一栅极层646可以对应于第一栅极层416。图6B还图示了PMOS晶体管的第二栅极层648(例如，“中间禁带”层)。第二栅极层648可以对应于第二栅极层418。
如图6B中所示的，第二栅极层618(或648)可以沉积在介电层612上，而第一栅极层616(或646)可以沉积在第二栅极层618(或648)上。
参考图6C，描绘了第二制作工艺的第八阶段并将其总体上标示为653。图6C示出了从栅极层616、618(或646、648)去除(例如，经由刻蚀)平面栅极材料并沉积第一氧化物层680之后的NMOS(或PMOS)晶体管。在所图示的示例中，介电层512覆盖第一硬掩模层510的部分也被去除。在备选实施例中，介电层512的该部分可以不被去除。如图所示，第一氧化物层680可以与垂直电子隧道结构的一侧或多侧上的第一栅极层616(或646)相邻地沉积。第一氧化物层680的高度可以被控制(例如，经由刻蚀)为使得第一氧化物层680保护(例如，防止在第二制作工艺的后续阶段期间被去除)第一栅极层616(或646)对应于源极层502(或532)、隧穿层504(或534)及沟道层506(或536)的部分，如图所示。在一些特定示例中，只要对应于隧穿层504(或534)的部分被保护，第一氧化物层680就可以保护第一栅极层616(或646)的部分。
参考图6D，描绘了第二制作工艺的第九阶段并将其总体上标示为654。图6D示出了在去除了第一栅极层616(或646)的部分之后的晶体管。例如，第一栅极层616(或646)不被第一氧化物层680保护的部分可以被去除(例如，使用湿法刻蚀)。
参考图6E，描绘了第二制作工艺的第十阶段并将其总体上标示为655。图6E示出了沉积第二氧化物层682之后的晶体管。如图所示，第二氧化物层682可以沉积在第一氧化物层680上并与垂直电子隧道结构的一侧或多侧上的第二栅极层618(或648)相邻。第二氧化物层682的高度可以被控制为使得第二氧化物层682保护(例如，防止在第二制作工艺的后续阶段期间被去除)第二栅极层618(或648)对应于沟道层506(或536)及漏极层508(或538)的部分，如图所示。
参考图6F，描绘了第二制作工艺的第十一阶段并将其总体上标示为656。图6F示出了去除第二栅极层618(或648)的部分之后的晶体管。例如，如图所示，第二栅极层618(或648)不被第一氧化物层680或第二氧化物层682保护的部分可以被去除(例如，经由化学刻蚀工艺)。
参考图6G，描绘了第二制作工艺的第十二阶段并将其总体上标示为657。图6G示出了去除第一氧化物层680和第二氧化物层682之后的晶体管。晶体管包括金属层628，金属层628沉积在介电层512上并沿着第一栅极层616(或646)及第二栅极层618(或648)的侧壁。金属层628可以对应于金属层228或对应于金属层428。图6G还图示了衬垫层626。在NMOS晶体管中，衬垫层626可对应于衬垫层126。在PMOS晶体管中，衬垫层626可以对应于衬垫层426。如图所示，衬垫层626可以沉积在金属层628、第二栅极层618(或648)、介电层512及第一硬掩模层510上。
参考图6H，描绘了第二制作工艺的第十三阶段并将其总体上标示为658。图6H图示了栅极接触620、漏极接触622和源极接触624。在NMOS晶体管中，栅极接触620可以对应于栅极接触220，漏极接触622可以对应于栅极接触222，并且源极接触624可以对应于源极接触224。在PMOS晶体管中，栅极接触620可以对应于栅极接触420，漏极接触622可以对应于栅极接触422，并且源极接触624可以对应于源极接触424。应当注意，虽然源极接触624被示出为形成在图6A-图6G所示的阶段之后，但在一些其他示例中，图6A-图6G所示的阶段可以在源极接触624上进行(例如，晶体管器件可以构建在源极接触624上)。接触620、622和624中的一个或多个可以被成形为满足各种形状因数，如上文所述。因此，图6A-图6H图示了制作可以实现更高效的电子隧穿的晶体管器件(诸如图2、图4的晶体管器件200、400)的第二工艺。
参考图7，示出了晶体管器件700的一个示例的框图。晶体管器件700可以对应于NMOS器件(例如，晶体管器件200)或PMOS器件(例如，晶体管器件400)。晶体管器件700包括垂直电子隧道结构702、介电层712、金属层728及栅极结构730。垂直电子隧道结构702被第一硬掩模层710及第二硬掩模层714覆盖。硬掩模层710、714可以在制作晶体管器件700期间保护垂直电子隧道结构702。例如，硬掩模层710、714可以在刻蚀工艺期间保护垂直电子隧道结构702不被刻蚀。在一个特定示例中，硬掩模层710、714包括SiO2。
垂直电子隧道结构702包括隧穿区域704。金属层728耦合到栅极结构730。当电流/电压被施加到金属层728时，金属层728可以将电流/电压施加到栅极结构730。栅极结构730包括第一栅极层716和第二栅极层718。在一些特定示例中，垂直电子隧道结构702可以对应于NMOS器件的垂直电子隧道结构层(例如，垂直电子隧道结构层102-108)或PMOS器件的垂直电子隧道结构层(例如，垂直电子隧道结构层302-308)。
在所图示的示例中，介电层712定位在垂直电子隧道结构702与栅极结构730之间。另外，第二栅极层718定位在第一栅极层716与介电层712之间。如图所示，第一栅极层716可以被定位为使得第一栅极层716与隧穿区域704对齐。垂直电子隧道结构702的层可以被以各种顺序布置(例如，源极区域或漏极区域可以在隧穿区域704的上方或下方)，其中隧穿区域704与第一栅极层716对齐。
在一个特定实施例中，与第一栅极层716相关联的第一功函数不同于与第二栅极层718相关联的第二功函数。第一功函数可以实现比第二功函数高效的通过隧穿区域704的电子隧穿(例如，因为第一栅极层716与隧穿区域704之间的带隙小于第二栅极层718与隧穿区域704之间的带隙)。第二栅极层718可以实现垂直电子隧道结构702的其他区域中的更高效的电子隧穿(例如，因为第二栅极层718与其他区域之间的带隙可能更低)。第一功函数可以小于第二功函数(例如，在NMOS晶体管器件中)，或者第一功函数可以大于第二功函数(例如，在PMOS晶体管器件中)。
如图7中所示的，包括栅极层716、718的栅极结构730可以比其他分栅结构更容易制作，因为栅极层716、718的高度在制作期间(例如，在图6A-图6H所图示的制作工艺期间)可以更容易地得到控制。
参考图8，示出了说明制作晶体管器件的方法800的流程图。例如，方法800可以用于制作诸如图1的晶体管器件100的NMOS型晶体管器件，或者用于制作诸如图3的晶体管器件300的PMOS型晶体管器件。方法800包括在802处形成与垂直电子隧道结构相关联的层。例如，可以形成垂直电子隧道结构层502-508(或532-538)，如图5A所示。
方法800还包括在804处对层进行刻蚀以形成垂直电子隧道结构。例如，垂直电子隧道结构层502-508(或532-538)可以被成形(例如，经由反应离子刻蚀)，以形成垂直电子隧道结构，如图5B所示。
方法800还包括在806处在垂直电子隧道结构的周围形成间隔物。例如，间隔物550可以形成(例如，经由沉积和刻蚀)在垂直电子隧道结构层502-508(或532-538)的周围，如图5C所示。
方法800还包括在808处执行热氧化。例如，如参考图5D所描述的，可以执行热氧化以形成第二硬掩模层514。
方法800还包括在810处去除间隔物。例如，如参考图5E所描述的，间隔物550可以从垂直电子隧道结构层502-508(或532-538)的周围去除。
方法800还包括在812处在垂直电子隧道结构之上形成介电层。例如，如参考图5F所描述的，介电层512可以形成在垂直电子隧道结构层502-508(或532-538)之上。
方法800还包括在814处在介电层之上形成第一功函数层。例如，第一栅极层516(或546)(例如，对应于具有第一功函数的材料)可以形成在介电层512之上，如图5G所示。应当注意，与第一栅极层516相关联的功函数可以等于或不等于与第一栅极层546相关联的功函数。
方法800还包括在816处去除第一功函数层的一部分。例如，第一栅极层516(或546)的第一部分可以被去除(例如，通过化学机械平坦化)，如图5H所示。介电层512的部分也可以被去除(例如，通过化学机械平坦化)。第一栅极层516(或546)的额外部分可以被去除(例如，经由反应离子刻蚀)，以使得第一栅极层516(或546)与介电层512对应于源极层502(或532)、隧穿层504(或534)及沟道层506(或536)的部分相邻，如图5I所示。
方法800还包括在818处形成第二功函数层。例如，第二栅极层518(或548)(例如，对应于与第二功函数相关联的材料)可以形成在第一栅极层516(或546)之上，如图5J所示。应当注意，与第二栅极层518相关联的功函数可以等于或不等于与第二栅极层548相关联的功函数。
方法800还包括在820处去除第二功函数层的一部分。例如，第二栅极层518(或548)的一部分可以被去除(例如，经由反应离子刻蚀)，以使得第二栅极层518(或548)与介电层512对应于沟道层506(或536)及漏极层508(或538)的部分相邻，如图5J所示。
因此，方法800可以用于制作诸如图1的NMOS晶体管器件100的“绿色”NMOS晶体管，或诸如图3的PMOS晶体管器件300的“绿色”PMOS晶体管。因此，方法800可以实现制作具有更高效的电子隧穿的晶体管器件。
参考图9，示出了说明制作晶体管器件的方法900的另一示例的流程图。例如，晶体管器件可以对应于诸如图2的晶体管器件200的NMOS型晶体管器件，或对应于诸如图4的晶体管器件400的PMOS型晶体管器件。方法900包括在902处形成与垂直电子隧道结构相关联的层。例如，可以形成垂直电子隧道结构层502-508(或532-538)，如图5A所示。
方法900还包括在904处对层进行刻蚀以形成垂直电子隧道结构。例如，垂直电子隧道结构层502-508(或532-538)可以被成形(例如，经由反应离子刻蚀)，以形成垂直电子隧道结构，如图5B所示。
方法900还包括在906处在垂直电子隧道结构的周围形成间隔物。例如，间隔物550可以形成(例如，经由沉积和刻蚀)在垂直电子隧道结构层502-508(532-538)的周围，如图5C所示。
方法900还包括在908处执行热氧化。例如，如参考图5D所描述的，可以执行热氧化以形成第二硬掩模层514。
方法900还包括在910处去除间隔物。例如，如参考图5E所描述的，间隔物550可以从垂直电子隧道结构层502-508(或532-538)的周围去除。
方法900还包括在912处在垂直电子隧道结构之上形成介电层。例如，如参考图6A所描述的，介电层512可以形成在垂直电子隧道结构层502-508(或532-538)之上。
方法900还包括在914处在介电层之上形成第二功函数层，并在第二功函数层之上形成第一功函数层。例如，第二栅极层618(或648)(例如，对应于具有第二功函数的材料)可以形成在介电层512之上，如图6B所示。第一功函数层616(或646)(例如，对应于与第一功函数相关联的材料)可以形成在第二功函数层618之上，如图6B所示。应当注意，与第一栅极层616相关联的功函数可以等于或不等于与第一栅极层646相关联的功函数。另外，与第二栅极层618相关联的功函数可以等于或不等于与第二栅极层648相关联的功函数。
方法900还包括在916处去除水平表面上的功函数材料。例如，栅极层616、618(或646、648)在水平表面上的部分可以被去除，如图6C所示。
方法900还包括在918处用氧化物918覆盖第一功函数层的一部分。例如，第一氧化物层680可以被形成为使得其保护(例如，覆盖)第一栅极层616(或646)与介电层512对应于源极层502(或532)、隧穿层504(或534)及沟道层506(或536)的部分相邻的部分，如图6C所示的。
方法900还包括在920处去除第一功函数层的另一部分。例如，第一栅极层616(或646)不被第一氧化物层680保护的部分可以被去除，如图6D所示。
方法900还包括在920处用氧化物覆盖第二功函数层的一部分。例如，第二氧化物层682可以被形成为使得其保护(例如，覆盖)第二栅极层618(或648)与介电层512对应于沟道层506(或536)及漏极层508(或538)的部分相邻的部分，如图6E所示。
方法900还包括在924处去除第二功函数层的另一部分。例如，第二栅极层618(或648)不被第二氧化物层682保护的部分可以被去除，如图6F所示。
方法900还包括在926处去除氧化物并沉积材料以将第一功函数层和第二功函数层耦合到栅极接触。例如，第一氧化物层680和第二氧化物层682可以被去除，如图6G所示。金属层628可以被形成为将第一栅极层616(或646)和第二栅极层618(或648)耦合到栅极接触620，如图6G和6H所示。
因此，方法900可以用于制作诸如图2的绿色NMOS晶体管器件200之类的绿色NMOS晶体管，或者诸如图4的绿色PMOS晶体管器件400之类的绿色PMOS晶体管。因此，方法900可以实现制作具有更高效的电子隧穿的晶体管器件。
参考图10，描绘了电子设备1000的一个特定说明性实施例的框图。器件1000可以包括图1的晶体管器件100、图2的晶体管器件200、图3的晶体管器件300、图4的晶体管器件400、图7的晶体管器件700、根据图5的第一制作工艺制作的晶体管器件、根据图6的第二制作工艺制作的晶体管器件、使用图8-图9的方法中的至少一种形成的晶体管器件或者其组合。
设备1000包括耦合到存储器1032的处理器1010，诸如数字信号处理器(DSP)。处理器1010可以包括晶体管器件1064。例如，晶体管器件1064可以是图1的晶体管器件100、图2的晶体管器件200、图3的晶体管器件300、图4的晶体管器件400、图7的晶体管器件700、根据图5的第一制作工艺制作的晶体管器件、根据图6的第二制作工艺制作的晶体管器件、使用图8-图9的方法中的至少一种形成的晶体管器件或者其组合。虽然图10描绘了处理器1010内的单个晶体管器件1064，但是应当理解，处理器1010可以包括多个晶体管并且具有类似于晶体管1064的结构。
存储器1032包括诸如计算机可读指令或处理器可读指令之类的指令1068(例如，可执行指令)。指令1068可以包括诸如处理器1010的计算机可执行的一个或多个指令。
图10还示出了耦合到处理器1010和显示器1028的显示控制器1026。编码器/解码器(CODEC)1034也可以耦合到处理器1010。扬声器1036和麦克风1038可以耦合到CODEC1034。
图10还指示诸如无线控制器的无线接口1040可以耦合到处理器1010和天线1042。在一个特定实施例中，处理器1010、显示控制器1026、存储器1032、CODEC 1034及无线接口1040被包括在系统级封装或片上系统设备1022中。在一个特定实施例中，输入设备1030和电源1044耦合到片上系统设备1022。此外，在一个特定实施例中，如图10中所图示的，显示器1028、输入设备1030、扬声器1036、麦克风1038、天线1042及电源1044在片上系统设备1022的外部。然而，显示器1028、输入设备1030、扬声器1036、麦克风1038、天线1042和电源1044中的每一个可以耦合到片上系统设备1022的组件，诸如接口或控制器。虽然晶体管器件1064被描绘为被包括在处理器1010中，但是晶体管器件1064也可以或者可以备选地被包括在设备1000的另一组件或多个组件中，或者被包括在耦合到设备1000的组件中。例如，晶体管器件1064(或具有类似于晶体管器件1064的结构的多个晶体管)可以被包括在存储器1032、无线接口1040、电源1044、输入设备1030、显示器1028、显示控制器1026和/或CODEC1034中。
所公开的实施例中的一个或多个可以在诸如设备1000的装置中实现，这样的装置可以包括移动设备、平板计算机、台式计算机、膝上型计算机、固定位置数据单元、移动位置数据单元或卫星电话。备选地或附加地，设备1000可以包括机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、任何其他电子设备或其组合。作为另一说明性非限制性示例，系统或装置可以包括诸如手持式个人通信系统(PCS)单元的远程单元、启用全球定位系统(GPS)的设备、导航设备、例如抄表设备的固定位置数据单元、或者存储或获取数据或计算机指令的任何其他设备或其任何组合。
结合所描述的图1-图10的实施例，公开了一种装置，该装置可以包括用于电子隧穿的部件，用于电子隧穿的部件包括用于发源电子或电子空穴的部件、用于增加电子或电子空穴的隧穿效率的部件、用于传送电子或电子空穴的部件以及用于接收电子或电子空穴的部件。用于增加的部件和用于传送的部件定位在用于发源的部件与用于接收的部件之间。用于电子隧穿的部件可以对应于图1或图2的堆叠的垂直电子隧道层102-108。用于发源的部件可以对应于源极层102，用于增加的部件可以对应于隧穿层104，用于传送的部件可以对应于沟道层106，并且用于接收的部件可以对应于漏极层108。备选地，用于电子隧穿的部件可以对应于图3或图4的堆叠的垂直电子隧道层302-308。用于发源的部件可以对应于源极层302，用于增加的部件可以对应于隧穿层304，用于传送的部件可以对应于沟道层306，并且用于接收的部件可以对应于漏极层308。用于电子隧穿的部件可以进一步对应于图5和图6所示的堆叠的垂直电子隧道层502-508(或532-538)。用于发源的部件可以对应于源极层502(或532)，用于增加的部件可以对应于隧穿层504(或534)，用于传送的部件可以对应于沟道层506(或536)，并且用于接收的部件可以对应于漏极层508(或538)。该装置进一步包括与用于电子隧穿的部件相邻的用于绝缘的部件。用于绝缘的部件可以对应于介电层112、介电层212、介电层312、介电层412或介电层512。该装置可以进一步包括用于控制电子或电子空穴从用于发源的部件到用于漏出(draining)的部件的流动的部件。用于控制的部件可以耦合到用于绝缘的部件。用于控制的部件可以对应于栅极结构130、栅极结构230、栅极结构330、栅极结构430、栅极层516、518、栅极层546、548、栅极层616、618、栅极层656、648或栅极层716、718。
上文所公开的器件和功能可以被设计和配置成存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有的这样的文件可以被提供给基于这样的文件来制作器件的制作处理程序。所得产品包括半导体晶片，半导体晶片然后被切割成半导体裸片并被封装成半导体芯片。芯片然后被用在上文所描述的设备中。
尽管图1-图10中的一个或多个可以图示根据本公开的教导的系统、装置和/或方法，但是本公开不限制于这些所图示的系统、装置和/或方法。本公开的实施例可以适用在包括含有存储器、处理器及片上电路系统的集成电路的任何设备中。
如本文所图示或描述的图1-图10中的任何图的一个或多个功能或组件可以与图1-图10中的另一图的一个或多个其他部分组合。因此，本文所描述的单个实施例均不应当被解释为限制性的，并且本公开的实施例可以适当地组合而不脱离本公开的教导。
技术人员将进一步理解，与本文所公开的实施例结合描述的各种说明性逻辑块、配置、模块、电路和算法步骤可以被实现为电子硬件、由处理器执行的计算机软件或两者的组合。上文已经就其功能方面一般地描述了各种说明性的组件、块、配置、模块、电路和步骤。这样的功能是否被实现为硬件或处理器可执行指令取决于特定应用及施加在整个系统上的设计约束。技术人员可以针对每个特定应用以不同的方式实现所描述的功能，但是这样的实现决策不应被解释为导致脱离本公开的范围。
与本文所公开的实施例结合描述的方法或算法的步骤可以直接体现在硬件中、在由处理器执行的软件模块中，或者体现在两者的组合中。软件模块可以常驻在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩碟只读存储器(CD-ROM)或本领域已知的任何其他形式的非瞬变存储介质。一个示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息并将信息写到存储介质。在备选方案中，存储介质可以集成到处理器。处理器和存储介质可以常驻在专用集成电路(ASIC)中。ASIC可以常驻在计算设备或用户终端中。在备选方案中，处理器和存储介质可以作为离散组件常驻在计算设备或用户终端中。
提供了对所公开的实施例的先前描述，以使得本领域的技术人员能够制作或使用所公开的实施例。对这些实施例的各种修改对于本领域的技术人员将是显而易见的，并且本文所限定的原理可以应用到其他实施例而不脱离本公开的范围。因此，本公开不旨在限制于本文所示的实施例，而是被赋予与由所附权利要求限定的原理和新颖特征一致的可能的最广范围。

Claims (30)

1.一种装置，包括：
电子隧道结构，所述电子隧道结构包括隧穿层、沟道层、源极层及漏极层，所述隧穿层和所述沟道层定位在所述源极层与所述漏极层之间；以及
高k介电层，与所述电子隧道结构相邻。
2.根据权利要求1所述的装置，其中所述隧穿层和所述漏极层具有第一掺杂类型，而所述源极层和所述沟道层具有与所述第一掺杂类型不同的第二掺杂类型。
3.根据权利要求1所述的装置，其中所述沟道层形成在所述隧穿层之上，并且其中所述高k介电层与所述源极层、所述隧穿层、所述沟道层及所述漏极层接触。
4.根据权利要求1所述的装置，进一步包括耦合到所述高k介电层的栅极结构，其中所述栅极结构具有分栅配置。
5.根据权利要求4所述的装置，进一步包括：
耦合到所述栅极结构的栅极接触；
耦合到所述电子隧道结构的源极接触；以及
耦合到所述电子隧道结构的漏极接触。
6.根据权利要求5所述的装置，进一步包括氮化硅绝缘层，其中所述栅极接触延伸通过所述氮化硅绝缘层，以与所述栅极结构接触。
7.根据权利要求4所述的装置，其中所述栅极结构包括第一功函数层和第二功函数层。
8.根据权利要求7所述的装置，其中所述第一功函数层包括钛、铝或其组合。
9.根据权利要求7所述的装置，其中所述第一功函数层包括氮化钛。
10.根据权利要求7所述的装置，其中所述第二功函数层包括钨、氮化钛或其组合。
11.根据权利要求7所述的装置，其中所述第二功函数层定位在所述电子隧道结构与所述第一功函数层之间。
12.根据权利要求1所述的装置，其中所述源极层、所述漏极层、所述隧穿层和所述沟道层中的一个或多个包括P+掺杂的硅锗(SiGe)。
13.根据权利要求1所述的装置，其中所述源极层是P+掺杂层，所述隧穿层是第一N+掺杂层，所述沟道层是P-掺杂层，并且所述漏极层是第二N+掺杂层。
14.根据权利要求1所述的装置，其中所述源极层是N+掺杂层，所述隧穿层是第一P+掺杂层，所述沟道层是N-掺杂层，并且所述漏极层是第二P+掺杂层。
15.一种形成隧穿晶体管器件的方法，包括：
形成包括隧穿层、沟道层、源极层及漏极层的电子隧道结构，所述隧穿层和所述沟道层定位在所述源极层与所述漏极层之间；以及
形成与所述电子隧道结构相邻的高k介电层。
16.根据权利要求15所述的方法，其中所述电子隧道结构具有N型金属氧化物半导体(NMOS)配置。
17.根据权利要求15所述的方法，其中所述电子隧道结构具有P型金属氧化物半导体(PMOS)配置。
18.根据权利要求15所述的方法，其中所述电子隧道结构经由外延生长形成，其中所述隧穿层形成在所述源极层之上，所述沟道层形成在所述隧穿层之上，所述漏极层形成在所述隧穿层之上，并且其中所述高k介电层沉积在所述电子隧道结构之上。
19.根据权利要求15所述的方法，进一步包括形成栅极结构，所述栅极结构包括与第一功函数相关联的第一栅极层及与第二功函数相关联的第二栅极层，其中所述第二栅极层定位在所述电子隧道结构与所述第一栅极层之间。
20.根据权利要求19所述的方法，其中形成所述栅极结构包括：
沉积在所述高k介电层上并与所述高k介电层的侧壁相邻的所述第二栅极层；以及
沉积在所述第二栅极层上并与所述第二栅极层的侧壁相邻的所述第一栅极层。
21.一种装置，包括：
用于电子隧穿的部件，用于电子隧穿的所述部件包括：
用于发源电子或电子空穴的部件；
用于增加所述电子或所述电子空穴的隧穿效率的部件；
用于传送所述电子或所述电子空穴的部件；以及
用于接收所述电子或所述电子空穴的部件，其中用于增加的所述部件和用于传送的所述部件定位在用于发源的所述部件与用于接收的所述部件之间；以及
用于绝缘的部件，与用于电子隧穿的所述部件相邻。
22.根据权利要求21所述的装置，其中用于发源电子的所述部件或用于增加隧穿效率的所述部件包括硅锗(SiGe)。
23.根据权利要求21所述的装置，其中用于电子隧穿的所述部件具有N型金属氧化物半导体(NMOS)配置。
24.根据权利要求21所述的装置，其中用于电子隧穿的所述部件具有P型金属氧化物半导体(PMOS)配置。
25.根据权利要求21所述的装置，进一步包括用于控制所述电子或所述电子空穴从用于发源的所述部件到用于接收的所述部件的流动的部件，用于控制的所述部件耦合到用于绝缘的所述部件。
26.根据权利要求25所述的装置，其中用于控制的所述部件具有分栅配置。
27.根据权利要求26所述的装置，其中用于控制的所述部件包括与第一功函数相关联的第一栅极层以及与第二功函数相关联的第二栅极层。
28.根据权利要求21所述的装置，其中用于绝缘的所述部件包括高k介电层。
29.一种计算机可读设备，存储用于使得制作设备能够形成晶体管的数据，所述数据当由所述制作设备使用时使得所述制作设备：
发起形成电子隧道结构，所述电子隧道结构包括多个堆叠的层，所述多个堆叠的层包括隧穿层、沟道层、源极层及漏极层，所述隧穿层和所述沟道层定位在所述源极层与所述漏极层之间；以及
发起形成与所述电子隧道结构相邻的高k介电层。
30.根据权利要求29所述的计算机可读存储设备，其中发起形成所述电子隧道结构包括发起所述多个堆叠的层的外延生长，并且其中发起形成所述高k介电层包括发起沉积高k介电材料。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924943B (zh) 2015-06-17 2021-04-13 英特尔公司 用于半导体器件的面积缩放的竖直集成方案和电路元件架构
TWI710134B (zh) * 2017-07-12 2020-11-11 聯華電子股份有限公司 穿隧場效電晶體及其製作方法
US10374041B2 (en) 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
US10355046B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ)
KR102093894B1 (ko) * 2019-01-15 2020-03-26 한경대학교 산학협력단 동작 성능이 개선된 ｌ형 터널 전계 효과 트랜지스터
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11855148B2 (en) 2021-10-26 2023-12-26 International Business Machines Corporation Vertical field effect transistor with dual threshold voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574253A (zh) * 2003-06-17 2005-02-02 国际商业机器公司 低泄漏异质结垂直晶体管及其高性能器件
US20120298960A1 (en) * 2011-05-27 2012-11-29 Nayfeh Osama M Hetero-Junction Tunneling Transistor
CN103843120A (zh) * 2011-10-12 2014-06-04 国际商业机器公司 具有不对称栅极的垂直晶体管
CN104269439A (zh) * 2014-09-22 2015-01-07 北京大学 一种嵌入层异质结隧穿场效应晶体管及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292393A (en) * 1986-12-19 1994-03-08 Applied Materials, Inc. Multichamber integrated process system
DE102004041554B8 (de) 2004-08-27 2007-03-08 Infineon Technologies Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors und eines CMOS-Inverters
US8058687B2 (en) 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
US8815690B2 (en) 2011-03-01 2014-08-26 Tsinghua University Tunneling device and method for forming the same
US8975123B2 (en) 2013-07-09 2015-03-10 International Business Machines Corporation Tunnel field-effect transistors with a gate-swing broken-gap heterostructure
CN103560152B (zh) 2013-11-15 2016-02-17 中国科学院上海微系统与信息技术研究所 一种垂直结构的隧穿场效应晶体管及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574253A (zh) * 2003-06-17 2005-02-02 国际商业机器公司 低泄漏异质结垂直晶体管及其高性能器件
US20120298960A1 (en) * 2011-05-27 2012-11-29 Nayfeh Osama M Hetero-Junction Tunneling Transistor
CN103843120A (zh) * 2011-10-12 2014-06-04 国际商业机器公司 具有不对称栅极的垂直晶体管
CN104269439A (zh) * 2014-09-22 2015-01-07 北京大学 一种嵌入层异质结隧穿场效应晶体管及其制备方法

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