JP3595716B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、ＬＤＤ構造を有する半導体装置の製造プロセスにおいて、細線効果を抑制するゲートのサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）化を行うための側壁スペーサのプラズマエッチング方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の高集積化及び動作の高速化のために、電界効果型トランジスタのゲート長が短縮化されることに伴い、ゲートと配線との接触抵抗が増大し、半導体装置の高集積化及び動作の高速化を妨げる細線効果が発生するという問題があった。
【０００３】
ＬＤＤ構造を有する半導体装置においては、この細線効果を抑制すべく、ゲートと配線との接触面積を大きくするために、ゲートのサリサイド化が行われている。ゲートのサリサイド化とは、ゲート上面のみならずゲート側面上部までをゲートと配線との接続部にするために、ゲート側面上部までゲートが露出するような側壁スペーサをゲート周囲に形成し、この側壁を利用して自己整合的にゲート上部のシリサイド化を行うものである。これにより、ゲートと配線との接触抵抗を低減し、細線効果を抑制することができる。
【０００４】
以下、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング方法について説明する。
【０００５】
図３は、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるゲート部分の構造を示した断面図である。具体的には、図３（ａ）はエッチング前の構造、図３（ｂ）はエッチング後の構造をそれぞれ示した断面図である。
【０００６】
エッチング前のゲート部分は、図３（ａ）に示すように、シリコン基板（Ｓｉ）５表面近傍のチャネル領域上にゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４が形成され、ゲート絶縁酸化膜４上にポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）３が形成されている。また、ポリシリコンゲート電極３及びシリコン基板５の表面を覆ってシリコン酸化膜（ＳｉＯ２）２が形成され、さらにシリコン酸化膜２の表面を覆って、側壁スペーサとなるシリコン窒化膜（ＳｉＮ）１が形成されている。
【０００７】
このシリコン窒化膜１をエッチングしてゲート側面上部までゲートが露出するような側壁スペーサを形成するためには、通常の側壁スペーサが形成されるエッチングにとどまらず、側壁スペーサ肩部が除去されるように、エッチングを行わなければならない。
【０００８】
従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程においては、図３（ａ）及び（ｂ）に示すように、側壁スペーサ肩部を除去するために、六フッ化硫黄（ＳＦ６）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ８：１：１の体積比で含有する雰囲気を使用して、１５０ｍＴｏｒｒ以上の高圧力の下でエッチングを行う。この高圧力の下でのエッチングは等方的に進行し、側壁スペーサ肩部が除去された時点でエッチングを終了すると、ゲート側面上部までゲートが露出するような側壁スペーサ１Ａ’が形成され、この側壁スペーサ１Ａ’を利用してゲート上部のサリサイド化を行うことができる。
【０００９】
【発明が解決しようとする課題】
図４は、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるエッチング前後の側壁スペーサ部分の構造を示した拡大断面図である。
【００１０】
上述のように、側壁スペーサ肩部を除去するためのエッチングは等方的に進行することから、図４に示すように、側壁スペーサ１Ａ’を形成するシリコン窒化膜１のエッチングによる水平方向の後退量が大きく、予めこの後退量を見込んで、堆積するシリコン窒化膜１の膜厚を厚めに設定する必要があった。
【００１１】
また、等方的にエッチングが進行するので、側壁スペーサ肩部及び下部の形状もスソを引き易く、寸法制御精度にも問題があり、今後、素子をさらに微細化する場合への対応が非常に困難であった。
【００１２】
本発明は上記問題点に鑑みてなされたもので、その目的は、ＬＤＤ構造を有する半導体装置の製造中にゲート周囲に形成する側壁スペーサ肩部を、ゲート上部が露出するように除去するプラズマエッチング方法において、高い寸法制御精度で、側壁スペーサ肩部をエッチングすることが可能な半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法によれば、ＬＤＤ構造を有する半導体装置の製造工程中にゲート周囲に形成する側壁スペーサ肩部を、ゲート上部が露出するように除去する半導体装置の製造方法において、塩素、臭化水素、六フッ化硫黄、酸素をおよそ１２：３：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第１の雰囲気を使用して、ゲートを覆って形成されたシリコン窒化膜を異方性エッチングし、側壁スペーサに加工する第１の工程と、塩素、臭化水素、酸素をおよそ１２：３：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第２の雰囲気を使用して、側壁スペーサ肩部をテーパエッチングして除去する第２の工程と、六フッ化硫黄、臭化水素、酸素をおよそ８：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ以上の第３の雰囲気を使用して、側壁スペーサを等方性エッチングして整形する第３の工程とを備えたことを特徴とし、この構成により、高い寸法制御精度で、側壁スペーサ肩部をエッチングすることが可能となる。
【００１４】
従って、シリコン窒化膜は、側壁スペーサの幅とほぼ等しい膜厚に形成されたものとするとよい。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の実施の一形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明に係る半導体装置の製造方法の各製造工程におけるゲート部分の構造を示した断面図である。具体的には、図１（ａ）は、本発明に係る半導体装置の製造方法による加工前のゲート部分の構造、図１（ｂ）は、本発明に係る半導体装置の製造方法の第１の工程による加工後の構造、図１（ｃ）本発明に係る半導体装置の製造方法の第２の工程による加工後の構造、図１（ｄ）本発明に係る半導体装置の製造方法の第３の工程による加工後の構造をそれぞれ示した断面図である。
【００１７】
本発明に係る半導体装置の製造方法による加工前のゲート部分は、図１（ａ）に示すように、シリコン基板（Ｓｉ）５表面近傍のチャネル領域上にゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４が形成され、ゲート絶縁酸化膜４上にポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）３が形成されている。また、ポリシリコンゲート電極３及びシリコン基板５の表面を覆ってシリコン酸化膜（ＳｉＯ２）２が形成され、さらにシリコン酸化膜２の表面を覆って、形成しようとする側壁スペーサの幅とほぼ同等の厚さのシリコン窒化膜（ＳｉＮ）１が形成されている。
【００１８】
図１（ｂ）に示すように、本発明に係る半導体装置の製造方法の第１の工程においては、側壁スペーサとなるシリコン窒化膜１を垂直方向に加工したシリコン窒化膜１Ａとするために、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）をおよそ１２：３：１：１の体積比で含有する第１の雰囲気を使用して、１５０ｍＴｏｒｒ未満の低圧力で、シリコン窒化膜１の異方性エッチングを行う。但し、第１の工程における第１の雰囲気では、シリコン窒化膜１とその下地酸化膜であるシリコン酸化膜２との選択比が小さく、過剰なエッチングはすることができないため、シリコン酸化膜２が露出した時点で、又はそれ以前にエッチングを止める。
【００１９】
次に、図１（ｃ）に示すように、本発明に係る半導体装置の製造方法の第２の工程においては、シリコン窒化膜１Ａと下地のシリコン酸化膜２との十分な選択比を得るために、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ１２：３：１の体積比で含有する第２の雰囲気を使用して、１５０ｍＴｏｒｒ未満の低圧力で、シリコン窒化膜１Ａの側壁スペーサ肩部をテーパエッチングして除去し、シリコン窒化膜１Ｂとする。しかし、第２の工程におけるエッチングは、テーパエッチングであるために、除去した側壁スペーサ肩部のシリコン酸化膜２表面にシリコン窒化膜１ｂが薄皮状に残存してしまう。
【００２０】
そこで、図１（ｄ）に示すように、本発明に係る半導体装置の製造方法の第３の工程においては、シリコン窒化膜１Ｂ，１ｂを等方的にエッチングするために、六フッ化硫黄（ＳＦ６）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ８：１：１の体積比で含有する雰囲気を使用して、１５０ｍＴｏｒｒ以上の高圧力の下でエッチングを行い、第２の工程において除去した側壁スペーサ肩部のシリコン酸化膜２表面に薄皮状に残存したシリコン窒化膜１ｂを除去して、側壁スペーサ１Ｃの整形を行う。第３の工程におけるエッチング条件は、従来のエッチング条件と同様であるが、既に第２の工程において側壁スペーサ肩部を除去した後であるので、エッチング時間はかなり短くなる。第１，第２，第３の工程の具体的なエッチング時間は、シリコン窒化膜１の膜厚等の条件に応じて定められる。
【００２１】
上述の第１の工程から第３の工程までの各工程の処理は、同一のエッチング装置内で連続に行うことができる。
【００２２】
図２は、本発明に係る半導体装置の製造方法と従来の半導体装置の製造方法とによるゲートのサリサイド化のための側壁スペーサのプラズマエッチング前後におけるゲート部分の構造を示した断面図である。具体的には、図２（ａ）は本発明に係る半導体装置の製造方法による側壁スペーサのプラズマエッチング前後におけるゲート部分の構造、図２（ｂ）は従来の半導体装置の製造方法による側壁スペーサのプラズマエッチング前後におけるゲート部分の構造をそれぞれ示した断面図である。
【００２３】
図２（ｂ）に示すように、従来の半導体装置の製造方法により側壁スペーサのプラズマエッチングを行った場合には、側壁スペーサ肩部を除去するためのエッチングは等方的に進行することから、側壁スペーサ１Ａ’を形成するシリコン窒化膜１のエッチングによる水平方向の後退量が大きく、形成される側壁スペーサ１Ａ’の幅ｂは、当初形成されていたシリコン窒化膜１の膜厚ａよりも小さくなってしまう。従って、予めこの後退量（ａ−ｂ）を見込んで、堆積するシリコン窒化膜１の膜厚ａを厚めに設定する必要があり、また、寸法制御精度にも問題があった。
【００２４】
一方、図２（ａ）に示すように、本発明に係る半導体装置の製造方法により側壁スペーサのプラズマエッチングを行った場合には、シリコン窒化膜１を側壁スペーサ１Ａ（図１（ｂ）参照）に加工するエッチング過程において異方性エッチングを行っているため、形成される側壁スペーサ１Ｃの幅ｂは、当初形成されていたシリコン窒化膜１の膜厚ａとほぼ等しい。従って、予め堆積するシリコン窒化膜１の膜厚ａは、形成しようとする側壁スペーサ１Ｃの幅ｂとほぼ同等に設定すればよく、寸法制御精度も非常に高い。
【００２５】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、側壁スペーサとなるシリコン窒化膜の異方性エッチングを行い、シリコン窒化膜を垂直方向に加工する第１の工程と、シリコン窒化膜と下地のシリコン酸化膜との十分な選択比を得て、シリコン窒化膜の側壁スペーサ肩部を除去する第２の工程と、シリコン窒化膜を等方的にエッチングして、側壁スペーサの整形を行う第３の工程とにより、ＬＤＤ構造を有する半導体装置の製造プロセスにおいて側壁スペーサ肩部を除去するプラズマエッチングを行うこととしたので、高い寸法制御精度で側壁スペーサ肩部をエッチングして、側壁スペーサの整形を行うことができ、従来の技術では非常に困難であった素子のさらなる微細化への対応も可能となった。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の各製造工程におけるゲート部分の構造を示した断面図。
【図２】本発明に係る半導体装置の製造方法と従来の半導体装置の製造方法とによるゲートのサリサイド化のための側壁スペーサのプラズマエッチング前後におけるゲート部分の構造を示した断面図。
【図３】従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるゲート部分の構造を示した断面図。
【図４】従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるエッチング前後の側壁スペーサ部分の構造を示した拡大断面図。
【符号の説明】
１ シリコン窒化膜（ＳｉＮ）
２ シリコン酸化膜（ＳｉＯ２）
３ ポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）
４ ゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）
５ シリコン基板（Ｓｉ）
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、ＬＤＤ構造を有する半導体装置の製造プロセスにおいて、細線効果を抑制するゲートのサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）化を行うための側壁スペーサのプラズマエッチング方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の高集積化及び動作の高速化のために、電界効果型トランジスタのゲート長が短縮化されることに伴い、ゲートと配線との接触抵抗が増大し、半導体装置の高集積化及び動作の高速化を妨げる細線効果が発生するという問題があった。
【０００３】
ＬＤＤ構造を有する半導体装置においては、この細線効果を抑制すべく、ゲートと配線との接触面積を大きくするために、ゲートのサリサイド化が行われている。ゲートのサリサイド化とは、ゲート上面のみならずゲート側面上部までをゲートと配線との接続部にするために、ゲート側面上部までゲートが露出するような側壁スペーサをゲート周囲に形成し、この側壁を利用して自己整合的にゲート上部のシリサイド化を行うものである。これにより、ゲートと配線との接触抵抗を低減し、細線効果を抑制することができる。
【０００４】
以下、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング方法について説明する。
【０００５】
図３は、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるゲート部分の構造を示した断面図である。具体的には、図３（ａ）はエッチング前の構造、図３（ｂ）はエッチング後の構造をそれぞれ示した断面図である。
【０００６】
エッチング前のゲート部分は、図３（ａ）に示すように、シリコン基板（Ｓｉ）５表面近傍のチャネル領域上にゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４が形成され、ゲート絶縁酸化膜４上にポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）３が形成されている。また、ポリシリコンゲート電極３及びシリコン基板５の表面を覆ってシリコン酸化膜（ＳｉＯ２）２が形成され、さらにシリコン酸化膜２の表面を覆って、側壁スペーサとなるシリコン窒化膜（ＳｉＮ）１が形成されている。
【０００７】
このシリコン窒化膜１をエッチングしてゲート側面上部までゲートが露出するような側壁スペーサを形成するためには、通常の側壁スペーサが形成されるエッチングにとどまらず、側壁スペーサ肩部が除去されるように、エッチングを行わなければならない。
【０００８】
従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程においては、図３（ａ）及び（ｂ）に示すように、側壁スペーサ肩部を除去するために、六フッ化硫黄（ＳＦ６）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ８：１：１の体積比で含有する雰囲気を使用して、１５０ｍＴｏｒｒ以上の高圧力の下でエッチングを行う。この高圧力の下でのエッチングは等方的に進行し、側壁スペーサ肩部が除去された時点でエッチングを終了すると、ゲート側面上部までゲートが露出するような側壁スペーサ１Ａ’が形成され、この側壁スペーサ１Ａ’を利用してゲート上部のサリサイド化を行うことができる。
【０００９】
【発明が解決しようとする課題】
図４は、従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるエッチング前後の側壁スペーサ部分の構造を示した拡大断面図である。
【００１０】
上述のように、側壁スペーサ肩部を除去するためのエッチングは等方的に進行することから、図４に示すように、側壁スペーサ１Ａ’を形成するシリコン窒化膜１のエッチングによる水平方向の後退量が大きく、予めこの後退量を見込んで、堆積するシリコン窒化膜１の膜厚を厚めに設定する必要があった。
【００１１】
また、等方的にエッチングが進行するので、側壁スペーサ肩部及び下部の形状もスソを引き易く、寸法制御精度にも問題があり、今後、素子をさらに微細化する場合への対応が非常に困難であった。
【００１２】
本発明は上記問題点に鑑みてなされたもので、その目的は、ＬＤＤ構造を有する半導体装置の製造中にゲート周囲に形成する側壁スペーサ肩部を、ゲート上部が露出するように除去するプラズマエッチング方法において、高い寸法制御精度で、側壁スペーサ肩部をエッチングすることが可能な半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法によれば、ＬＤＤ構造を有する半導体装置の製造工程中にゲート周囲に形成する側壁スペーサ肩部を、ゲート上部が露出するように除去する半導体装置の製造方法において、塩素、臭化水素、六フッ化硫黄、酸素をおよそ１２：３：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第１の雰囲気を使用して、ゲートを覆って形成されたシリコン窒化膜を異方性エッチングし、側壁スペーサに加工する第１の工程と、塩素、臭化水素、酸素をおよそ１２：３：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第２の雰囲気を使用して、側壁スペーサ肩部をテーパエッチングして除去する第２の工程と、六フッ化硫黄、臭化水素、酸素をおよそ８：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ以上の第３の雰囲気を使用して、側壁スペーサを等方性エッチングして整形する第３の工程とを備えたことを特徴とし、この構成により、高い寸法制御精度で、側壁スペーサ肩部をエッチングすることが可能となる。
【００１４】
従って、シリコン窒化膜は、側壁スペーサの幅とほぼ等しい膜厚に形成されたものとするとよい。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の実施の一形態について、図面を参照しながら説明する。
【００１６】
図１は、本発明に係る半導体装置の製造方法の各製造工程におけるゲート部分の構造を示した断面図である。具体的には、図１（ａ）は、本発明に係る半導体装置の製造方法による加工前のゲート部分の構造、図１（ｂ）は、本発明に係る半導体装置の製造方法の第１の工程による加工後の構造、図１（ｃ）本発明に係る半導体装置の製造方法の第２の工程による加工後の構造、図１（ｄ）本発明に係る半導体装置の製造方法の第３の工程による加工後の構造をそれぞれ示した断面図である。
【００１７】
本発明に係る半導体装置の製造方法による加工前のゲート部分は、図１（ａ）に示すように、シリコン基板（Ｓｉ）５表面近傍のチャネル領域上にゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４が形成され、ゲート絶縁酸化膜４上にポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）３が形成されている。また、ポリシリコンゲート電極３及びシリコン基板５の表面を覆ってシリコン酸化膜（ＳｉＯ２）２が形成され、さらにシリコン酸化膜２の表面を覆って、形成しようとする側壁スペーサの幅とほぼ同等の厚さのシリコン窒化膜（ＳｉＮ）１が形成されている。
【００１８】
図１（ｂ）に示すように、本発明に係る半導体装置の製造方法の第１の工程においては、側壁スペーサとなるシリコン窒化膜１を垂直方向に加工したシリコン窒化膜１Ａとするために、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）をおよそ１２：３：１：１の体積比で含有する第１の雰囲気を使用して、１５０ｍＴｏｒｒ未満の低圧力で、シリコン窒化膜１の異方性エッチングを行う。但し、第１の工程における第１の雰囲気では、シリコン窒化膜１とその下地酸化膜であるシリコン酸化膜２との選択比が小さく、過剰なエッチングはすることができないため、シリコン酸化膜２が露出した時点で、又はそれ以前にエッチングを止める。
【００１９】
次に、図１（ｃ）に示すように、本発明に係る半導体装置の製造方法の第２の工程においては、シリコン窒化膜１Ａと下地のシリコン酸化膜２との十分な選択比を得るために、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ１２：３：１の体積比で含有する第２の雰囲気を使用して、１５０ｍＴｏｒｒ未満の低圧力で、シリコン窒化膜１Ａの側壁スペーサ肩部をテーパエッチングして除去し、シリコン窒化膜１Ｂとする。しかし、第２の工程におけるエッチングは、テーパエッチングであるために、除去した側壁スペーサ肩部のシリコン酸化膜２表面にシリコン窒化膜１ｂが薄皮状に残存してしまう。
【００２０】
そこで、図１（ｄ）に示すように、本発明に係る半導体装置の製造方法の第３の工程においては、シリコン窒化膜１Ｂ，１ｂを等方的にエッチングするために、六フッ化硫黄（ＳＦ６）、臭化水素（ＨＢｒ）、酸素（Ｏ２）をおよそ８：１：１の体積比で含有する雰囲気を使用して、１５０ｍＴｏｒｒ以上の高圧力の下でエッチングを行い、第２の工程において除去した側壁スペーサ肩部のシリコン酸化膜２表面に薄皮状に残存したシリコン窒化膜１ｂを除去して、側壁スペーサ１Ｃの整形を行う。第３の工程におけるエッチング条件は、従来のエッチング条件と同様であるが、既に第２の工程において側壁スペーサ肩部を除去した後であるので、エッチング時間はかなり短くなる。第１，第２，第３の工程の具体的なエッチング時間は、シリコン窒化膜１の膜厚等の条件に応じて定められる。
【００２１】
上述の第１の工程から第３の工程までの各工程の処理は、同一のエッチング装置内で連続に行うことができる。
【００２２】
図２は、本発明に係る半導体装置の製造方法と従来の半導体装置の製造方法とによるゲートのサリサイド化のための側壁スペーサのプラズマエッチング前後におけるゲート部分の構造を示した断面図である。具体的には、図２（ａ）は本発明に係る半導体装置の製造方法による側壁スペーサのプラズマエッチング前後におけるゲート部分の構造、図２（ｂ）は従来の半導体装置の製造方法による側壁スペーサのプラズマエッチング前後におけるゲート部分の構造をそれぞれ示した断面図である。
【００２３】
図２（ｂ）に示すように、従来の半導体装置の製造方法により側壁スペーサのプラズマエッチングを行った場合には、側壁スペーサ肩部を除去するためのエッチングは等方的に進行することから、側壁スペーサ１Ａ’を形成するシリコン窒化膜１のエッチングによる水平方向の後退量が大きく、形成される側壁スペーサ１Ａ’の幅ｂは、当初形成されていたシリコン窒化膜１の膜厚ａよりも小さくなってしまう。従って、予めこの後退量（ａ−ｂ）を見込んで、堆積するシリコン窒化膜１の膜厚ａを厚めに設定する必要があり、また、寸法制御精度にも問題があった。
【００２４】
一方、図２（ａ）に示すように、本発明に係る半導体装置の製造方法により側壁スペーサのプラズマエッチングを行った場合には、シリコン窒化膜１を側壁スペーサ１Ａ（図１（ｂ）参照）に加工するエッチング過程において異方性エッチングを行っているため、形成される側壁スペーサ１Ｃの幅ｂは、当初形成されていたシリコン窒化膜１の膜厚ａとほぼ等しい。従って、予め堆積するシリコン窒化膜１の膜厚ａは、形成しようとする側壁スペーサ１Ｃの幅ｂとほぼ同等に設定すればよく、寸法制御精度も非常に高い。
【００２５】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、側壁スペーサとなるシリコン窒化膜の異方性エッチングを行い、シリコン窒化膜を垂直方向に加工する第１の工程と、シリコン窒化膜と下地のシリコン酸化膜との十分な選択比を得て、シリコン窒化膜の側壁スペーサ肩部を除去する第２の工程と、シリコン窒化膜を等方的にエッチングして、側壁スペーサの整形を行う第３の工程とにより、ＬＤＤ構造を有する半導体装置の製造プロセスにおいて側壁スペーサ肩部を除去するプラズマエッチングを行うこととしたので、高い寸法制御精度で側壁スペーサ肩部をエッチングして、側壁スペーサの整形を行うことができ、従来の技術では非常に困難であった素子のさらなる微細化への対応も可能となった。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の各製造工程におけるゲート部分の構造を示した断面図。
【図２】本発明に係る半導体装置の製造方法と従来の半導体装置の製造方法とによるゲートのサリサイド化のための側壁スペーサのプラズマエッチング前後におけるゲート部分の構造を示した断面図。
【図３】従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるゲート部分の構造を示した断面図。
【図４】従来のゲートのサリサイド化のための側壁スペーサのプラズマエッチング工程におけるエッチング前後の側壁スペーサ部分の構造を示した拡大断面図。
【符号の説明】
１ シリコン窒化膜（ＳｉＮ）
２ シリコン酸化膜（ＳｉＯ２）
３ ポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ）
４ ゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）
５ シリコン基板（Ｓｉ）
Claims (2)
- ＬＤＤ構造を有する半導体装置の製造工程中にゲート周囲に形成する側壁スペーサ肩部を、前記ゲート上部が露出するように除去する半導体装置の製造方法において、
塩素、臭化水素、六フッ化硫黄、酸素をおよそ１２：３：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第１の雰囲気を使用して、前記ゲートを覆って形成されたシリコン窒化膜を異方性エッチングし、前記側壁スペーサに加工する第１の工程と、
塩素、臭化水素、酸素をおよそ１２：３：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未満の第２の雰囲気を使用して、前記側壁スペーサ肩部をテーパエッチングして除去する第２の工程と、
六フッ化硫黄、臭化水素、酸素をおよそ８：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ以上の第３の雰囲気を使用して、前記側壁スペーサを等方性エッチングして整形する第３の工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記シリコン窒化膜は、前記側壁スペーサの幅とほぼ等しい膜厚に形成されたものであることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328199A JP3595716B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328199A JP3595716B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252263A JP2000252263A (ja) | 2000-09-14 |
| JP3595716B2 true JP3595716B2 (ja) | 2004-12-02 |
Family
ID=12938369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328199A Expired - Fee Related JP3595716B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3595716B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019139A (ko) * | 2000-09-05 | 2002-03-12 | 황인길 | 반도체 소자 및 그 제조 방법 |
| US6756313B2 (en) * | 2002-05-02 | 2004-06-29 | Jinhan Choi | Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber |
| JP2006270076A (ja) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置、および半導体装置の作製方法 |
| US7473593B2 (en) * | 2006-01-11 | 2009-01-06 | International Business Machines Corporation | Semiconductor transistors with expanded top portions of gates |
| JP4982582B2 (ja) * | 2010-03-31 | 2012-07-25 | 株式会社東芝 | マスクの製造方法 |
| JP6123242B2 (ja) * | 2012-11-09 | 2017-05-10 | 大日本印刷株式会社 | パターン形成方法 |
| US10269814B2 (en) * | 2015-11-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
-
1999
- 1999-03-01 JP JP5328199A patent/JP3595716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000252263A (ja) | 2000-09-14 |
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|---|---|---|---|
| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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