JP2001203337A5

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Publication number: JP2001203337A5
Application number: JP2000013476A
Authority: JP
Filing date: 2000-01-21
Publication date: 2005-02-03
Anticipated expiration: 2020-01-21

Claims

半導体基板上に形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成されたコンタクトホールと、前記コンタクトホールの内部に形成され、前記ソース、ドレイン領域と電気的に接続された導電体と、前記導電体の周囲に形成された第１および第２の絶縁膜とを有する半導体集積回路装置であって、前記第１の絶縁膜は、前記コンタクトホールの底部では、前記導電体の周囲を囲むように形成され、前記コンタクトホールの上部では、少なくとも一部が除去されて前記導電体の高さより低く形成されており、前記第２の絶縁膜は、前記第１の絶縁膜を囲むように形成され、前記導電体の高さとほぼ同じで、その膜厚が前記第１の絶縁膜の膜厚より薄く形成されていることを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜は、その高さが低くなっている部分では、前記導電体に覆われていることを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、前記ＭＩＳＦＥＴのゲート電極上にキャップ絶縁膜が形成されており、前記第１の絶縁膜の低くなっている部分の高さは、前記ゲート電極の上端部よりも高く、前記キャップ絶縁膜の上端部よりも低いことを特徴とする半導体集積回路装置。
請求項３記載の半導体集積回路装置において、前記第１の絶縁膜の比誘電率は、前記キャップ絶縁膜の比誘電率よりも小さいことを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜は、酸化シリコンを主成分とし、前記第２の絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率よりも小さいことを特徴とする半導体集積回路装置。
半導体基板上に形成された第１および第２のワード線と、前記第１および第２のワード線上にそれぞれ形成された第１および第２の絶縁膜と、前記第１および第２のワード線の間に形成されたコンタクトホールと、前記コンタクトホールの内部に形成された導電体とを有する半導体集積回路装置であって、前記第１および第２のワード線の間には、前記コンタクトホールの側壁を構成する第３および第４の絶縁膜が形成されており、前記導電体の周囲には第５の絶縁膜が形成されており、前記第５の絶縁膜の高さは、部分的にまたは全体が前記第３および第４の絶縁膜の上端部よりも低く、前記第３および第４の絶縁膜の高さは、前記導電体の高さとほぼ同じで、前記第３および第４の絶縁膜の厚さは前記第５の絶縁膜の厚さより薄いことを特徴とする半導体集積回路装置。
請求項７記載の半導体集積回路装置において、前記第５の絶縁膜は、その高さが低くなっている部分では、前記導電体に覆われていることを特徴とする半導体集積回路装置。
請求項７記載の半導体集積回路装置において、前記半導体基板上には、前記第１のワード線の一部をゲート電極とする第１のＭＩＳＦＥＴおよび前記第２のワード線の一部をゲート電極とする第２のＭＩＳＦＥＴが形成されており、前記コンタクトホールの内部に形成された前記導電体は、前記第１および第２のＭＩＳＦＥＴのソース、ドレイン領域の一方と電気的に接続されていることを特徴とする半導体集積回路装置。
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板上に第１の導電体膜を形成した後、前記第１の導電体膜の上部に第１の絶縁膜を形成する工程、
（ｂ）前記第１の導電体膜および第１の絶縁膜をエッチングすることにより、第１および第２のワード線と、前記第１および第２のワード線の上部を覆う第１および第２のキャップ絶縁膜とを形成する工程、
（ｃ）前記半導体基板上に不純物注入を行うことにより、前記第１のワード線の一部をゲート電極とする第１のＭＩＳＦＥＴおよび前記第２のワード線の一部をゲート電極とする第２のＭＩＳＦＥＴを形成する工程、
（ｄ）前記第１および第２のワード線の側壁に前記第１および第２のキャップ絶縁膜とほぼ同じ高さの第３の絶縁膜を形成した後、前記第１および第２のワード線の間を含む前記半導体基板上に第２の絶縁膜を形成し、前記第２の絶縁膜上にスリット状の開孔部を有するマスクパターンを形成する工程、
（ｅ）前記スリット状の開孔部を有するマスクパターンと、前記第１および第２のキャップ絶縁膜とをマスクに用いて前記第２の絶縁膜をエッチングすることにより、前記第３の絶縁膜より高さが低く、底部においては前記第３の絶縁膜より厚さの厚い第２絶縁膜の側壁を形成して、前記第１および第２のＭＩＳＦＥＴのソース、ドレイン領域の一方の上部に第１の開孔部を形成し、前記ソース、ドレイン領域の他方の上部に第２の開孔部を形成する工程、
（ｆ）前記第１および第２の開孔の内部に第２の導体膜を形成する工程、
（ｇ）前記第１の開孔内の前記第２の導体膜を通して前記ソース、ドレイン領域の一方と電気的に接続されるビット線を形成し、前記第２の開孔内の前記第２の導体膜を通して前記ソース、ドレイン領域の他方と電気的に接続される容量素子を形成する工程。
請求項１０記載の半導体集積回路装置の製造方法において、前記マスクパターンの開孔部は、前記第１および第２のワード線の上部を跨ぐように形成されていることを特徴とする半導体集積回路装置の製造方法。
請求項１０記載の半導体集積回路装置の製造方法において、前記（ｆ）工程は、前記開孔部の内部を含む前記半導体基板上に第２の導電体膜を形成する工程と、前記キャップ絶縁膜上の前記第２の導電体膜を除去し、前記開孔部の内部に前記第２の導電体膜の一部によって構成されるプラグを形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
請求項１２記載の半導体集積回路装置の製造方法において、前記キャップ絶縁膜上の前記第２の導電体膜を除去する工程は、ＣＭＰ法またはエッチバック法によって行われることを特徴とする半導体集積回路装置の製造方法。
請求項１０記載の半導体集積回路装置の製造方法において、前記（ｅ）工程は、異方性エッチング法によって行われることを特徴とする半導体集積回路装置の製造方法。
請求項１０記載の半導体集積回路装置の製造方法において、前記第２の絶縁膜の側壁絶縁膜の比誘電率は、前記第３の絶縁膜の比誘電率よりも低いことを特徴とする半導体集積回路装置の製造方法。
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板上に第１の導電体膜を形成した後、前記第１の導電体膜の上部に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜上に第２の絶縁膜を形成した後、前記第２の絶縁膜上にフォトレジスト膜を形成する工程、
（ｃ）前記フォトレジスト膜をマスクとして、前記第１および第２の絶縁膜をエッチングする工程、
（ｄ）前記第１の絶縁膜をマスクとして前記第１の導電体膜をエッチングすることにより、第１および第２の配線を形成する工程、
（ｅ）前記第１および第２の配線の間を含む前記半導体基板の主面上に第３および第５の絶縁膜を形成した後、前記第３の絶縁膜上に第１の膜を形成する工程、（ｆ）前記第１の膜および前記第１の絶縁膜に対するエッチング速度が前記第２の絶縁膜に対するエッチング速度よりも遅い方法で、前記第３および第５の絶縁膜をエッチングすることにより、前記第１および第２の配線の間に第５の絶縁膜の側壁を有する開孔部を形成する工程、
（ｇ）前記開孔部の側壁上を含む前記半導体基板の主面上に第４の絶縁膜を形成する工程、
（ｈ）前記第４の絶縁膜に対するエッチング速度が前記第１の絶縁膜に対するエッチング速度よりも速い方法で前記第４の絶縁膜を異方性エッチングすることにより、前記開孔部の第５の絶縁膜の側壁上に前記第５の絶縁膜より低い高さの前記第４の絶縁膜の一部によって構成される側壁絶縁膜を形成する工程。
請求項１６記載の半導体集積回路装置の製造方法において、前記（ｃ）工程のエッチングは、前記第２の絶縁膜に対するエッチング速度が、前記第１の絶縁膜に対するエッチング速度よりも速い方法で行われることを特徴とする半導体集積回路装置の製造方法。
請求項１６記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜は、窒化シリコンを主成分とする絶縁膜によって構成され、前記第２の絶縁膜は、酸化シリコンを主成分とする絶縁膜によって構成されることを特徴とする半導体集積回路装置の製造方法。
請求項１６記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜は、酸化シリコンを主成分とする絶縁膜とその上部に形成された窒化シリコンを主成分とする絶縁膜とによって構成され、前記第２の絶縁膜は、酸化シリコンを主成分とする絶縁膜によって構成されることを特徴とする半導体集積回路装置の製造方法。