TW508757B - Semiconductor integrated circuit device and process for manufacturing the same - Google Patents

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Kiyonori Oyu
Takafumi Tokunaga
Hiroyuki Enomoto
Toshihiro Sekiguchi
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508757 A7 B7_ 五、發明說明（1 ) 發明之技術領域 (請先閱讀背面之注意事項再填寫本頁) 本發明與半導體積體電路裝置及其製造方法有關，特別 針對有關適用於DRAM半導體積體電路裝置之製造。 近年之DRAM隨記憶單元微小化，爲彌補資料儲存用電容 元件之堆積電荷量減少，在記憶單元選擇用MISFET之上方 配置資料儲存用電容元件，即採用所謂堆疊電容構造。採 用此堆疊電容構造之DRAM可區分爲CUB (Capacitor Under Bitline)在位元線下方配置資料儲存用電容元件（例特開平 7-192723號公報、特開平8-20_4144、號公報等）及C〇B (Capacitor Over Bitline)在位元線上方配置資料儲存用電 容元件（例特開平7-122654號公報、USP 5976929特開平7-106437號公報等）。 上述兩種堆疊電容構造中位元線上方配置資料儲存用電 容元件COB構造比CUB構造更適於記憶單元微小化。這是 因爲增加微小化的資料儲存用電容元件之堆積電荷量時將 其構造立體化須增加表面積，在資料儲存用電容元件上部 配置位元線之CUB構造其位元線和記憶單元選擇用MISFET 連接之接觸孔的縮圖比變得非常大，增加開孔困難。 經濟部智慧財產局員工消費合作社印製 又，最近的高容量DR.AΜ(如64百萬位元爲（Mbit)或256百 萬位元DRAM)，對於在微小化記憶單元選擇用MISFET之閘 極空間上形成爲了將位元線或資料儲存用電容元件和基板 連接之接觸孔，時採用自行對齊開孔技術（Self Align Contact ; SAC)(例特開平9-252098號公報），即用氮化矽膜 覆蓋在閘極上部及側壁，利用氧化矽膜和氮化矽膜之蚀刻 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 508757 A7 B7 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 速率差以閘極2間自行整合將接觸孔開孔，或採用爲降低 閘極電阻用鎢等高熔點金屬材料爲主體構成之多金屬閘極 構造（特開平7-947 16號公報）。 發明概述 本發明者在研發256百萬位元（Mbit)及10億位元（Gbit)之大 容量DRAM過程中爲延長再生時間間隔，檢討降低位元線 電容是其中對策之一。 位元線電容可分爲對鄰接位元線、對基板、對積蓄電極 、對字元線、及屏極。但對於位元線上方配置資料儲存用 電容元件COB構造而言對字元線電容是主要成分。因此要 降低位元線電容先從降低對字元線電容著手是最優先課 題。 如前所述以往採用之自動對齊接觸（SAC)技術之製造程序 在閘極上部及侧壁覆以相對於氧化矽膜蝕刻選擇比大之氮 化矽膜。但是氮化矽膜之介電常數比氧化矽膜之介電常數 約大兩倍，若以氮化矽膜覆蓋在閘極上部及侧壁位元線對 字元線之電容變大。 經濟部智慧財產局員工消費合作社印製 本發明之目的是在製造微小化記憶單元DRAM時提供降低 位元線電容之技術。 - 本發明之其他目的及新的特徵在本文及附圖中詳細説明。 本發明之代表概要簡單説明如下： (1)本發明之半導體積體電路裝置具有：MISFET，形成在 半導體基板上；接觸孔，形成在前述MISFET之源極、汲極 區上；導電體，形成在前述接觸孔内部且與前述源極、汲 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 〜-----^______ — 五、發明說明（3 ) 極區通電連接；及第1絕緣膜，形成在前述導電體周圍，其 中ir述第1絕緣膜在前述接觸孔底部係包圍前述導電體之周 圍而形成，而在前述接觸孔上部則至少除去一部分而不包 圍前述導電體之周圍而形成。 (2) 本發明之半導體積體電路裝置具有：MISFET，形成在 半‘姐基板上’接觸孔，形成在前述MIS FET之源極、；及極 區上；導電體，形成在前述接觸孔内部且與前述源極、汲 接區通電連接；及第丨絕緣膜，形成在前述導電體周圍，其 中前述第1絕緣膜之高度部分或全體比前述導電體爲低。 (3) 本發明之半導體積體電路裝置具有：第1及第2字元線 ’形成在半導體基板上；第1及第2絕緣膜，分別形成在前 述第1及第2字元線上；接觸孔，形成在前述第1及第2字元 線之間；及導電體，形成在前述接觸孔内部；其中前述第1 及第2字元線之間，形成第3及第4絕緣膜構成前述接觸孔側 壁’在前述導電體周圍形成第5絕緣膜，前述第5侧壁絕緣 膜之高度部分或全體比前述第3及第4側壁絕緣膜之上端部 爲低。 (4) 本發明之半導體積體電路裝置之製造方法包含以下步 驟： · (a) 在半導體基板上形成第1導電膜後，在前述第1導電膜 上部形成第1絕緣膜之步驟.； (b) 蚀刻前述第1導電膜及第1絕緣膜，以形成第1及第2字 元線、及覆蓋前述第1及第2字元線上部之第1及第2蓋絕緣 膜之步驟； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --- 訂----------線一 經濟部智慧財產局員工消費合作社印制农 經濟部智慧財產局員工消費合作社印制衣 五、發明說明（4 ) (C)形成以前述第}字元蝮 —
、果< ~ 4分爲閘極之第1 MISFET 及以前述第2字元線之一部分炱' 馬閘極灸弟2 MISFET之步驟； (d)在包含前述第1及第2字开 子疋、、泉 < 間，前述半導體基板上 形成第2絕緣膜後，在前述第 、昂2、吧緣艇上形成具有溝狀開孔 部之光罩圖樣之步驟； ⑷用具有溝狀開孔部之光罩圖樣、及前述第i及第2蓋絕 緣膜做爲光罩蚀刻前述第2絕緣膜，在前述第i及第2 MISFET之源極、没極區之一去 者之上部形成開孔邵，並在前 述源極、没極區之另—者之上部形成第㈣孔部之 ⑴在前述第1及2開孔部内部形成第2導電膜之步驟；及 (g)形成穿過W述第1開孔和前述源極、没極區_侧通電連 接之位兀線、牙過㈤述第2開孔和前述源極、没極區另一側 通電連接之電容元件之步驟。 (5)本發明心半導體積體電路裝置之製造方法包含以下步 驟： (a) 在半導體基板上形成第1導電膜後，在前述第丨導電膜 上部形成第1絕緣膜之步驟； (b) 蝕刻前述第1導電膜及第丨絕緣膜，以形成第丨及第2配 線、及覆盖前述第1及第2配線上部之第丨及第2蓋絕緣膜之 步驟； 0)在包含前述第1及第2配線之間，前述半導體基板上形 成第2絕緣膜後，在前述第2絕緣膜上形成具有溝狀開孔部 之第1膜之步驟； (d)以前述第1膜爲光罩，以前述第1及第2蓋絕緣膜爲蝕刻 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — 1^------------------:訂·—·------- (請先閱讀背面之注意事項再填寫本頁) 508757 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明（5 ) 阻隔膜’姓刻第2絕緣膜，以在前述第2絕緣膜上形成開孔 部之步驟； 0)在前述開孔部内部形成側壁絕緣膜之步驟。 (f) 除去一部分前述側壁絕緣膜之步驟；及 (g) 在形成前述側壁絕緣膜之前述開孔部内部形成栓柱之 步驟。 (6)本發明之半導體積體電路裝置之製造方法包含以下步 驟： (a) 在半導體基板上形成第丨導電膜後，在前述第1導電膜 上部形成第1絕緣膜之步驟； (b) 在前述第1絕緣膜上形成第2絕緣膜後，在前述第2絕緣 膜上形成光阻膜之步驟； (0以前述光阻膜爲光罩蝕刻前述第丨及第2絕緣膜之步驟； (d) 以前述第1絕緣膜爲光罩蝕刻前述第丨導電膜以形成第1 及第2配線之步驟； (e) 在包含前述第丨及第2配線之間，前述半導體基板上形 成第3絕緣膜後，在前述第3絕緣膜上形成第丨膜之步驟；及^ ”⑴以相對於前述第}膜及第^絕緣膜之姓刻速度比前述第2 緣^㈣速度爲小的方法蚀刻第2絕緣膜以形成前述第 1及第2配線間開孔之步骤。 登明之f施飛i .以下以圖面詳細説明本發明之實施形態。又在爲說明每 施形R全圖對同一機能之部材用同一符號且不再重複說 本紙張尺細中國_x 297公爱） --------------------訂---------f (請先閱讀背面之注音？事項再填寫本頁} -8 - 508757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) 實施形態1 圖1疋形成本發明之一種見知怨DRAM (Dynamic Random Access Memory)半導體晶片1A全體平面圖。 在長方形半導體晶片1Α之主面形成例256 Mbit記憶容量 之DRAM。此DRAM是由複數個記憶陣列（Mary)組成之記 憶部及配置在其周邊之周邊電路P C所構成。又在半導體晶 片1A之中央郅有線路及沖擊電極等連接複數個連接片b p配 置成一列。 圖2是表示上述記憶部之一端部半導體基板（以下簡稱基 板）之斷面圖。 係在以p型單晶石夕做成之基板1之主面上形成p型陈2，在p 型阱2上形成元件分離溝4。在以元件分離溝4介定周圍之此 P型阱2之主動區上形成複數個記憶單元。記憶單元分別由 以 η 通道型 MISFET (Metal Insulator Semiconductor Field Effect Transistor)構成一個記憶單元選擇用MISFETQt及在 其上部形之一個資料儲存用電容元件通道所構成。記憶單 元選擇用ΜIS F E T Qt主要是由閘極絕緣膜6、在主動區以外 區域構成字元線WL之閘極7及一對n型半導體區（源極、没 極區）8所構成。閘極7 (字元線WL)是由例摻雜ρ (磷）之11型 多結晶碎膜、WN (氮化鎢）膜、及w (鎢）膜等3層堆積而成 之導電膜所構成。 在周邊部PC(未在圖上表示）基板1上形成ρ型阱及η型味。 在ρ型阱之主動區上形成η通道型MISFET，η型阱之主動區 上形成ρ通道型MISFET。η通道型MISFET主要是由閘極絕 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線一 508757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) 緣膜、閘極及一對η型半導體區（源極、汲極區）所構成，p通 道型MISFET主要是由閘極絕緣膜、閘極及一對ρ型半導體 區（源極、汲極區）所構成。即周邊電路部（pc)是由η通道型 MISFET及ρ通道型MISFET及組合相補型MISFET所構成。 如圖2所示在記憶單元選擇用MISFETQt之閘極7 (字元線 WL)之側壁形成2層側壁絕緣膜1〇、11。此側壁絕緣膜1〇、 11之中外側之第1側壁絕緣膜U是由例厚約3() nm左右之氧 化石夕膜所構成，内側之第2側壁絕緣膜1〇是由比第1側壁絕 緣膜11小（例10 nm〜15 nm)之氮化矽膜所構成。氧化矽膜所 構成之側壁絕緣膜11之高度比閘極7 (字元線WL)上面高， 但比覆蓋在閘極7 (字元線WL)上部之蓋絕緣膜9之上端部 低。 在閘極7之空間形成被前述2層側壁絕緣膜10、丨丨所包圍 之接觸孔（開孔部）12、13，在接觸孔12、13内部埋入例以 磷（P)掺雜之η型多結晶矽膜構成之栓柱14。 在記憶單元選擇用MISFETQt之上部形成氧化矽膜31，在 氧化石夕膜3 1之上部形成讀出記憶單元資料之位元線b l。位 元線BL是由例TiN (氮化鈦）膜上層積W (鎢）之電膜所構成。 位元線BL是在氧化矽膜·31上形成之通孔32及通過在其下部 前述接觸孔12與記憶單元選擇甩MISFETQt之η型半導體區 (源極、汲極區）8之一側通·電連接。在通孔32之内部埋入由 例在TiN膜上部層積W膜之導電膜所構成之栓柱33。 在位元線B L上部形成氧化矽膜3 4及氮化碎膜3 5，在氮化 石夕膜3 5上邵形成資料儲存用電容元件匚。資料儲存用電容元 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------線赢 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 508757 A7 五、發明說明（8 ) 件c是在蚀刻在氮化矽膜35上部厚膜之氧化矽膜39形成之深 溝40内邵形成，由下部電極4 1、電容絕緣膜42、及上部電 極43所構成。 貧料儲存用電容元件C之下部電極41是以例RU (铷）膜所構 成’通過通孔3 6及其下部之接觸孔丨3與記憶單元選擇用 MISFETQt之η型半導體區（源極、汲極區）8之另一側通電連 接。電容絕緣膜42是由例 BSTXBaxSi^TiC^ ; Barium Strontium Thanate)膜所構成，上部電極43是由例Ru (铷）膜所構成。 以下疋如上述構成本實施形態之DRAM之製造方法依步骤 順序以圖3〜圖4 1説明。 首先如圖3 (記憶體部一端之平面圖）、圖4 (圖3沿a-A線 斷面圖）及圖5 (圖3沿B-B線斷面圖）所示在基板1之主面元件 分離區上形成元件分離溝4。元件分離溝4是將基板1之主面 蝕刻300〜400 nm深度之溝槽，接著在包含在基板丨之溝槽内 邯以CVD法堆積厚約6〇〇 nm之氧化矽膜5，然後，將溝槽外 4之氧化石夕膜5以化學機械研磨（chemical Mechanical Polishing ; CMP)法除去多餘部分而形成。如圖3所示因此元 件分離溝4形成後，四周被元件分離溝4包圍同時形成多數 個細長島狀主動區L。 · 其次如圖6及圖7所示在基板1注入p (磷）後，將基板丨加熱 處理使雉質在基板1内擴散形成p型畔2。 其次如圖8所示將基板1熱氧化後，在p型阱2表面形成厚 約6 nm〜7 nm氧化矽閘極絕緣膜6，接著在閘極絕緣膜6上部 形成閘極電極材料之第丨導電膜7A後，在導電膜7A上部形 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 丨4!-----Φ------- —tri,------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 ^~---__ 五、發明說明（9 ) 成蓋纟巴緣膜:材料之第1絕緣膜9 a。 上述導電膜7A是將掺雜例p(蹲）厚約7〇㈣之n型多結晶膜 以CVD法堆積在閘極絕緣膜6上，接著在其上部以賤錢法將 厚約5㈣之WN (氮化鎢）膜及厚約6〇咖之以⑹膜堆積而 成。又絕緣膜9A雖可如以往用自動對齊穿孔（sac)技術在導 電㈣上以CVD法堆積氮化石夕膜，但在本實施形態是將例 厚約50 nm之氧化石夕膜、厚約7〇 nm之氮化石夕膜、及厚約8〇 賊之氧化石夕膜以CVD法堆積而<。即絕緣膜9A是在2層氧 化石夕膜之間，加入-層氮化石夕膜共3層之絕緣膜構造。 其次如圖9所示以光阻膜2〇爲光罩將絕緣膜从以乾蚀法在 形成閘極區導電體膜7八上形成前述3層絕緣膜（絕緣膜9人)構 造之蓋絕緣膜9。 通常氧化石夕對光阻姓刻選擇比（對阻選擇比）較氮化石夕爲大 •，（氮化秒約1.3而氧化碎約L6)。因此蓋絕緣材料（絕緣膜 9A)以2層氧化矽膜及丨層氮化矽膜構造和蓋絕緣材料只用i 層氮化矽構造相比其對阻選擇比較大，因此光阻膜2〇之厚 度減少可變小進而可提高蓋絕緣膜9加工尺寸精度。 其次將光阻膜20除去後，如圖10所示以蓋絕緣膜9爲光罩 舲導電膜7A以乾蝕刻形成以多結晶矽膜、WN膜及w膜構成 之閘極7 (字元線WL)。以W膜及多結晶矽膜爲主體即多金 屬構造閘極7 (字元線WL)和以多晶矽膜或多結晶矽耐火金 屬夕化膜（南*谷點金屬多晶碎耐火金屬硬化膜及多結晶梦膜 之層知膜）構造閘極相比電阻較小，因此可減低字元線之信 號延遲。又在w膜和多結晶矽膜之間，加入之WN膜在高溫 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） i,vr---------Ψ------- (請先閱讀背面之注意事項再填寫本頁) -vi·-------線赢 A7 ^--------- —_ B7 五、發明說明（1〇 ) 處理時w膜和多結晶石夕膜反應，具有防止在兩者界面形成 高電阻之金屬矽化物層能障層之機能。可用WN膜或例ΤιΝ (請先閱讀背面之注意事項再填寫本頁) (氮化鈦）膜構成能障層。 如圖11所示閘極7 (字元線WL)在和主動區L長邊交叉方向 (伸，其閘極長約例0.13 A m〜1.4 A m，兩相鄰閘極7 (字元 線WL)的間隔約例〇 12/i m。 通常構成閘極材料（導電膜7A) 一部分之…膜對氧化膜之蝕 刻選擇比較對氮化膜之蝕刻選擇比浚大（對氮化膜之選擇比 爲1 ·〇而對氧化膜I選擇比爲丨·2)。因此以氧化膜構成蓋絕 緣膜9之最上部和以氮化膜構成相比可得到較大之w膜選擇 比。可以在盍絕緣膜9之膜減小較少狀態下對閘極加工，這 可提高對蓋絕緣膜9及對閘極7加工尺寸精度。又可以省去 包夾氮化梦膜2層氧化石夕膜中之任1層。 其次如圖12所示在ρ型阱中注入砷離子，在閘極7之兩側ρ 型阱形成η型半導體區（源極、汲極區）8。到此爲止記憶單元 選擇用MISFETQt概略完成。接著在基板丨上以CVD法堆積 10 nm〜15 nm左右薄氮化矽膜10A。這氮化矽膜1〇A是在往 後步驟中，在閘極7之空間爲形成接觸孔（開孔部）乾蝕刻時 經濟部智慧財產局員工消費合作社印製 ，防止元件分離溝4之内·部氧化膜被削去當成蝕刻阻隔。因 此右氧化矽膜5削去量不成問題—時也可不必形成氮化矽膜 1 0 A °
其次如圖13所示在基板1上以CDV法堆積厚約7〇 nm之氧 化矽膜2 1，在閘極7 (字元線WL)之空間埋入氧化矽膜2 1。 使用氧化石夕膜2 1將周邊電路部之MISFET (η通道型MISFET -13- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 508757
五、發明說明（11 ) 及 P 通道型 MISFET)做成 LDD (Lightly Dopoed Dram)構造。 即（圖示省略）上述氧化矽膜堆積後，在記憶部之基板丨上覆 上光阻膜，將周邊電路部之氧化矽膜以2丨非等方向性蝕刻 在周邊電路部之閘極之側壁形成側壁絕緣膜。之後在周邊 電路部之p型阱上注入As或P離子形成高雜質濃度之^型半 導體區（源極、汲極區），在η型阱上注入B離子型成高雜質 k度之ρ +型半導體區域（源極、汲極區）。到此爲止周邊電路 部之η通道型MISFET及p通道型MISFET概略完成。 其次如圖14所示基板1上以CVD法堆積厚約6〇〇 nm之厚氧 化石夕膜22後，再用CMP法研磨使之平坦，將氧化秒膜22表 面磨成和記憶部及周邊電路（未在圖上表示）等高。此時將構 成盍絕緣膜9 一邵分之氮化矽膜當成研磨阻隔將氧化矽膜22 表面之高度切到蓋絕緣膜9之上面爲止。 經濟部智慧財產局員工消費合作社印制衣 其次如圖15及圖16所示在氧化膜22上以CVD法堆積厚約 10 nm之薄氧化矽膜23，接著在氧化矽膜Μ上部以cVD法堆 積厚約70 nm之多結晶矽膜24A後，在多結晶矽膜24A上旋 么厚約60 nm之反射防止膜25及厚400 nm之光阻膜26。氧化 矽膜23是爲了修補在CMP研磨時下層氧化矽膜22表面細微 傷痕。 . 其次如圖17及圖18所示以光阻膜26爲光罩分別將反射防 止膜25及多結晶矽膜24A之一部分以乾蝕刻形成耐蝕刻罩24 。圖19是表示以多結晶矽膜24 A構成之上述耐蚀刻罩24之圖 樣（灰色部分）之平面圖。如圖所示耐蝕刻罩24上有橫切記憶 邵在主動區L之長邊方向延伸細長槽狀或溝狀開孔部27。爲
A7 B7 五、 發明說明（ 12 了在間極7之空間上形成接觸孔（開孔部）12、13在耐蚀刻罩 24開設這種槽狀（溝狀）開孔部27的理由容後再述。 其次除去光阻膜26及反射防止膜25後，如圖Μ及圖…斤 不以耐蚀刻罩24爲光罩將開孔部27内部之氧切膜21、22 23乾蝕5卜在n型半導體區(源極、汲極區）8之上部即閘 極7之空間上形成接觸孔(開孔部）12、13。接觸孔12、13之 -端（接觸孔12)是料和η型半導體區（祕、❹區）8之一 端及位元線BL連接’另—端（接觸㈣）則是料^型半導 體區（源極、㈣區）8之他端及⑽儲存用電容元件之下部 電極4 1連接。 •訂 ^述氧化石夕膜21、22、23之乾㈣是以氮切膜1〇Α及蓋 .巴、彖挺9( #所構成（氮化碎膜爲㈣阻隔進行。因此不 線 僅可防止在蚀刻氧切膜21'22、23時不愼削去元件分離 溝4内部之氧化石夕膜5，同時可防止將蓋絕緣膜9削去裸露出 閘極7 (字元線WL)等意外。到此爲止的步驟在閘極7 (字元 線WL)之側壁上形成錢切㈣a構成之側壁絕緣膜1〇。 其次如圖22及圖23所示在基板1上以CVD法堆積厚約30 nm氧化秒膜11A後，如圖24所示將氧切膜UA以非等方向 性蚀刻在閘極7 (字元線歡)之側壁形成以厚約％㈣之氧化 石夕膜HA構成之側壁絕緣膜u。此時如圖25所示沿清狀（溝 狀）之開孔部27之延伸方向氧化鹤22、以側壁也形成以 氧化矽膜11A構成之側壁絕緣膜丨i。 上述氧化矽膜11A之非等方向蝕刻和前述氧化矽膜21、22 、23之乾蝕刻同樣是以氮化矽膜1〇A及蓋絕緣膜9之一部分 -15 哪757 A7 —^___________ 五、發明說明（13 ) 氮化矽膜做爲蝕刻阻隔來進行。因此在閘極7側壁形成之側 壁絕緣膜11之高度變成比蓋絕緣膜9之上面爲低（圖24)。此 時對側壁絕緣膜11施加之非等方向性蚀刻量即使考量以後 ，以蓋絕緣膜9之氮化矽膜爲阻隔進行CMP時蓋絕緣膜減少 的量，側壁絕緣膜11之上端及蓋絕緣膜9之上面之高差也應 預先保留，以便側壁絕緣膜11之上端確實高於蓋絕緣膜9之 上面。另一方面在氧化矽膜22、21上形成之側壁絕緣膜11 比在閘極7之側壁形成之側壁絕緣膜11上端部之位置更高 (圖 25) 〇 _ 依到此爲止的步驟，在閘極7側壁形成由以薄膜之氮化石夕 膜（10A)及厚膜之氧化矽膜（11A)構成之2層側壁絕緣膜1〇、 11。 又由氧化矽膜（11A)構成之側壁絕緣膜11因爲在閘極7 之側壁上之高度比蓋絕緣膜9之上面爲低，故沿著在閘極7 之S間上形成之接觸孔12、13之閘極長方向之斷面如圖24 所示上部的徑（a)比底部的徑（b)爲大（a>b)。 其次如圖26及圖27所示在接觸孔12、13之底部殘留之薄 氮化碎膜10A以乾蚀刻除去，使n型半導體區（源極、汲極區） 8露出後，在因此乾蝕刻受損型半導體區（源極、汲極區） 8表面進行輕微乾蝕刻。· 其次如圖28及圖29所示以CVD法堆積例P摻雜厚約1〇〇 nm 之η型多結晶石夕膜14A，在接觸孔12、π的内部埋入n型多結 晶矽膜14Α。又在周邊電路區(未在圖上表示）上有比接觸孔 12、 13孔徑大的接觸孔時接觸孔内部之η型多結晶矽膜14八 之膜厚不足，用以下方法將η型多結晶矽膜14Α研磨時因恐 -16 - 本紙張尺度適用中關家標準（CNS)A4規格（21〇 X 297公髮） -------- (請先閱讀背面之注意事項再填寫本頁) --------•訂· I; 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 ㈣757
五、發明說明（14 ) 將周邊電路區之接觸孔之底部基板1切削，可在11型多結晶 石夕膜14 A之上部以例C VD法再堆積厚約2〇〇 nm之氧化碎膜。 其次如圖30及圖31所示以CMP法研磨由^型多結晶矽膜 14Α、多結晶矽構成之耐蝕刻光罩24及其下層之氧化矽膜21 、22、23，將接觸孔12、13外部之η型多結晶矽膜ΜΑ除去 ，在接觸孔12、13内部形成由η型多結晶矽膜14a構成之栓 柱14。以蓋絕緣膜9之一部分之氮化矽膜阻隔進行此化學機 械研磨。 如此在本實施形態首先用含有沿主動區L選擇電晶體長邊 方向延伸槽狀（溝狀）之開孔部27的耐蝕刻光罩24蝕刻氧化膜 21、22、23的方法在閘極7之空間形成接觸孔（開孔部）12、 13。其次在以接觸孔i 2、13之壁面構成之閘極7之側壁及氧 化矽膜22、21之側壁形成以氧化矽膜nA構成之側壁絕緣膜 11後’在接觸孔12、13之内部形成栓柱14。
又在本實施形態因爲具備蓋絕緣膜9之一部分是由氮化矽 膜構成之層積構造，故在以CMP法研磨n型多結晶矽膜14A 時可以前述氮化矽膜爲阻隔，簡單地控制蓋絕緣膜9之厚 度。 又本實施形態之蓋絕緣膜9因爲是在前述CMp時在當成阻 隔I氮化碎膜之下層設置氧化梦膜之層積構造，在對前述 閉極7加工時可抑制從對光阻選擇比或鎢選擇比觀點來看不 利之氮化矽膜之膜厚，以確保在研磨後蓋絕緣膜9之厚度。 圖J2(a)是用有上述槽狀（溝狀）之開孔部27的耐蝕刻光罩 24形成之接觸孔12之概略平面圖。因在此接觸孔12之側壁 -17- 本紙張尺度適用中國國家標準（CNS)A4規格⑵〇 χ 297公爱） (請先閱讀背面之注意事項再填寫本頁) --------；訂—.------
經濟部智慧財產局員工消費合作社印製 > .氧化矽膜構成之側壁絕緣膜i i，此側壁絕緣膜11之 内側區（灰色郅分）成爲和在接觸孔n底部露出之η型半導體 區8及栓柱14接觸區。 另一万面圖32(b)是用在接觸孔開孔區有孔狀開孔部川的 耐蝕刻光罩形成之接觸孔12之概略平面圖。因在此接觸孔 12之側壁形成側壁絕緣_，此側壁絕緣㈣之内侧區（灰 色邯分）成爲和在接觸孔12底部露出之n型半導體區8及栓柱 14接觸區 '然而以此有孔狀開孔部3〇的耐蚀刻光罩形成之 接觸孔12時會因光罩對合偏離時開孔部3〇沿主動區l選擇電 晶體I長邊方向偏離，如圖32(c)所示使n型半導體區8及栓 柱14接觸區變小。與此相對若用有沿主動區l選擇電晶體長 邊方向延伸槽狀（溝狀）之開孔部27的耐蝕刻光罩形成之接觸 孔12，光罩對合偏離時開孔部27的位置縱使沿主動區選乙之 長邊方向偏離和η型半導體區8及栓柱14接觸區也不會變小 。換言之以有槽狀（溝狀）之開孔部27的耐蝕刻光罩形成接觸 孔12之本實施形態可確保和在接觸孔12埋入之栓柱丨4及打型 半導體區8之接觸面積故可抑制栓柱14和η型半導體區8之間 ，接觸電阻增大。 依在耐蝕刻光罩上形成開孔部之形狀，栓柱14和η型半導 體區8及接觸面積差是如以往自動對齊開孔（SAC)技術在閘 極之側壁形成側壁絕緣膜後，在閘極之空間形成接觸孔之 方法不同於如本實施形態在閘極之空間上形成接觸孔後， 在閘極之側壁形成側壁絕緣膜之方法。 圖33(a)是關於在閘極之側壁形成側壁絕緣膜後，在閘極 -18- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 丨 7' ：訂_! (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 之空間上形成接觸孔之方法，槽狀（溝狀）之開孔部27之寬度 及孔狀開孔部30之孔徑和上述接觸孔面積之關係圖。如圖 所示在這種情形因開孔部30之形狀造成之接觸面積差小。 另一方面圖33(b)是關於在閘極之空間上形成接觸孔後，在 閘極之側壁形成側壁絕緣膜方法槽狀（溝狀）之開孔部27之寬 度及孔狀開孔部之孔徑和上述接觸孔面積之關係圖。如圖 所示在這種情形因開孔部之形狀造成之接觸面積差相當明 頭，隨加工尺寸細微化接觸面積差變得更大。 其次如圖34〜圖36所示在基板丨_上以CVD法堆積厚約3〇〇 nm之氧化矽膜31後，以光阻膜（未在圖上表示）爲光罩乾蝕 刻接觸孔12上部之氧化矽膜3丨形成往後形成之位元線 接觸孔12連接之通孔32。此時在周邊電路區（未在圖上表示） 上也形成爲和第1層之配線及元件連接之接觸孔。又在乾蝕 刻接觸孔12上部之氧化矽膜3 1時爲了防止削去埋在接觸孔 12之权柱14 ’在氧化碎膜3 1之下層堆積厚約1 〇 nm之氮化石夕 膜（未在圖上表示）’將此氮化石夕膜回蚀，也可在乾蚀刻氧化 矽膜3 1後，再蝕刻氮化矽膜。 其次在通孔32内部形成栓柱33。栓柱33是以CVD法在氧 化矽膜31上部堆積TlN等·能障金屬膜，接著在能障金屬膜上 邵以CVD法堆積W膜，在通孔32内部將這些膜埋入後，以 CMP法除去在通孔32外部之這些膜等步驟形成。此時在周 邊電路區（未在圖上表示）之接觸孔内部也形成栓柱33。 其次如圖37〜圖39所示在氧化矽膜31上部形成位元線BL。 位元線BL是在氧化矽膜31上部以濺鍍法堆積厚約1〇 nm之 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
> 1 I alai i.— I emmme 11 I Man ϋ —ϋ 11 ϋ ϋ I β 508757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 )
TiN膜（或WN膜）及厚約50 nm之W膜後，以光阻膜爲光罩將 這膜乾蝕等步驟形成。位元線BL是用來通電連接埋在通孔 32内部之栓柱33和介於埋在接觸孔12内部栓柱14之記憶單 元選擇用MISFETQt之η型半導體區（源極、汲極區）8之一端 。又元位線BL也可以用如特願平11-115871號記載之波紋鑲 嵌（Damascene)法形成。 如此本實施形態之DRAM在記憶單元選擇用MISFETQt之 閘極7之側壁上形成由氮化石夕膜構成之側壁絕緣膜1 〇及由氧 化石夕膜構成之側壁絕緣膜11，以這些側壁絕緣膜1 〇、11將 閘極7包圍，在閘極7之空間之接觸孔12、13内埋入栓柱14 。因此和以往只用比氧化矽膜比介電常數大之氮化矽膜構 成側壁絕緣膜之SAC技術比因可降低側壁絕緣膜之實效比 介電常數，可降低位元線電容之主要成分對字元線電容量。 又本實施形態之DRAM是以氧化矽膜及氮化矽膜堆積在閘 極7上部之蓋絕緣膜9上之層積膜所構成。因此只用比氧化 矽膜比介電常數大之氮化矽膜構成蓋絕緣膜之SAC技術比 因可降低蓋絕緣膜之實效比介電常數，可更進一步降低對 字元線電客量。 其次如圖40所示在位元線BL上以CVD法堆積厚約300 nm 之氧化矽膜34後，將其表面以c_MP法磨平。然後以CVD法 堆積厚約50 nm之氮化矽膜35後，乾蝕刻氮化矽膜35及氧化 石夕膜35、3 1在埋入前述栓柱14之接觸孔13上部形成通孔36。 其次在通孔36内部形成栓柱37，進一步在栓柱37之表面 形成金屬能障膜38。栓柱37和金屬能障膜38是用以下方法 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ---VK------------------訂—^-------線 | (請先閱讀背面之注意事項再填寫本頁) A7 B7 18 五、發明說明（ 形成。在氮化矽膜35上部以CVD法堆積p摻雜之η型多結晶 矽膜，以於通孔36之内部埋設η型多結晶矽膜後，再用乾式 蝕刻除去通孔外部之η型多結晶膜。此時，將在通孔36内部 之11型多結晶矽膜過蝕刻使得栓柱37之表面退到氮化矽膜35 表面下方，確保在氮化矽膜3 5上部埋入金屬能障膜3 8之空 間。接著在通孔36内之栓柱37上部埋入TaN (氮化鋥）膜後， 以CMP法磨除通孔36外部之TaN膜。 其次介於在通孔36上部形成之資料儲存用電容元件通道 t下邵電極及栓柱37之間的上述金屬能障膜3S，其目的是 在形成資料儲存用電容元件C之電容絕緣膜在高溫熱處理時 抑制在構成下部電極之以膜及構成栓柱37之多結晶矽膜之 界面產生不必要的反應。 如^所述在閘極7之側壁形成之2層側壁絕緣膜1〇、u， 其中外側側壁絕緣膜n因爲在閘極7之側壁上之高度比蓋絕 緣膜9之上面爲低，故沿著閘極長方向接觸孔丨2、13之斷面 上部的徑比底部的徑爲大（參照圖2句。即埋在接觸孔ΐ2、Η 内部之栓柱14之徑和在接觸孔12、13之底部比上部爲大。 藉此，在接觸孔13之上部形成通孔36時，縱使光罩對合 偏離使通孔36之中心偏離接觸孔13之中心，因接觸孔^之 表面積夠大仍可確保兩者之接觸面積。 之後，在通孔36之上部形成由下部電極41、電容絕緣膜 42及上邵電極43構成之資料儲存用電容元件c ,經由埋在通 孔36内部之栓柱37及接觸孔13内部之栓柱14資料儲存用電容 兀件C乙下邵電極41和記憶單元選擇用MISFETQt<n型半導 丨7------------------；訂_丨·— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -21 757 757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（19 ) 體區（源極、汲極區）8之另一端通電連接，完成圖2所示 DRAM記憶單元。 i料儲存用電容元件C形成時如圖41所示在氮化秒膜35上 部以CVD法堆積厚約1 " m之厚氧化矽膜3 9，接著以光阻膜 爲光罩將氧化矽膜39乾蝕刻在通孔36上部形成溝40。以氮 化石夕膜35爲阻隔蝕刻矽氧化膜39避免下層之氧化矽膜34被 削除。 其次在光阻膜除去後，在包含溝4〇内部之氧化矽膜39部 以CVD法堆積厚約70〜8〇 nmiRiy^。其次爲防止除去溝4〇 内邵之Ru膜，在溝4〇内部埋入光阻膜後，以乾蝕刻除去沒 被光阻膜包覆之溝4〇外部之1^膜，再用拋光的方法除去埋 在溝40内部之以膜，如此形成溝4〇側壁及底部由Ru膜構成 之下部電極41。 其’人在包含形成下部電極4 1之溝40内部之氧化矽膜3 9上 形成電容絕緣膜42。電容絕緣膜42是以CVD法堆積厚約2〇 nmiBST膜所構成。除BST膜以外也可用其他如BaTi〇〆鈦 S 父銷）、PbTi03(鈦酸鉛）、PZT、pLT、pLZT 等 pe_skite 型 金屬氧化物高導電膜構成電容絕緣膜42。其次在電容絕緣 月吴42上部形成上部電極43。上部電極43是以cvd法或濺鍍 法堆積厚約200 11111之1111膜所構成。到此爲止完成由Ru膜構 成之下卩兒極4 1、BST膜構成之電容絕緣膜42及由Ru膜構 成上邵電極43之資料儲存用電容元件c。此後在資料儲存用 電客兀件C上邵形成包夾層間絕緣膜約2層之A1配線，在最 上層A1配線上邵形成保護膜（圖示省略）。 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --,l·-----------------•訂-丨 ^-------線 (請先閱讀背面之注音？事項再填寫本頁) 观757 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（20 ) 實施形態2 以圖42〜圖45步驟順序説明本實施形態之1)11八1^製造方法 。首先如圖42所示和*述實施形態i㈣的方法形成記憶單 元選擇用MISFETQt，接著在其上部形成氧化梦膜2丨〜^後 ，在氧化矽膜23上邵形成耐蝕光罩24。到此爲止之步驟和 削述實施形態1之圖3〜圖1 8所示相同。 其次如圖4 3所示以耐蝕光罩2 4爲光罩乾蝕刻氧化矽膜2工 、22、23，在閘極7之空間形成接觸孔（開孔部）12、i3。此 時在本實施形態也蝕刻覆在n型半導體區（源極、汲極區）8 上之氮化矽膜10A，使η型半導體區（源極、汲極區）8從接觸 孔（開孔部）丨2、Π之底部露出。和前述實施形態丨相同到此 爲止在閘極7 (字元線WL)之側壁形成以氮化矽膜1〇Α構成之 側壁絕緣膜10。 其次在因乾蝕受損之η型半導體區（源極、汲極區）8表面 輕微乾蝕後，如圖44所示在基板iacvD法堆積厚約3〇 nm 炙氧化矽膜11A，接著如圖45所示非等方向性蝕刻氧化矽膜 11A，在閘極7 (字元線WL)之侧壁形成厚約3〇 nm之氧化矽 膜11A構成之側壁絕緣膜n。此後之步驟和前述實施形態i 相同。 . 如此本實施形態之製造方法是_在接觸孔12、13底部之氮 化矽10A膜除去後，因在閘極7 (字元線WL)之側壁形成側壁 絕緣膜11，不會在側壁絕緣膜u之底部殘留氮化矽膜1〇A。 (圖 45) 〇 另一方面如釗述第1實施形態之製造方法在閘極7 (字元線 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） \------------------ιτί*-------線 (請先閱讀背面之注意事項再填寫本頁) 508757 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（21 ) wl)之側壁形成側壁絕緣膜丨丨後，除去在接觸孔I〗、^底 部之氮化珍膜10Α，在側壁絕緣膜u之底部殘留氮化矽2 10 A (圖26)。如此若在閘極7 (字元線WL)之側壁端部殘留氮 化矽膜10A，會使此氮化矽膜及其下層之閘桎絕緣田膜6 <介面帶電，造成記憶單元漏電流變動之主因。 本實施形態之製造方法因在閘電極7 (字元線w L)之側壁 端部不留任何氮切膜1〇A，故可防止上述記憶單元特性= 動等不良情形。 欠 以上是以本發明實施形態之具體説明。但不限於前述實 施形態，只要不超出其要旨範圍可有各種變更。 貝 發明之效旲 ‘ 以下簡單説明本發明代表性效果。 —本發明可降低位元線之電容因此在讀取資料儲存用電容 =件積存之電荷（資料）時可加大信號電壓，使得信號之雜訊 容忍變大，且可延遲再生週期減低電力消費。 又接在-條位元線上之記憶單數增加可減少讀出放大器 個數，從而縮小晶片面積，增加單位晶圓之晶片數提高材 料使用率。 圖式之簡單説明 ^ [圖1】 _ 形成本發明之一種實施態DRAM半導體晶片全體平 [圖2】 表示本發明之-種實施態DRAM構成半導體基板重要部分 斷面圖。 24 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) --------IT· J-------線秦 經濟部智慧財產局員工消費合作社印制衣 508757 A7 B7______ 五、發明說明（22 ) 【圖3】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分平面圖。 【圖4】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖5】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 _ 【圖6】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖7】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖8】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖9】 - 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 . 【圖10】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） IV-----------------tTi「------線· (請先閱讀背面之注意事項再填寫本頁) ^08757 A7 B7___ 五、發明說明（23 ) 【圖11】 表示本發明之—種實施態DRAM之製造方法半導體基板之 重要部分平面圖。 【圖12】 表不本發明之—種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖13】 表不本發明之一種實施態DRam之製造方法半導體基板之 重要部分斷面圖。 【圖14】 表不本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖15】 表777本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖16】 表777本發明之—種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖17】 _ 表717本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 [圖18】 表777本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 -26- 本紙張尺度適用中關家標準（CNS)A4規格咖χ 297公髮） (請先閱讀背面之注意事項再填寫本頁) --------.訂丨"-------線* 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 508757 A7 B7 五、發明說明（24 ) [圖19】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分平面圖。 [圖20】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 [圖21】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 - [圖22】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要邵分斷面圖。 【圖23】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖24】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖25】 - 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要邵分斷面圖。 - 【圖26】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂·丨，-------線赢 508757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（25 ) 【圖27】 表示本發明之一種實施態dram之製造方法半導體基板之 重要部分斷面圖。 【圖28】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 [圖29】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 _ 【圖30】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖31】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖32】 (a)是使用有溝狀開孔部之耐蝕刻光罩形成接觸孔之概略 平面圖，（b)及（c)是使用有孔狀開孔部之耐蝕刻光罩形成接 觸孔之概略平面圖。 · 【圖33】 _ (a)是關於在閘極侧壁形成侧壁絕緣膜後，在閘極空間形 成接觸孔之情形，溝狀開孔部之寬度及孔狀開孔部之徑及 接觸面積之關係圖，（b)是關於在閘極空間形成接觸孔後， 在閘極側壁形成側壁絕緣膜之情形，溝狀開孔部之寬度及 -28 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---^------------------•訂 i,-------線赢 (請先閱讀背面之注意事項再填寫本頁) 508757 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（26) 孔狀開孔邵之徑及接觸面積之關係圖。 【圖34】 表示本發明之一種實施態DRam之製造方法半導體基板之 重要部分平面圖。 【圖35】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 [.圖36】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 [圖37】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分平面圖。 【圖38】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖39】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要邵分斷面圖。 . 【圖40】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖41】 表示本發明之一種實施態DRAM之製造方法半導體基板之 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I---------Ψ------ --•訂i·-------線赢 (請先閱讀背面之注意事項再填寫本頁) 508757 A7 _B7_ 五、發明說明（27 ) 重要部分斷面圖。 【圖42】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分平面圖。 【圖43】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖44】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 【圖45】 表示本發明之一種實施態DRAM之製造方法半導體基板之 重要部分斷面圖。 (請先閱讀背面之注意事項再填寫本頁) ---------訂— 華 經濟部智慧財產局員工消費合作社印製 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. ^yjQ/y/ A8B8C8D8 申請專利範圍 2· 4. 經濟部智慧財產局員工消費合作社印製 6. 一種半導體積體電路裝置，其特徵爲具有 ·· MISFET，形 成在半導體基板上；接觸孔，形成在前述MISFET之源極 、汲極區上；導電體，形成在前述接觸孔内部且與前述 源極、汲極區通電連接；及第丨絕緣膜，形成在前述導電 體周圍，其中前述第丨絕緣膜在前述接觸孔底部係包圍前 述；私體之周圍而形成，而在前述接觸孔上部則至少除 去一部分而不包圍前述導電體之周圍而形成。 一種半導體積體電路裝置，其特徵爲具有：MISFET，形 成在半導體基板上；接觸孔，形成在前述^[1517£丁之源極 及極區上’導電體’形成在前述接觸孔内部且與前述 源極、汲極區通電連接；及第丨絕緣膜，形成在前述導電 體周圍，其中前述第1絕緣膜之高度部分或全體比前述導 電體爲低。 根據申請專利範圍第2項之半導體積體電路裝置，其中前 述第1絕緣膜高度低的部分被前述導電體覆蓋。 根據申請專利範圍第2項之半導體積體電路裝置，其中前 述MISFET之閘極上形成蓋絕緣膜，前述第i絕緣膜低的 邯分 < 高度比前述閘極之上端部爲高，前述蓋絕緣膜之 上端部爲低。 根據申請專利範圍第4項之半導體積體電路裝置，其中前 述盍絕緣膜是以氮化矽爲主成分。 根據申請專利範圍第4項之半導體積體電路裝置，其中前 述第1絕緣膜之比介電常數比前述蓋絕緣膜之比介電常數
    x 297公釐） -I I If------- - · I I---- - ^ · I 1· I----· · (請先閱讀背面之注意事項再填寫本頁) 508757 A8 B8 C8 D8 六、申請專利範圍 7· 一種半導體積體電路裝置，其特徵爲具有：MISFET，形 成在半導體基板上；接觸孔，形成在前述1^131?£1[之源極 、汲極區上；導電體，形成在前述接觸孔内部且與前述 源極、汲極區通電連接；第丨側壁絕緣膜，包圍前述導電 體周圍而形成，及第2側壁絕緣膜，包圍前述第丨側壁絕 緣膜周目而形成，#中前述第⑽壁絕緣膜之高度部分或 全體比前述第2側壁絕緣膜爲低。 8*根據申請專利範圍第7項之半導體積體電路裝置，其中前 述第1側壁絕緣膜是以氧化矽爲主成分，前述第2側壁絕 緣膜是以氮化矽爲主成分。- 9·根據申請專利範圍第7項之半導體積體電路裝置，其中前 述第1側壁絕緣膜之高度低的部分被前述導電體覆蓋。 10·根據申請專利範圍第7項之半導體積體電路裝置，=中前 述第1侧壁絕緣膜之膜厚比前述第2側壁絕緣膜之膜 大。 11·根據申請專利範圍第10項之半導體積體電路裝置，其中 前述第1側壁絕緣膜之比介電常數比前述第2側壁絕緣膜 之比介電常數爲小。 12. —種半導體積體電路裝置，其特徵爲具有：第丨及第2字 元線，形成在半導體基板上；第丨及第2絕緣膜，分別形 成在前述第丨及第2字元線上；—接觸孔，形成在前述第〗及 第2字元線之間；及導電體，形成在前述接觸孔内部；盆 中前述幻及第2字元線之間’形成第3及第4絕緣膜構成 前述接觸孔側壁，在前述導電體周圍形. 义乐）緣膜，前 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂——^------線. 經濟部智慧財產局員工消費合作社印製
    經濟部智慧財產局員工消費合作社印製 述第5側壁絕緣膜之高度部分或全體比前第3及第4側壁 絕緣膜之上端部爲低。 13·，據^青專利範圍第12項之半導體積體電路裝置，其中 1 )迟第5紇緣膜之尚度低的郅分被前述導電體覆蓋。 4·=據申請專利範圍第η項之半導體積體電路裝=，其中 =半導體基板上形成以前述第以元線的一部分爲閉極 〈第1 MISFET及以前述第2字元線的一部分爲閘極之第2 i^ISFET之，在前述接觸孔内部形成之前述導電體和前述 罘1及2 MISFET之源極、汲極區的一者通電連接。 15.—種半導體積體電路裝置之製造方法，其包含以下步驟： /a)在半導體基板上形成第丨導電膜後，在前述第1導電 膜上邵形成第1絕緣膜之步驟； —(b)蚀刻前述第i導電膜及第i絕緣膜，以形成第i及第2 孚元’泉 '及覆盍如述第1及第2字元線上部之第1及第2蓋 絕緣膜之步驟； (CO形成以前述第丨字元線之一部分爲閘極之第f misfet及以前述第2字元線之一部分爲閘極之第2 MISFET之步驟； ⑷在，包含前述第i及第2字元線之間，冑述半導體基板 上形成第2絕緣膜後，在前述第2絕緣膜上形成具有溝狀 開孔部之光罩圖樣之步驟；_ 八' k)用具有溝狀開孔部之光罩圖樣、及前述第丨及第二蓋 絕緣膜做爲光罩蝕刻前述第2絕緣膜，在前述第1及第2 MISFET之源極、没極區之一者之上部㈣開孔部，並在 -33 - ^紙張尺度適用中關家標準（CNS)A4規格（210 X 297公釐）
    508757 六 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 前述源極、汲極區之另一者之上部形成第2開孔部之步 驟； (f) 在前述第1及2開孔部内部形成第2導·電膜之步驟；及 (g) 形成穿過前述第1開孔和前述源極、汲極區一側通 電連接之位元線、穿過前述第2開孔和前述源極、汲極區 另一側通電連接之電容元件之步驟。 16·根據申請專利範圍第15項之半導體積體電路裝置之製造 方法’其中前述光罩圖樣之開孔部是跨越在第1及第2字 元線之上部形成的。 17.—種半導體積體電路裝置之製造方法，其包含以下步驟： (a) 在半導體基板上形成第1導電膜後，在前述第1導電 膜上部形成第1絕緣膜之步驟； (b) 蝕刻前述第1導電膜及第丨絕緣膜，以形成第1及第2 配線、及覆蓋如述弟1及第2配線上部之第1及第2 ^:絕緣 膜之步驟； (c) 在包含前述第1及第2配線之間，前述半導體基板上 形成第2絕緣膜後’在前述第2絕緣膜上形成具有溝狀開 孔部之第1膜之步驟； (d) 以前述第1膜爲光罩，以前述第1及第2蓋絕緣膜爲 蚀刻阻隔膜’蚀刻第2絕緣膜’以在前述第2絕緣膜上形 成開孔部之步驟； _ (e) 在前述開孔部内部形成側壁絕緣膜之步驟； (f) 除去一部分前述側壁絕緣膜之步碟；及 (g) 在形成前述側壁絕緣膜之前述開孔部内部形成栓柱 34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） #· I n ϋ Μϋ ϋ— n I 一 ’ I ϋ n ϋ n —ϋ ϋ ϋ I 言 矣 (請先閲讀背面之注意事項再填寫本頁) 508757 六、申請專利範圍 之步驟 18. 根據申請專利範圍第17項之半導體積體電路裝置之製造 方法，其中削述（g)步驟包含在包含開孔部内部之前述半 導體基板上形成第2導體膜之步驟，及除去在前述蓋絕緣 膜上之前述第2導電膜，在前述開孔部内部形成以第2導 電膜之一邵分構成之拾柱之步驟。 19. 根據申請專利範圍第18項之半導體積體電路裝置之製造 方法，其中‘述盍絕緣膜之前述第2導電膜之除去步驟是 以CMP法或回蚀法進行。 20. 根據申請專利範圍第18項之半導體積體電路裝置之製造 方法，其中前述蓋絕緣膜之前述第2導電膜之除去步驟是 以前述蓋絕緣膜阻隔之CMP法或回蝕法進行。 U•根據申請專利範圍第17項之半導體積體電路裝置之製造 方法，其中前述（f)步驟爲其前述側壁絕緣膜至少一部分 的高度做成較前述蓋絕緣膜之上面爲低者。 22. 根據申t青專利範圍第21項之半導體積體電路裝置之製造 方法，其中前述(f)步驟爲以非等方向性蚀刻法進行者。° 23. 根據申1青專利範圍第17項之半導體積體電路t置之製造 万法，其中另包含在進行前述⑷步驟之前在包含 第2配線之間，前述半導體基板上形成第3絕緣膜之° 24. 根據申請專利範圍第23項之半導體積體電路裝署、 方If中前述⑴步驟是以前述第3絕緣膜爲;^阻^ 進行非等方向性蚀刻者。 m 25. 根據申請專利範圍第23項之半導體積體電路裝置之製^ I____ -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
    •—-----------------訂—；------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 B8 —-__ C8 'D8 六、申請s- 方去’其中前述第3絕緣膜之厚度比前述側壁絕緣膜之膜 厚小。 •根據申請專利範圍第23項之半導體積體電路裝置之製造 :法，其中前述第3絕緣膜之比介電常數比前述側壁絕緣 膜之比介電常數小。 土 27·根據申請專利範圍第17項之半導體積體電路裝置之製造 方法’其中沿前述第1及第2配線寬度方向前述側壁絕緣 膜之膜厚大約等同於前述第丨及第2配線和前述開孔部合 併稍大的厚度。 28·—種半導體積體電路裝置之製造方法，其包含以下步驟： (a) 在半導體基板上形成第1導電膜後，在前述第丨導電 膜上部形成第1絕緣膜之步驟； (b) 在前述第1絕緣膜上形成第2絕緣膜後，在前述第2 絕緣膜上形成光阻膜之步驟； (c) 以前述光阻膜爲光罩蝕刻前述第1及第2絕緣膜之步 骤； (d) 以前述第1絕緣膜爲光罩蝕刻前述第1導電膜以形成 第1及第2配線之步驟； (e) 在包含前述第1及第2配線之間，前述半導體基板上 形成第3絕緣膜後，在前述第3絕緣膜上形成第1膜之步驟 ;及 (f) 以相對於前述第1膜及第丨絕緣膜之蝕刻速度比前述 第2絕緣膜之蝕刻速度爲小的方法蝕刻第2絕緣膜以形成 前述第1及第2配線間開孔之步驟。 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297^17 w Is a— I Hi n ·ϋ I n in m I ·ϋ I n ϋ n n j、I ϋ n n n (請先閱讀背面之注意事項再填寫本頁) 線· J^757 A8 B8 C8 D8 六、 申請專利範圍 29.根據申請專利範圍第28項之半導體積體電路裝置之製造 方法’其中前述（c)步驟之餘刻相對第2絶緣膜之独刻速 度比前述第1絕緣膜之蝕刻速度爲大的方法進行。 3〇,根據申請專利範圍第2S項之半導體積體電路^置之製造 方法，其中前述第1絕緣膜是以氮化矽爲主成分構成之絕 緣膜，前述第2侧壁絕緣膜是以氧化石夕爲主成分構成之絕 緣膜。 31. 根據申請專利範圍第28項之半導體積體電路裝置之製造方 法，其中前述第1絕緣膜是以氧化矽爲主成分之絕緣膜及 其上部形成之氮化矽爲主成分之絕緣膜所構成，前述第2 側壁絕緣膜是以氮化;?夕爲主成分所構成。 32. 根據申請專利範圍第28項之半導體積體電路裝置之製造 方法，其另包含以下步驟： (g) 在包含前開孔部側壁上之前述半導體基板主面上形 成第4絕緣膜之步驟；及 (h) 對前述第4絕緣膜之蝕刻速度比對前述第1絕緣膜之 蝕刻速度爲大的方法將前述第4絕緣膜以非方向性蝕刻在 前述開孔部之側壁上形成以前述第4絕緣膜的一部分構成 之側壁絕緣膜。 --*L-----------------訂---------線- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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