CN113497124A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体技术领域，提出了一种半导体器件及其制造方法，半导体器件包括衬底、栅氧化层、栅电极以及注入区，衬底包括沟槽、源区、漏区以及沟道区，沟槽包括沟槽侧壁和沟槽底壁；栅氧化层设置在沟槽内，栅氧化层包括凹槽；栅电极设置在凹槽内；注入区位于沟槽底壁的至少一侧，且注入区的至少部分相对于源区更靠近漏区，以使沟道区靠近注入区的部分的阈值电压小于远离注入区的部分的阈值电压。本公开的半导体器件通过在凹槽的内侧或外侧设置有注入区，从而会减小沟道区靠近注入区位置处的阈值电压，由于沟道区存在阈值电压相对较小的区域，则此部分的沟道区就更容易形成导通通道，也避免了此处沟道区内的电荷迁移。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
随着电子科技的发展，电子设备变得更小更有处理能力，这也对存储装置与存储器的要求越来越高。高集成度的元件设计可以达成元件尺寸微缩以及存储容量增加的功效。
动态随机存取存储器(dynamic random access memory，DRAM)由于“列锤效应”(row hammering)问题会导致失效。列锤效应问题会造成通过栅(pass-gate，PG)的电荷迁移。在对单条列不断存取的运作环境下，其通过栅端所感应出的寄生电子很容易漏电至位线接触端，造成邻近非存取列的数据崩溃。而高度集成化的元件，字线间距缩小，会使得“列锤效应”问题更为严重，尤其是栅端的底部。
发明内容
本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种半导体器件及其制造方法。
根据本发明的第一个方面，提供了一种半导体器件，包括：
衬底，衬底包括沟槽、源区、漏区以及沟道区，沟槽包括沟槽侧壁和沟槽底壁；
栅氧化层，栅氧化层设置在沟槽内，栅氧化层包括凹槽；
栅电极，栅电极设置在凹槽内；
注入区，注入区位于沟槽底壁的至少一侧，且注入区的至少部分相对于源区更靠近漏区，以使沟道区靠近注入区的部分的阈值电压小于远离注入区的部分的阈值电压。
在本发明的一个实施例中，沟槽底壁具有底端，注入区沿沟槽底壁的延伸方向延伸，注入区位于底端靠近漏区的一侧。
在本发明的一个实施例中，源区和漏区之间的沟道区的长度为A，注入区的长度为B，其中，10B≤A≤12B。
在本发明的一个实施例中，栅电极均设置在凹槽内，半导体器件还包括：
覆盖层，覆盖层设置在栅电极上，且位于凹槽内。
在本发明的一个实施例中，衬底为P型衬底，源区和漏区均为N型离子掺杂区。
在本发明的一个实施例中，栅电极为多个，相邻两个栅电极之间共用一个漏区。
在本发明的一个实施例中，注入区设置在栅氧化层和栅电极中的至少之一内；
其中，注入区为低功函数区。
在本发明的一个实施例中，低功函数区包括低功函数材料，低功函数材料的功函数小于4.55eV。
在本发明的一个实施例中，低功函数材料的功函数大于3.8eV。
在本发明的一个实施例中，注入区设置在衬底内；
其中，注入区为衬底的反态掺杂区。
在本发明的一个实施例中，反态掺杂区与栅氧化层相接触，反态掺杂区包括磷离子和砷离子中的至少之一。
在本发明的一个实施例中，沟槽底壁的两侧均设置有注入区；
其中，栅氧化层和栅电极中的至少之一内设置的注入区为低功函数区；衬底内设置的注入区为衬底的反态掺杂区。
根据本发明的第二个方面，提供了一种半导体器件的制造方法，包括：
提供衬底；
在衬底上形成沟槽，并在沟槽内形成栅氧化层，沟槽包括沟槽侧壁和沟槽底壁；
在栅氧化层的凹槽内形成栅电极；
在衬底上形成源区和漏区；
在沟槽底壁的至少一侧形成注入区，并且注入区的至少部分相对于源区更靠近漏区，以使沟道区靠近注入区的部分的阈值电压小于远离注入区的部分的阈值电压。
在本发明的一个实施例中，形成注入区的方法包括：
在栅氧化层和栅电极中的至少之一内注入低功函数材料。
在本发明的一个实施例中，形成注入区的方法包括：
在衬底内注入与衬底的离子相反的离子。
在本发明的一个实施例中，在形成注入区前，半导体器件的制备方法还包括：
在衬底上形成光阻层，光阻层遮挡部分的漏区，以露出漏区的中部；
按照预设路径进行注入以形成注入区，预设路径与漏区的中部相交，且倾斜于漏区的顶端。
本发明的半导体器件通过在凹槽的内侧或外侧设置有注入区，从而会减小沟道区靠近注入区位置处的阈值电压，由于沟道区存在阈值电压相对较小的区域，则此部分的沟道区就更容易形成导通通道，也避免了此处沟道区内的电荷迁移。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体器件的结构示意图；
图2是根据另一示例性实施方式示出的一种半导体器件的结构示意图；
图3是根据一示例性实施方式示出的一种半导体器件的注入区的制造过程的结构示意图；
图4是根据另一示例性实施方式示出的一种半导体器件的注入区的制造过程的结构示意图。
附图标记说明如下：
11、沟槽；111、槽侧壁；112、沟槽底壁；113、底端；12、源区；13、漏区；14、衬底；20、栅氧化层；21、凹槽；30、栅电极；40、注入区；50、覆盖层；60、光阻层。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本发明的一个实施例提供了一种半导体器件，请参考图1和图2，半导体器件包括：衬底14，衬底14包括沟槽11、源区12、漏区13以及沟道区，沟槽11包括沟槽侧壁111和沟槽底壁112；栅氧化层20，栅氧化层20设置在沟槽11内，栅氧化层20包括凹槽21；栅电极30，栅电极30设置在凹槽21内；注入区40，注入区40位于沟槽底壁112的至少一侧，且注入区40的至少部分相对于源区12更靠近漏区13，以使沟道区靠近注入区40的部分的阈值电压小于远离注入区40的部分的阈值电压。
本发明一个实施例的半导体器件通过在凹槽21的内侧或外侧设置有注入区40，从而会减小沟道区靠近注入区40位置处的阈值电压，由于沟道区存在阈值电压相对较小的区域，则此部分的沟道区就更容易形成导通通道，也避免了此处沟道区内的电荷迁移，从而解决了现有技术中由于电荷迁移而导致半导体器件损坏的问题。
在一个实施例中，沟道区底部的电荷更容易出现迁移问题，故在靠近沟槽底壁112的位置处设置有注入区40，以此减小沟道区底部的阈值电压，而在对单条列不断存取的运作环境下，其通过栅电极30所感应出的寄生电子很容易漏电至位线接触端，即与漏区13的连接位置处，故需要保证注入区40的至少部分相对于源区12更靠近漏区13，从而使得沟道区底部靠近漏区13的阈值电压减小。
在一个实施例中，如图1所示，沟槽11为一个U形槽，其包括沟槽侧壁111和沟槽底壁112，沟槽侧壁111的两个端部分别连接源区12和漏区13，即沟槽底壁112的一半靠近源区12，沟槽底壁112的另一半靠近漏区13，而靠近漏区13的一半沟槽底壁112内侧，和/或外侧设置有注入区40。沟槽底壁112是弧形面，而沟槽侧壁111为两个平面，而环绕沟槽11设置的沟道区其底部的电荷更容易出现迁移，即与沟槽侧壁111相对的位置处，而通过在沟槽底壁112的内侧或外侧设置有离注入区40都可以改变沟道区底部的阈值电压。
在一个实施例中，沟道区靠近注入区40的部分的阈值电压比远离注入区40的部分的阈值电压小0.05V-0.1V。
在一个实施例中，如图1所示，沟槽底壁112具有底端113，注入区40沿沟槽底壁112的延伸方向延伸，注入区40位于底端113靠近漏区13的一侧。底端113即为沟槽底壁112的最低点，而位于其两侧的壁面分别靠近源区12和漏区13，此处注入区40位于靠近漏区13的壁面侧，即用于减小沟道区底部靠近漏区13一侧的阈值电压。其中，沟槽11的延伸方向以及凹槽21的延伸方向大致相同，即均形成了U形槽，而注入区40则是沿着某个U形槽的延伸方向延伸，此处的延伸方向主要是表示延伸的趋势相同。
在一个实施例中，源区12和漏区13之间的沟道区的长度为A，注入区40的长度为B，其中，10B≤A≤12B。沟道区的长度就是由源区12和漏区13相互导通的路径，即由与源区12相连接的一端到与漏区13相连接的另一端的距离，而注入区40的长度方向与沟道区的长度方向相一致，其整体尺寸较小，只需改变部分的沟道区的阈值电压。
如图1所示，栅电极30均设置在凹槽21内，半导体器件还包括：覆盖层50，覆盖层50设置在栅电极30上，且位于凹槽21内。覆盖层50填充在凹槽21内以遮挡栅电极30，而源区12、漏区13、栅氧化层20以及覆盖层50的顶部在同一个平面上。覆盖层50为氮化钛(TiN)层。
在一个实施例中，衬底14为P型衬底，源区12和漏区13均为N型离子掺杂区。
在一个实施例中，衬底14为P型衬底，源区12和漏区13为两个通过N型离子掺杂形成的N型区，沟道区连接源区12和漏区13。P型衬底为注入P型离子(硼B或镓Ga等Ⅲ族元素离子)的衬底，源区12和漏区13为两个注入N型离子(磷P或砷As等Ⅴ族元素离子)的轻掺杂区(Lightly Doped Drain，简称LDD)。
在一个实施例中，栅电极30为多个，相邻两个栅电极30之间共用一个漏区13。衬底14包括多个沟槽11，而每个沟槽11内均设置有栅氧化层20、栅电极30，并对应有注入区40。通过将相邻两个栅电极30共用一个漏区13可以减小半导体器件的尺寸，即相邻两个栅电极30的距离也就越近，此设计会使得列锤效应问题更加严重，故通过注入区40的设置可以避免列锤效应问题。对于相邻两个栅电极30，其对应的两个注入区40相对设置，即靠近位于两个源区12之间的漏区13侧。
如图1所示，注入区40设置在栅氧化层20和栅电极30中的至少之一内；其中，注入区40为低功函数区。低功函数区的设置能够减小沟道区底部靠近漏区13一侧的阈值电压。
在一个实施例中，栅氧化层20和栅电极30均为中心对称结构，将其沿中心线切开，一半靠近源区12，另一半靠近漏区13，而低功函数区是位于靠近漏区13的另一半内。
在一个实施例中，当低功函数区设置在栅电极30内时，其可与栅氧化层20相接触。相应地，当低功函数区设置在栅氧化层20内时，其可与栅电极30以及沟槽底壁112的至少一个相接触。
在一个实施例中，低功函数区包括低功函数材料，低功函数材料的功函数小于4.55eV。低功函数材料可以直接注入到栅氧化层20和/或栅电极30内。
在一个实施例中，低功函数材料的功函数大于3.8eV。低功函数材料的功函数范围为3.8eV-4.55eV，低功函数材料可以为钛/氮化钛(Ti/TiN)。
如图2所示，注入区40设置在衬底14内；其中，注入区40为衬底14的反态掺杂区。注入区40注入的离子与衬底14的离子为相反的离子，即，当衬底14为P型衬底(P型离子)时，注入区40内注入的为N型离子，通过注入反态掺杂降低沟道区的阈值电压。
在一个实施例中，反态掺杂区与栅氧化层20相接触，反态掺杂区包括磷离子和砷离子中的至少之一。其中，反态掺杂区包括P31。
在一个实施例中，沟槽底壁112的两侧均设置有注入区40；其中，栅氧化层20和栅电极30中的至少之一内设置的注入区40为低功函数区；衬底14内设置的注入区40为衬底14的反态掺杂区。其中，低功函数区包括低功函数材料，低功函数材料的功函数范围为3.8eV-4.55eV，低功函数材料可以为钛/氮化钛(Ti/TiN)，而反态掺杂区包括磷离子和砷离子中的至少之一。
本发明的一个实施例还提供了一种半导体器件的制造方法，包括：提供衬底14；在衬底14上形成沟槽11，并在沟槽11内形成栅氧化层20，沟槽11包括沟槽侧壁111和沟槽底壁112；在栅氧化层20的凹槽21内形成栅电极30；在衬底14上形成源区12和漏区13；在沟槽底壁112的至少一侧形成注入区40，并且注入区40的至少部分相对于源区12更靠近漏区13，以使沟道区靠近注入区40的部分的阈值电压小于远离注入区40的部分的阈值电压。
在一个实施例中，当将完栅氧化层20和栅电极30形成到衬底14上后，完成源区12和漏区13的成型，然后在栅氧化层20、栅电极30以及衬底14的至少之一内形成注入区40，以改变沟道区的阈值电压。
在一个实施例中，在栅氧化层20的凹槽21内形成栅电极30后，半导体器件的制造方法还包括：在栅氧化层20上形成覆盖层50。覆盖层50填充在凹槽21内以遮挡栅电极30，而源区12、漏区13、栅氧化层20以及覆盖层50的顶部在同一个平面上。覆盖层50为氮化钛(TiN)层。
在一个实施例中，提供的衬底14为P型衬底，通过在P型衬底内进行N型离子掺杂形成源区12和漏区13。P型衬底为注入P型离子(硼B或镓Ga等Ⅲ族元素离子)的衬底，源区12和漏区13为两个注入N型离子(磷P或砷As等Ⅴ族元素离子)的轻掺杂区(Lightly DopedDrain，简称LDD)。
在一个实施例中，形成注入区40的方法包括：在栅氧化层20和栅电极30中的至少之一内注入低功函数材料。其中，低功函数材料的功函数范围为3.8eV-4.55eV，低功函数材料可以为钛/氮化钛(Ti/TiN)。
在一个实施例中，形成注入区40的方法包括：在衬底14内注入与衬底14的离子相反的离子。即当衬底14为P型衬底(P型离子)时，注入区40内注入的为N型离子，其为反态离子注入，反态离子包括磷离子和砷离子中的至少之一，其中，砷离子为P31。
在一个实施例中，在形成注入区40前，半导体器件的制备方法还包括：在衬底14上形成光阻层60，光阻层60遮挡部分的漏区13，以露出漏区13的中部；按照预设路径进行注入以形成注入区40，预设路径与漏区13的中部相交，且倾斜于漏区13的顶端。预设路径需要避开光阻层60，故需要与漏区13未受光阻层60遮挡的部分相交。
如图3所示，在形成栅氧化层20、栅电极30、覆盖层50、源区12以及漏区13后，形成光阻层60，光阻层60覆盖源区12、栅氧化层20、覆盖层50的全部以及漏区13的部分，而漏区13外漏的部分用作为注入低功函数材料的通道，而其注入通道可沿预设路径S1以及S2进行不同位置处的注入。为了保证注入数量，会沿多个相平行的路径进行注入。
如图4所示，在形成栅氧化层20、栅电极30、覆盖层50、源区12以及漏区13后，形成光阻层60，光阻层60覆盖源区12、栅氧化层20、覆盖层50的全部以及漏区13的部分，而漏区13外漏的部分用作为注入反态离子的通道，而其注入通道可沿预设路径S3以及S4进行不同位置处的注入。为了保证注入数量，会沿多个相平行的路径进行注入。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (16)

1.一种半导体器件，其特征在于，包括：
衬底(14)，所述衬底(14)包括沟槽(11)、源区(12)、漏区(13)以及沟道区，所述沟槽(11)包括沟槽侧壁(111)和沟槽底壁(112)；
栅氧化层(20)，所述栅氧化层(20)设置在所述沟槽(11)内，所述栅氧化层(20)包括凹槽(21)；
栅电极(30)，所述栅电极(30)设置在所述凹槽(21)内；
注入区(40)，所述注入区(40)位于所述沟槽底壁(112)的至少一侧，且所述注入区(40)的至少部分相对于所述源区(12)更靠近所述漏区(13)，以使所述沟道区靠近所述注入区(40)的部分的阈值电压小于远离所述注入区(40)的部分的阈值电压。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟槽底壁(112)具有底端(113)，所述注入区(40)沿所述沟槽底壁(112)的延伸方向延伸，所述注入区(40)位于所述底端(113)靠近所述漏区(13)的一侧。
3.根据权利要求1所述的半导体器件，其特征在于，所述源区(12)和所述漏区(13)之间的所述沟道区的长度为A，所述注入区(40)的长度为B，其中，10B≤A≤12B。
4.根据权利要求1所述的半导体器件，其特征在于，所述栅电极(30)均设置在所述凹槽(21)内，所述半导体器件还包括：
覆盖层(50)，所述覆盖层(50)设置在所述栅电极(30)上，且位于所述凹槽(21)内。
5.根据权利要求1所述的半导体器件，其特征在于，所述衬底(14)为P型衬底，所述源区(12)和所述漏区(13)均为N型离子掺杂区。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅电极(30)为多个，相邻两个所述栅电极(30)之间共用一个所述漏区(13)。
7.根据权利要求1至6中任一项所述的半导体器件，其特征在于，所述注入区(40)设置在所述栅氧化层(20)和所述栅电极(30)中的至少之一内；
其中，所述注入区(40)为低功函数区。
8.根据权利要求7所述的半导体器件，其特征在于，所述低功函数区包括低功函数材料，所述低功函数材料的功函数小于4.55eV。
9.根据权利要求8所述的半导体器件，其特征在于，所述低功函数材料的功函数大于3.8eV。
10.根据权利要求1至6中任一项所述的半导体器件，其特征在于，所述注入区(40)设置在所述衬底(14)内；
其中，所述注入区(40)为所述衬底(14)的反态掺杂区。
11.根据权利要求10所述的半导体器件，其特征在于，所述反态掺杂区与所述栅氧化层(20)相接触，所述反态掺杂区包括磷离子和砷离子中的至少之一。
12.根据权利要求1至6中任一项所述的半导体器件，其特征在于，所述沟槽底壁(112)的两侧均设置有所述注入区(40)；
其中，所述栅氧化层(20)和所述栅电极(30)中的至少之一内设置的所述注入区(40)为低功函数区；所述衬底(14)内设置的所述注入区(40)为所述衬底(14)的反态掺杂区。
13.一种半导体器件的制造方法，其特征在于，包括：
提供衬底(14)；
在所述衬底(14)上形成沟槽(11)，并在所述沟槽(11)内形成栅氧化层(20)，所述沟槽(11)包括沟槽侧壁(111)和沟槽底壁(112)；
在所述栅氧化层(20)的凹槽(21)内形成栅电极(30)；
在所述衬底(14)上形成源区(12)和漏区(13)；
在所述沟槽底壁(112)的至少一侧形成注入区(40)，并且所述注入区(40)的至少部分相对于所述源区(12)更靠近所述漏区(13)，以使沟道区靠近所述注入区(40)的部分的阈值电压小于远离所述注入区(40)的部分的阈值电压。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，形成所述注入区(40)的方法包括：
在所述栅氧化层(20)和所述栅电极(30)中的至少之一内注入低功函数材料。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，形成所述注入区(40)的方法包括：
在所述衬底(14)内注入与所述衬底(14)的离子相反的离子。
16.根据权利要求14或15所述的半导体器件的制造方法，其特征在于，在所述形成所述注入区(40)前，所述半导体器件的制备方法还包括：
在所述衬底(14)上形成光阻层(60)，所述光阻层(60)遮挡部分的所述漏区(13)，以露出所述漏区(13)的中部；
按照预设路径进行注入以形成所述注入区(40)，所述预设路径与所述漏区(13)的中部相交，且倾斜于所述漏区(13)的顶端。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114743970A (zh) * 2022-06-09 2022-07-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049455A1 (en) * 2004-09-09 2006-03-09 Se-Myeong Jang Semiconductor devices with local recess channel transistors and methods of manufacturing the same
US7687852B2 (en) * 2005-12-29 2010-03-30 Hynix Semiconductor Inc. Recess gate type transistor
CN106941120A (zh) * 2015-12-23 2017-07-11 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
EP3264447A1 (en) * 2016-06-30 2018-01-03 Semiconductor Manufacturing International Corporation (Shanghai) Ldmos transistor and fabrication method thereof
CN208923143U (zh) * 2018-10-17 2019-05-31 长鑫存储技术有限公司 半导体结构
CN209822641U (zh) * 2019-06-14 2019-12-20 长鑫存储技术有限公司 半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294879B2 (en) * 2003-07-18 2007-11-13 International Business Machines Corporation Vertical MOSFET with dual work function materials
JP6740986B2 (ja) * 2017-08-31 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN107958907B (zh) * 2017-10-13 2020-06-09 上海集成电路研发中心有限公司 一种具有u型沟槽的半浮栅存储器件及其制造方法
CN111063722B (zh) * 2018-10-17 2024-05-14 长鑫存储技术有限公司 半导体结构及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049455A1 (en) * 2004-09-09 2006-03-09 Se-Myeong Jang Semiconductor devices with local recess channel transistors and methods of manufacturing the same
US7687852B2 (en) * 2005-12-29 2010-03-30 Hynix Semiconductor Inc. Recess gate type transistor
CN106941120A (zh) * 2015-12-23 2017-07-11 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
EP3264447A1 (en) * 2016-06-30 2018-01-03 Semiconductor Manufacturing International Corporation (Shanghai) Ldmos transistor and fabrication method thereof
CN208923143U (zh) * 2018-10-17 2019-05-31 长鑫存储技术有限公司 半导体结构
CN209822641U (zh) * 2019-06-14 2019-12-20 长鑫存储技术有限公司 半导体器件

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