JPH0435038A - 半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＭＯ８（Ｍｅｔａｌ　　ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ及びその
製造方法に関するものである。

（従来の技術） ＭＯ５電界効果トランジスタ（以下、ＭＯＳトランジス
タ）は、Ｄ　（Ｄｙｎａｍｉｃ）ＲＡＭ等を中心に広く
用いられ、現在では半導体集積回路を構成する中心的デ
バイスとなっている。

このようなＭＯＳトランジスタの代表的なものとして、
シングルトレイン構造のもの、ＬＤＤ（Ｌｉｑｈｔｌｙ
　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造のものが知られで
いた（例えば文献■：「ＭＯＳ　　ＬＳＩ製造技術」、
（昭和６０．６．２０）、日経マグロウヒル社　ｐ３０
．ｐ２４）。また、まだ研究段階ではあるが、埋め込み
ゲート型のものも知られていた（例えば文献■［電子情
報通信学会春季全国大会（１９８９年）講演予稿集Ｃ−
２５９）。

第６図（Ａ）−（Ｃ）は、コレら従来（７）ＭＯＳトラ
ンジスタの構造をシシグルトレイン、ＬＤＤ及び埋め込
みゲートの各素子の順で示した図である。いずれの図も
、ＭＯＳトランジスタをゲート長方向でかつ基板の厚さ
方向に沿って切った断面１こより示しである。

シングルトレイン構造のＭＯＳトランジスタは、第６図
（Ａ）に示すように、シリコン基板１１と、該基板１１
のフィールド酸化膜１３で囲まれた能動領域の所定部分
にゲート絶縁膜１５を介し設けられたゲート電極１７と
、該ゲート電極１７の両側のシリコン基板部分にそれぞ
れ設けられたソース・トレイン領域１９ａ、１９ｂとを
具える構成とされていた。

また、ＬＤＤ構造のＭＯＳトランジスタは、第６図（Ｂ
）に示すように、シリコン基板１１と、該基板１１のフ
ィールド酸化膜１３で囲まれた能動領域の所定部分にゲ
ート絶縁膜１５を介し設けられた側壁絶縁膜１７ａ付き
ゲート電極１７と、該ゲート電極１７の両側のシリコン
基板部分にそれぞれ設けられた低濃度不純物層２１及び
高濃度不純物層２３で構成されたソース・トレイン領域
２５ａ、２５ｂとを具える構成とされていた。しＤＤ構
造のＭＯＳトランジスタによれば、ホットキャリアによ
る素子の劣化を防止することが出来た。

また、埋め込みゲート構造のＭＯ８Ｉ−ランジスタは、
第６図（Ｃ）に示すように、シリコン基板１１と、該基
板１１のフィールド酸化膜１３で囲まれた能動領域の所
定部分に設けた深さがＤの溝２７と、該溝２７内にゲー
ト絶縁膜２９を介して埋め込まれたゲート電極３１と、
溝２７の両側のシリコン基板部分にそれぞれ設けられ拡
散深さがＸ、のソース・トレイン領域３３ａ、３３ｂと
を具える構成とされていた。

このような埋め込みゲート構造のＭＯ３）−ランジスク
は、以下に説明するように製造されていた。第７図（Ａ
）〜（Ｃ）は、その説明に供する図であり、製造工程中
の主な工程でのＭＯ３Ｉ−ランジスタの様子を蛸６図（
Ｃ）同様な位雪での断面図により示した工程図である。

先す、公知の方法により、例えばｐ型シリコン基板］１
に素子間分離のためのフィールド酸化膜１３か形成され
る（第７図（Ａ））。

次に、例えばフオトリソグラノイ技術及びドライエツチ
ング技術によりシリコン基板１１の能動領域の一部に溝
２７が形成される。次に、溝２７形成済み基板が熱酸化
され溝２７の内壁にゲート絶縁膜２９が形成される（第
７図（Ｂ））。

次に、公知の方法により溝２７内にゲート電極３１か埋
め込まれる（第７図（Ｃ））。

次に、能動領域のゲート電極２７が設けられた以外の領
域にＮ型不純物がドーピングされソース・ドレイン領域
３３ａ、３３ｂが形成され、第６図（Ｃ）に示した埋め
込みゲート構造のＭＯＳトランジスタが得られる。

埋め込みゲート構造のＭＯ３Ｉ−ランジスタによれば、
溝２７の側壁及び底面に沿うシリコン基板部分にチャネ
ルが構成されるので、第６図（Ａ）また第６図（Ｂ）に
示したＭＯ３ｔ−ランジスタに比べ、実効チャネル長が
長くなる。このため、短チヤネル効果の低減が図れた。

なお、埋め込みゲート型のＭＯ８Ｉ−ランジスタにおい
て、溝深さＤ≧拡散深さＸ、とすることにより、ホット
キャリアの発生具合の目安である基板電流Ｉ　ｓｕｂが
大幅に低減されトランジスタ特性の劣化防止か可能なこ
とが上記文献■に示されている。

（発明が解決しようとする課題） しかしながら、上述した従来の構造では、ＭＯＳトラン
ジスタのより一層の微細化を考えた場合以下に説明する
ような問題点があった。

■・・・シングルトレイン構造のＭＯ３Ｉ−ランジスタ
及びＬＤＤ構造のＭＯＳトランジスタの場合は、既にこ
れらの構造の限界近くまで微細化が進められているため
、これ以上微細化を行うとショートチャネル効果の低減
及びホットキャリア効果の低減が図れなくなる。

■・・・埋め込み構造のＭＯ３Ｉ−ランジスタの場合は
、上記２者に比べ実効チャネル長が長くてきる反面、溝
形成自体か容易でなくざらに溝形成のための工程が必要
な分工程数が増える。さらに、例えば文献■（電子情報
通信学会秋季全国大会予稿集（昭和６３年）Ｃ−８６）
に開示されているように、溝形成時のエツチングダメー
ジが素子特性を劣化させるため後処理が必要になる。

■・・・また、従来のいずれのＭＯＳトランジスタにお
いても、トランジスタの微細化を進めてゆく際には比例
縮少則に従いゲート絶縁膜は薄くされる。しかし、ゲー
ト電極を薄くしていった場合、例えば文献■（アイ　イ
ー　イー　イー　エレクトロン　デバイス　レターズ（
ＩＥＥＥ　　ＥＬＥＣＴ日ＯＮ　　ＤＥＶＩＣＥ　　Ｌ
ＥＴＴＥＲ３）。

Ｖｏｌ、ＥＤＬ−８，Ｎｏ、１１．Ｎｏｖ、１９８７）
のＦｉｑ、１に示されているように、ゲト電圧Ｖ。が零
においてもトレイン電流■。が流れてしまい（いわゆる
オフ電流が増大し）、ＭＯＳトランジスタの特性を悪化
させてしまう。従って、この点においでも、従来構造で
は微細化に限界が生じる。オフ電流の増加する原因は、
この文献■によれば、ゲート絶縁膜を挟んでゲート電極
とトレイン領域とかオーバーラツプしている領域（第６
図（Ａ）〜（Ｃ）にＰで示す領域）において、ゲート絶
縁膜の薄膜化（こよりエネルギーバンドの曲りが大きく
なるためにエレクトロンかトンネリングしてしまうこと
によるとある。

この発明は、このような点に鑑みなされたものてあり、
従ってこの発明の目的は、より一層の微細化を行っても
上述した問題の生しにくい構造を有する半導体素子及び
該素子を簡易に製造する方法を提供すること１こある。

（課題を解決するための手段） この目的の達成を図るため、この出願の第一発明の半導
体素子によれば、 第一導電型のシリコン基板の主平面上に絶縁膜を介して
ゲート電極が設けてあり、 このゲート電極のゲート長方向で対向する側面の一方又
は双方に、第二導電型不純物を含む側壁膜であって下端
が前述のシリコン基板に接しでいる側壁膜が絶縁膜を介
して設けてあり、ゲート電極の一方の側面に設けられた
前述の側壁膜でソース・トレイン領域の一方の領域を構
成して成ることを特徴とする。

なお、この第一発明の実施に当たり、前述の側壁膜を素
子間分離領域上まで延在させ、該延在させた部分におい
て該側壁膜とソース・ドレイン用配線とを接続するのが
好適である。

ここで、この第一発明でいう云う第二導電型不純物を含
む側壁膜とは、例えば、第二導電型不純物をドーピング
したポリシリコンの膜、第二導電型不純物をドーピング
した結晶化シリコンの膜、これらの膜上に高融点金属膜
を積層させた積層膜、または、第二導電型不純物をドー
ピングした高融点金属膜から成る側壁等をいうものとす
る。

また、この出願の第二発明の半導体素子の製造方法によ
れば、第一発明の半導体素子を製造するに当たり、 第一導電型シリコン基板の主平面上に絶縁膜を介しゲー
ト電極を形成する工程と、 該ゲート電極を熱酸化して該ゲート電極側面に絶縁膜を
形成する工程と、 側面絶縁膜形成済みのシリコン基板全面上に側壁膜形成
材を形成し該側壁膜形成材を異方性エツチングによりエ
ツチングして前述の絶縁膜に接する側壁膜を形成する工
程と、 前述のゲート電極及び前述の側壁膜に第二導電型不純物
をドーピングする工程とを含むことを特徴とする。

なお、この第二発明の実施に当たり、前述の側壁膜形成
後であって第二導電型不純物をドーピングする前に、前
述のシリコン基板の当該半導体素子の能動領域に当たる
領域（こ該領域への第二導電型不純物のドーピングを阻
止する膜を形成する構成としても良い。

また、この出願の第三発明の半導体素子の製造方法によ
れば、第一発明の半導体素子を製造するに当たり、 第一導電型シリコン基板の主平面のゲート電極形成予定
領域以外の領域上（こ第二導電型不純物を含む側壁膜形
成材を形成する工程と、 該側壁膜形成材形成済みシリコン基板を熱酸化して、前
述のシリコン基板のゲート電極形成予定領域にゲート絶
縁膜を、前述の側壁膜形成材にゲート電極との間の絶縁
のための絶縁膜をそれぞれ形成する工程と、 前述のゲート絶縁膜及び絶縁膜で囲われる領域にゲート
電極を埋め込む工程とを含むことを特徴とする。

（作用） この出願の第一発明の半導体素子によれば、ソース・ト
レイン領域の少なくとも一方を基板内ではなく基板主平
面上のゲート電極の側面に設けた構成となる。従って、
ゲート電極両側の２つのソース・トレイン領域をシリコ
ン基板内に作り込んでいた従来素子に比べ、ソース・ト
レイン領域がゲート電極下の基板部分に入り込んで形成
される程度が小さくなる。このため、従来素子よりチャ
ネル長を長く出来る。さらに、ソース・トレイン領域の
一方をゲート電極の一方の側面にソース・ドレイン領域
の他方をゲート電極の他方の側面に設ける構成（実施例
の構成）とすれば、ソース・トレイン領域がゲート電極
下の基板部分に入り込むことがなくなるから、ソース・
トレイン領域の一方をゲート電極側面１こ設けた場合よ
りさらにチャネル長を長く出来る。

さらに、ソース・トレイン領域の一方をゲート電極の一
方の側面にソース・トレイン領域の他方をゲート電極の
他方の側面に設ける構成によれば、見かけ上、埋め込み
ゲート型のＭＯＳトランジスタと同等な半導体素子にな
る。しかし、その構造は溝形成を全く行うことなく得ら
れる。然も、従来の埋め込みゲート型のトランジスタで
あってＤ”＝ＸＪ＠満足するトランジスタと同等なもの
が得られる。

また、この第一発明の半導体素子の構成においては、ゲ
ート電極とソース・ドレイン領域とは、ゲート電極側面
において絶縁膜を挾んでオーバーラツプする構造となる
。しかし、ゲート電極の側面に設けた絶縁膜は、ソース
・トレイン領域とゲート電極との電気的絶縁を図るため
のものでありチャネルの制御機能を考慮しなくて良いも
のであるため、その膜厚はオフ電流低減が可能な程度に
充分に厚く出来る。

また、この第一発明の半導体素子において、ソース・ト
レイン領域とされるこの発明に係る側壁膜を当該半導体
素子の素子間分離領域上まで延在させ、この延在させた
部分において側壁膜とソース・トレイン用配線とを接続
する構成によれば、回路設計上有利であり、またコンタ
クト面積も大きく出来るようになるのでコンタクト抵抗
の低減も図れる。

また、この出願の第二及び第三発明の製造方法によれば
、第一発明の半導体素子を容易に得ることが出来る。

特に、第二発明において能動領域に当たる領域に該領域
への第二導電型不純物のドーピングを阻止する膜を形成
する工程を追加した場合は、ソス・トレイン領域が基板
に形成されることを防止出来る。

また、第三発明の構成によれば、ソース・ドレイン領域
を構成する側壁膜をゲート電極より先に形成することが
出来然も側壁膜の平面形状を半導体素子の設計に応じた
任意の形状に出来、また側壁膜を素子間分離領域上に延
在場合の方向も任意にとれる。

（実施例） 以下、図面を参照してこの出願の第一〜第三発明の実施
例につきそれぞれ説明する。なお、説明に用いる各図は
、この発明を理解出来る程度に各構成成分の寸法、形状
及び配置関係を概略的に示しである。また、説明に用い
る各図において同様な構成成分についでは同一の符号を
付して示しである。

体素　の第１　　　の説 先ず、第一発明の半導体素子の第１実施例について説明
する。第１図（Ａ）及び（Ｂ）は、その説明に供する図
であり、特に、第１図（Ａ）は第１実施例の半導体素子
を基板上方から見て概略的に示した要部平面図、第１図
（Ｂ）はこの半導体素子を第１図（Ａ）のＩ−Ｉ線に沿
って切って概略的に示した断面図である。なお、第１図
（Ａ）では中間絶縁膜は省略しである。

この第１実施例の半導体素子は、第一導電型のシリコン
基板４１と、この基板４１の素子間分離用絶縁膜４３で
囲まれた能動領域の主平面上の所定部分に絶縁膜４５（
以下、ゲート絶縁膜４５）を介して設けられたゲート電
極４７と、ゲート電極４７のゲート長方向で対向する側
面夫々に絶縁膜４９を介し設けられた第二導電型不純物
を含む側壁膜５１であって下端が前記シリコン基板４１
に接している側壁膜５１とを具えている。そして、ゲー
ト電極４７のゲート長方向で対向する側面の一方の側面
に設けられた側壁膜５１　、％ＭＯＳトランジスタの一
方のソース・トレイン領域として用い、他方の側面に設
けられた側壁膜５］を他方のソース・トレイン領域とし
て用いることを特徴としている。

ここで、側壁膜５１の構成材料としては、例えば、第二
導電型不純物をドーピングしたポリシリコン、第二導電
型不純物をドーピングした結晶化シリコン、これらの膜
上に高融点金属膜を積層させた積層膜、または、第二導
電型不純物をドーピングした高融点金属等を用いれば良
い。

また、ゲート絶縁膜４５の膜厚は当該半導体素子の設計
に応じた適切な膜厚としである。

また、ゲート電極側面にの絶縁膜４９の膜厚（第１図中
ｔで示す寸法）は、ゲート電極４７及びソース・トレイ
ン領域５１（側壁膜５１）間でのオフ電流発生を低減出
来る厚さとしである。

さらに、この第１実施例の半導体素子においては、能動
領域の、ゲート電極４７両側で該ゲート電極から離間す
る部分それぞれに、前記側壁膜５］に接する第二導電型
不純物拡散層５３を設けである。この第二導電型不純物
拡散層５３をゲト電極４７から離間した位置に設ける理
由は、そうしないと拡散層５３がゲート電極４７とオバ
ラップすることが生し、ゲート絶縁膜４５が薄膜化され
た場合従来同様にオノ電流を増加させる原因となるから
である。

さらに、第１実施例の半導体素子においては、基板４１
上側に中間絶縁膜５５を設けてあり、さらにこの中間絶
縁膜５５の所定部分にコシタクトホール５７を設けであ
る。そして、このコンタクトホール５７を通して配線５
９ａ〜５９ｃをゲト電極４７や第二導電型不純物拡散層
５３と接続しである。

なお、この発明め半導体素子においては、ソース・トレ
イン領域とされる側壁膜５１は、ゲート電極４７の能動
領域部分のみに設けても良く、或いは素子間分離用絶縁
膜４３上まで延在させても良い。しかし、側壁膜５１は
素子間分離用絶縁膜４３上まで延在させたほうが好適で
ある。第１図に示した例もこのような構成である。この
構成によれば、能動領域以外の領域でソース・トレイン
領域と配線との接続が可能になり、配線設計自由度の向
上が図れること、さらに能動領域以外で配線接続を行う
とコシタクトホールを大きく出来るのでコンタク抵抗の
低減が図る等の効果が得られる。第１図（Ａ）に、能動
領域以外の領域に設けたコンタクトホール５７ａ、５７
ｂの例を示した。

二発　の　遣方法の　　例説 次に、第一発明の半導体素子の製造のためなされた第二
発明についての実施例を、上述の第一実施例の半導体素
子であってＮチャネルのＭＯＳトランジスタを製造する
例により、説明する。第２図（Ａ）〜（）（）はその説
明に供する図であり、製造進度に応じた素子の様子を第
１図（Ｂ）同様な位置での断面図により示した工程図で
ある。

先ず、公知の方法によりｐ型シリコン基板４１の所定領
域に素子間分離用絶縁膜（フィールド酸化膜）４３を形
成する。次に、熱酸化によりシリコン基板４１にゲート
絶縁膜４５を例えば１００人の膜厚で形成する（第２図
（Ａ））。

次に、例えばＣＶＤ法等の公知の成膜方法により、この
基板全面上１こノンドープのポリシリコンを例えば４０
００λの膜厚て形成しく図示せず）、その後このポリシ
リコンを公知のフォトリソグラフィ技術及びエツチング
技術によりバタージグしてゲート電極４７を形成する（
第２図（Ｂ））。

次に、熱酸化によりゲート電極４７のポリシリコンを酸
化しポリシリコン酸化膜４７ｘを形成する（第２図（Ｃ
））。このポリシリコン酸化膜４７Ｘのゲート電極側面
部分が後に絶縁膜４９になるので、ポリシリコン酸化膜
４７ｘの膜厚は、ゲート電極４７と側壁膜５１との間で
のオフ電流を防止出来る厚さとする。この実施例では３
００人としでいる。なあ、ポリシリコン酸化膜４７ｘの
形成の際に、基板４１上のゲート絶縁膜４５のゲート電
極４７で覆われていない部分でも酸化膜が形成される。

しかし、その形成速度はポリシリコン酸化膜より遅いの
でその膜厚はポリシリコン酸化膜より薄いから、後の異
方性エツチングで問題となることはない。

次に、異方性エツチングによりポリシリコン酸化膜４７
ｘを、ゲート電極４７１Ｆｒ設けていないシリコン基板
部分表面が露出されるまでエツチングする。この際、ゲ
ート電極４７側面のポリシリコンは残存するので絶縁膜
４９が得られる（第２図（Ｄ））。

次に、絶縁膜４９の形成済みシリコン基板上全面に、例
えばＣＶＤ法により側壁膜形成材としてこの実施例の場
合ポリシリコン５１ｘを形成する（第２図（Ｅ））。次
に、異方性エツチングによりポリシリコン５１ｘを、少
なくとも、ゲート電極４７を設けていないシリコン基板
部分表面が露出されかつゲート電極４７上面が露出され
るまでエツチングする。これによりポリシリコン側壁膜
５１ａを得る（第２図（Ｆ））。なお、ポリシリコン側
壁膜５１ａの幅Ｗ（第２図（Ｆ）参照）は、ポリシリコ
ン５１ｘの膜厚及び異方性エツチングの条件で容易に制
御できる。この実施例の場合、幅Ｗが０．３μｍとなる
ようにポリシリコン５１ｘの膜厚及びエツチング条件を
設定しでいる。

次に、この試料にＮ型不純物としてこの場合リン（Ｐ）
を例えば加速電圧２０ＫｅＶ及びドーズｉ１１．Ｏｘ　
１０１６（ｉｏｎｓ／ｃｍ２）の条件でイオン注入する
（第２図（Ｇ））。このイオン注入において、ポリシリ
コン側壁膜５１ａ及びゲト電極４７と、シリコン基板の
ゲート電極等で覆われでいない領域とにＮ型不純物がそ
れぞれドビングされ、Ｎ＋ポリシリコン電極４７、側壁
膜５１（ソース・トレイン領域５１）及びＮ型不純物拡
散層５３か得られる（第２図（Ｈ））。

次に、公知の方法により、中間絶縁膜５５、コンタクト
ホール５７（必要に応じコンタクトホル５７　ａ、　５
７　ｂ）及び配線５９ａ〜５９ｃを形成して第１図に示
した第１実施例の半導体素子を得ることが出来る。

の　　２　　　　　の 次に、第一発明の半導体素子の第２実施例について説明
する。

上述の第１実施例の半導体素子では、能動領域に第二導
電型不純物拡散層５３を設けこれを介し配線と側壁膜と
の接続を行っていた。しかし、この拡散層５３を設けな
くともこの発明の目的は達成可能である。そして、拡散
層５３を設けないほうが能動領域を狭く出来るので素子
の小型化が図れ、さらに、ソース・トレインの寄生容量
も小さく出来るので素子動作の高速化も図れる。この第
２実施例は、このような点に鑑みなされたものである。

第３図（Ａ）〜（Ｃ）は、第２実施例の半導体素子の説
明に供する図である。ここで、第３図（Ａ）は第２実施
例の半導体素子を基板上方から見て概略的に示した要部
平面図、第３図（Ｂ）はこの半導体素子を第３図（Ａ）
のＩ−Ｉ線に沿って切って概略的に示した断面図、第３
図（Ｃ）はこの半導体素子を第３図（Ａ）のＩＩ　−Ｉ
Ｉ線に沿って切って概略的に示した断面図である。なお
、第３図（Ｂ）及び（Ｃ）では中間絶縁膜は省略しであ
る。

これら図に示すように、この第２実施例の半導体素子は
、拡散層を設けない分能動領域を縮小しである。それ以
外の構成は第１実施例の半導体素子と同様で良い。なお
、この第２実施例の場合は側壁膜５１を素子間分離領域
上まで延在させ、延在部分の適当な領域（例えば第２図
（Ａ）中の接続部６１等）において側壁膜５１と配線と
の接続を行うのが好ましい。

なお、この第２実施例の半導体素子は、例えば、以下に
説明する方法で製造出来る。第４図（Ａ）〜（Ｄ）は、
その説明に供する図であり、製造進度に応じた素子の様
子を第３図（Ｂ）同様な位百での断面図により示した工
程図である。

先ず、第２図（Ａ）〜（Ｆ）を用いで説明した方法に従
い、シリコン基板４１上にゲート電極４７、ポリシリコ
ン側壁膜５１ａまで形成する。

次に、ゲート電極４７及びポリシリコン側壁膜５１ａ以
外の領域にＮ型不純物がイオン注入されないようにする
マスクを形成するため（こ、試料全面にマスク形成材と
して例えばシリコン窒化膜７１を例えばＣＶＤ法により
先ず形成する（第４図（Ａ））。

次に、異方性エツチングによりシリコン窒化膜７１を、
ポリシリコン側壁膜５１ａｔＪ＜露出するまてエツチン
グしマスフッ１ａ％形成する（第４図（Ｂ））。

次に、この試料にＮ型不純物を第１実施例の半導体素子
の製造時と同様な条件でドーピングする（第４図（Ｃ）
）。これにより、ゲート電極及びポリシリコン側壁膜の
みにＮ型不純物をドーピング出来る。

その後、シリコン窒化膜を除去する。これにより、第４
図（Ｄ）に示すように、基板４１には拡散層か無い半導
体素子か得られる。

その後は、第１実施例の半導体素子製造時と同様な方法
で中間絶縁膜５５、コンタクトホール５７及び配線５９
ｃ等を形成する。これにより第２図に示した第２実施例
の半導体素子が得られる。

の　１　法の 上述の第二発明の製造方法は、先ずゲート電極を形成し
このゲート電極を用いセルファライン的にソース・トレ
イン領域とされる側壁膜を形成する方法であったため、
側壁膜の平面形状が限られ、側壁膜を素子間分離領域上
に延在させる場合その方向が限られる。このため、場合
によっては問題が生じる。これを解決出来る第三発明の
製造方法の実施例につき以下に説明する。第５図（Ａ）
〜（Ｆ）は、その説明に供する図であり、製造進度に応
じた素子の様子を第３図（Ｂ）同様な位置での断面図に
より示した工程図である。

先ず、公知の方法によりシリコン基板４１に素子間分離
用絶縁膜４３を形成する（第５図（Ａ））。

次に、この基板全面上に側壁膜形成材としてこの場合第
二発明と同様ノンドープのポリシリコン５１ｘを例えば
ＣＶＤ法により形成し、その後、このポリシリコン５１
ｘにＮ型不純物例えばリンを例えば第１実施例の半導体
素子製造時と同様な条件でドーピングする（第５図（Ｂ
））。なお、ポリシリコン５１ｘへの不純物ドーピング
は、ポリシリコン５１ｘ上に例えばＰＯＣｌ２を堆積さ
せ、その後、これに含まれるリンをポリシリコン５１ｘ
中に拡散させることによっても行える。

次に、不純物ドーピング済みのポリシリコンを、これの
ゲート電極形成予定領域に対応する部分を除去すると共
に所望の平面形状にパクニングする。バターニング済み
のドープドポリシリコンは、ソース・トレイン領域を構
成する側壁膜になる（第５図（Ｃ））。

次に、この試料を熱酸化して、シリコン基板にゲート絶
縁膜４５を、側壁膜５１表面（こポリシリコン酸化膜を
それぞれ形成する。側壁膜５１表面に形成された酸化膜
はゲート電極との絶縁に供する絶縁膜４９になる（第５
図（Ｄ））。ここで、ポリシリコンの酸化速度の方がシ
リコン基板のそれより２〜３倍速いので、側壁膜５１に
形成された絶縁膜４９の膜厚はゲート絶縁膜４５の膜厚
より２〜３倍厚くなる。従って、オフ電流低減が可能な
絶縁膜４９が得られる。

次に、この試料全面上に例えばＣＶＤ法によりゲート電
極形成材として例えばノンドープのポリシリコン４７ｘ
を形成し、次に、これにＮ型不純物をイオン注入する（
第５図（Ｅ））。

次に、ゲート電極形成材４７ｘをゲート電極形状にパタ
ーニングし、ゲート電極４７を得る（第５図（Ｆ））。

この第三発明の製造方法によれば、側壁膜５１の形状を
任意なものと出来、さらに側壁膜を素子間分離領域上に
延在させる場合の方向も任意に決定出来るので、第二発
明の製造方法より配線設計自由度を向上させることが出
来る。

上述においては、この出願の第一〜第三発明の各実施例
について説明したが、膜厚、導電型及び使用材料等は実
施例のものに限られるものではなくこの発明の目的の範
囲内で任意に変更出来ることは明らかである。

（発明の効果） 上述した説明からも明らかなように、この出願の第一発
明の半導体素子によれば、ソース・トレイン領域の少な
くとも一方を基板内ではなく基板主平面上のゲート電極
の側面に設けた構成となる。従って、ソース・ドレイン
領域をシリコン基板内に作り込んでいた従来素子に比べ
、ソース・ドレイン領域がゲート電極下の基板部分に入
り込んで形成される程度が小ざくなるので、チャネル長
を長く出来る。さらに、ソース・トレイン領域の一方を
ゲート電極の一方の側面にソース・トレイン領域の他方
をゲート電極の他方の側面に設ける構成とすれば、見か
け上、埋め込みゲート型と同様な素子が得られるから、
ソース・トレイン領域の一方をゲート電極側面に設けた
場合よりさらにチャネル長を長く出来る。

また、見かけ上、埋め込みゲート型のＭＯＳトランジス
タと同等な半導体素子になるといえど、その構造は溝形
成を全く行うことなく得られるので、従来問題であった
エツチングダメージの問題は全く生じない。然も、従来
の埋め込みゲート型のトランジスタであってＤ〜ＸＪＩ
Ｆｒ満足するトランジスタと同等なものが得られるので
、基板電流Ｉ　ｓｕｂが小さい従って特性が良好な半導
体素子が得られる。

また、ゲート電極とソース・ドレイン領域とはゲート電
極側面においでオーバーラツプするのみて然もこれら間
はゲート絶縁膜とは別の絶縁膜であってオフ電流低減が
可能な程度に充分に厚い絶縁膜で絶縁しである。従って
、ゲート絶縁膜の薄膜化を行ってもオフ電流が発生する
心配はない。

また、この第一発明の半導体素子において、ソース・ト
レイン領域とされるこの発明に係る側壁膜を当該半導体
素子の素子間分離領域上まで延在させ、この延在させた
部分において側壁膜とソース・トレイン用配線とを接続
する構成によれば、回路設計上有利であり、またコンタ
クト面積も大きく出来るようになるのでコンタクト抵抗
の低減も図れる。

また、この出願の第二及び第三発明の製造方法によれば
、第一発明の半導体素子を容易に得ることが出来る。

【図面の簡単な説明】

第１図（Ａ）及び（Ｂ）は、第一発明の半導体素子の第
１実施例の説明に供する図、 第２図（Ａ）〜（Ｈ）は、第二発明の製造方法の実施例
を示す工程図、 第３図（ハ）〜（Ｃ）は、第一発明の半導体素子の第２
実施例の説明に供する図、 第４図（Ａ）〜（Ｄ）は、第２実施例の半導体素子の製
法例を示す図、 第５図（Ａ）〜（Ｆ）は、第三発明の製造方法の実施例
を示す工程図、 第６図（Ａ）〜（Ｃ）は、従来の各種半導体素子の説明
に供する図、 第７図（Ａ）〜（Ｃ）は、埋め込みゲート型のＭｏ５ｔ
−ランジスタの製造工程図である。 ４１・・・第一導電型シリコン基板 ４３・・・素子間分離用絶縁膜 ４５・・・絶縁膜（ゲート絶縁膜） ４７・・・ゲート電極 ４９・・・絶縁膜（側面絶縁膜） ５１・・・第二導電型不純物を含む側壁膜（ソース・ト
レイン領域） ５３・・・第二導電型不純物拡散層 ５５・・・中間絶縁膜 ５７．５７ａ、　　５７ｂ−・・コンタクトホール５９
ａ〜５９ｃ・・・配線 ４７ｘ・・・ポリシリコン酸化膜 ５１ｘ・・・側壁膜形成材（ポリシリコン）５１ａ・・
・ポリシリコン側壁膜 ６１・・・配線部 ７１・・・マスク形成材（シリコン窒化膜）７１ａ・・
・マスク ４７ａ・・・ゲート電極形成材。

Claims (6)

【特許請求の範囲】
1. （１）第一導電型のシリコン基板の主平面上に絶縁膜を
   介してゲート電極が設けてあり、 該ゲート電極のゲート長方向で対向する側面の一方又は
   双方に、第二導電型不純物を含む側壁膜であって下端が
   前記シリコン基板に接している側壁膜が絶縁膜を介して
   設けてあり、 ゲート電極の一方の側面に設けられた前記側壁膜でソー
   ス・ドレイン領域の一方の領域を構成して成ること を特徴とする半導体素子。
2. （２）請求項１に記載の半導体素子において、ゲート電
   極側面に設けられた前記絶縁膜の膜厚をシリコン基板主
   平面上に設けられた前記絶縁膜の膜厚より厚くして成る
   ことを特徴とする半導体素子。
3. （３）請求項１に記載の半導体素子において、前記側壁
   膜を素子間分離領域上まで延在させ、該延在させた部分
   において該側壁膜とソース・ドレイン用配線とを接続し
   て成ること を特徴とする半導体素子。
4. （４）請求項１に記載の半導体素子を製造するに当たり
   、 第一導電型シリコン基板の主平面上に絶縁膜を介しゲー
   ト電極を形成する工程と、 該ゲート電極を熱酸化して該ゲート電極側面に絶縁膜を
   形成する工程と、 側面絶縁膜形成済みのシリコン基板全面上に側壁膜形成
   材を形成し該側壁膜形成材を異方性エッチングによりエ
   ッチングして前記絶縁膜に接する側壁膜を形成する工程
   と、 前記ゲート電極及び前記側壁膜に第二導電型不純物をド
   ーピングする工程とを含むこと を特徴とする半導体素子の製造方法。
5. （５）請求項４に記載の半導体素子の製造方法において
   、 前記側壁膜形成後であって第二導電型不純物をドーピン
   グする前に、前記シリコン基板の当該半導体素子の能動
   領域に当たる領域に該領域への第二導電型不純物のドー
   ピングを阻止する膜を形成し、その後前記ドーピングを
   行うことを特徴とする半導体素子の製造方法。
6. （６）請求項１に記載の半導体素子を製造するに当たり
   、 第一導電型シリコン基板の主平面のゲート電極形成予定
   領域以外の領域上に第二導電型不純物を含む側壁膜形成
   材を形成する工程と、 該側壁膜形成材形成済みシリコン基板を熱酸化して、前
   記シリコン基板のゲート電極形成予定領域にゲート絶縁
   膜を、前記側壁膜形成材にゲート電極との間の絶縁のた
   めの絶縁膜をそれぞれ形成する工程と、 前記ゲート絶縁膜及び絶縁膜で囲われる領域にゲート電
   極を埋め込む工程とを含むこと を特徴とする半導体素子の製造方法。