JPS6049669A - 薄膜トランジスタ - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は非晶質シリコン、微結晶シリコンあるいは多結
晶シリコン等の薄膜を用いた自己整合型の絶縁ゲート電
界効釆トランジスタに関し、特に製造工程を簡素化する
ことができかつゲート電極に対するソース及びドレイン
電極のパターン精度を高く維持することのできる薄膜ト
ランジスタ（以下ＴＰＴと称す）の構造及び製造方法に
関するものである。
晶シリコン等の薄膜を用いた自己整合型の絶縁ゲート電
界効釆トランジスタに関し、特に製造工程を簡素化する
ことができかつゲート電極に対するソース及びドレイン
電極のパターン精度を高く維持することのできる薄膜ト
ランジスタ（以下ＴＰＴと称す）の構造及び製造方法に
関するものである。
〈従来技術〉
一般的な非晶質シリコン（以下ａ−５ｉと称す）を用い
たＴＰＴは、第１図に示す如く、ガラス基板等の絶縁基
板１上にゲート電極２を形成し、これを絶縁膜３で被覆
した後、この上にａ−５ｉ層４を堆積してソース電極５
とドレイン電極６をａ−８ｉ層４に接触させて形成した
構造を有する。ゲート電極２としては、Ａｆｌ 、Ｎｉ
−Ｃｒ 、Ｍｏ等の金属部材が用いられる。ゲート絶縁
膜３としては例えばＣＶＤ法またはプラズマＣＶＤ法等
で得られる５ｉ０２膜やＳＩ３Ｎ４膜が用いられるｏａ
−ｓｉ層４は一般的にグロー放電を利用したＳ ｉ Ｈ
４の分解により堆積される。また、ソース電極５及びド
レイン電極６は、Ａｕまたはａ−５ｉのｎ十膜等で形成
される。
たＴＰＴは、第１図に示す如く、ガラス基板等の絶縁基
板１上にゲート電極２を形成し、これを絶縁膜３で被覆
した後、この上にａ−５ｉ層４を堆積してソース電極５
とドレイン電極６をａ−８ｉ層４に接触させて形成した
構造を有する。ゲート電極２としては、Ａｆｌ 、Ｎｉ
−Ｃｒ 、Ｍｏ等の金属部材が用いられる。ゲート絶縁
膜３としては例えばＣＶＤ法またはプラズマＣＶＤ法等
で得られる５ｉ０２膜やＳＩ３Ｎ４膜が用いられるｏａ
−ｓｉ層４は一般的にグロー放電を利用したＳ ｉ Ｈ
４の分解により堆積される。また、ソース電極５及びド
レイン電極６は、Ａｕまたはａ−５ｉのｎ十膜等で形成
される。
上記の如きＴＰＴをマトリックス型液晶表示装置のアド
レス用素子として利用する場合には、ゲート電極、半導
体層、ソース電極及びドレイン電極のパターン寸法並び
にそれぞれの位置合わせに数ミクロン以下の極めて高い
精度が広い面積にわたって要求される。
レス用素子として利用する場合には、ゲート電極、半導
体層、ソース電極及びドレイン電極のパターン寸法並び
にそれぞれの位置合わせに数ミクロン以下の極めて高い
精度が広い面積にわたって要求される。
ゲート電極に対するソース ドレイン電極の位置が自動
的に定まり、位置合わせの不要なＴＰＴとして自己整合
形のＴＰＴが提唱されている。自己整合形のＴＰＴの形
成方法としては“’Ｔ、Ｋｏｃｌａｍａｅｔａ１．．Ｉ
ＥＥＥ’Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ ＥＤＬ −３、１８７（＋９８２）”に記載され
た方法が知られている。これは、第２図乃至第５図に示
すように、ソース・ドレイン電極の位置決めを行なうた
めにポジ型レジストを使用する技術である。即ち、第２
、・・図に示す如くガラス基板則二にゲート電極２、絶
′“へ１、＼ 縁膜３、ａ−３ｉ層４を順次堆積した後、ａ−５ｉ層４
上にレジストを塗布し、ガラス基板１の裏面より光照射
する。この時、ゲート電極２のパターンは光を遮蔽する
マスクとして作用し、従って第３図に示す如くゲート電
極２と同一のレジストパターン７が形成される。この工
程を自己整合プロセスと称す。この上にＡｕを蒸着し、
リフトオフ法によりＡｎをパターン加工することにより
、第４図に示す如くソース電極５及びドレイン電極６が
形成される。この方法を用いると、トランジスタとして
完成させるためには、更にチャネル幅を決定するエツチ
ングプロセスが必要になる。またＴＰＴを良好に動作さ
せかつガラス基板１の裏から光照射する露光工程を可能
とするためには、セスでソース及びドレイン電極を形成
し更に第５図に示す如く数千Ａ以上の厚いａ−５ｉ層４
１を形成した後、絶縁膜８を被覆し、パターン化する必
要がある。従ってＴＰＴの製造プロセスが極めて複雑に
なるのみならず基板を裏から露光することにより基板の
ＴＰＴを形成する側の面（表側）の汚染や損傷の確率が
高くなり、またソース・ドレイン電極を例えばＡ、Ｑで
形成した場合、２層目のＦＪＩ／Ｎ ａ−５１層４１の
パターン化にはＨＦ 等（７）−［−ツチャントは使え
ず、ＣＦ４によるドライエツチングを用いなければなら
ないといった工程上の問題が発生する。このため、実際
にマトリックス型液晶表示装置に適用するＴＦＴアレイ
を形成する手段としては不適当である。
的に定まり、位置合わせの不要なＴＰＴとして自己整合
形のＴＰＴが提唱されている。自己整合形のＴＰＴの形
成方法としては“’Ｔ、Ｋｏｃｌａｍａｅｔａ１．．Ｉ
ＥＥＥ’Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ ＥＤＬ −３、１８７（＋９８２）”に記載され
た方法が知られている。これは、第２図乃至第５図に示
すように、ソース・ドレイン電極の位置決めを行なうた
めにポジ型レジストを使用する技術である。即ち、第２
、・・図に示す如くガラス基板則二にゲート電極２、絶
′“へ１、＼ 縁膜３、ａ−３ｉ層４を順次堆積した後、ａ−５ｉ層４
上にレジストを塗布し、ガラス基板１の裏面より光照射
する。この時、ゲート電極２のパターンは光を遮蔽する
マスクとして作用し、従って第３図に示す如くゲート電
極２と同一のレジストパターン７が形成される。この工
程を自己整合プロセスと称す。この上にＡｕを蒸着し、
リフトオフ法によりＡｎをパターン加工することにより
、第４図に示す如くソース電極５及びドレイン電極６が
形成される。この方法を用いると、トランジスタとして
完成させるためには、更にチャネル幅を決定するエツチ
ングプロセスが必要になる。またＴＰＴを良好に動作さ
せかつガラス基板１の裏から光照射する露光工程を可能
とするためには、セスでソース及びドレイン電極を形成
し更に第５図に示す如く数千Ａ以上の厚いａ−５ｉ層４
１を形成した後、絶縁膜８を被覆し、パターン化する必
要がある。従ってＴＰＴの製造プロセスが極めて複雑に
なるのみならず基板を裏から露光することにより基板の
ＴＰＴを形成する側の面（表側）の汚染や損傷の確率が
高くなり、またソース・ドレイン電極を例えばＡ、Ｑで
形成した場合、２層目のＦＪＩ／Ｎ ａ−５１層４１の
パターン化にはＨＦ 等（７）−［−ツチャントは使え
ず、ＣＦ４によるドライエツチングを用いなければなら
ないといった工程上の問題が発生する。このため、実際
にマトリックス型液晶表示装置に適用するＴＦＴアレイ
を形成する手段としては不適当である。
〈発明の目的〉
本発明は上述の間頴点に鑑み、自己整合形のＴＰＴを形
成する場合に、ガラス基板裏面からの露光を行なうこと
なく、低温拡散効果を利用することによってゲート電極
と整合したソース・ドレイン電極を形成することのでき
る新規有用なＴＰＴ及びその製造方法を提供することを
目的とする。
成する場合に、ガラス基板裏面からの露光を行なうこと
なく、低温拡散効果を利用することによってゲート電極
と整合したソース・ドレイン電極を形成することのでき
る新規有用なＴＰＴ及びその製造方法を提供することを
目的とする。
〈実施例〉
第６図は本発明の１実施例を示すＴＰＴの断面図である
。
。
ガラス、セラミック等の絶縁基板１０上に、ＳｉＨ４を
グロー放電により分解して得られるａ−５ｉ（微結晶シ
リコンを含む）層４０を数千Ａの厚さで堆積する。茨に
このａ−５ｉ層４０をエツチングして島状に成形する。
グロー放電により分解して得られるａ−５ｉ（微結晶シ
リコンを含む）層４０を数千Ａの厚さで堆積する。茨に
このａ−５ｉ層４０をエツチングして島状に成形する。
更にゲート絶縁膜材料として５１０２またはＳ ｉ ３
Ｎ４膜をプラズマＣＶＤ法等で積層し、その上にＴｉま
たはＭｏ等の金属を蒸着した後、この金属をエツチング
してゲート電極２０にパターン加工する。この際同時に
ゲート絶縁膜材料もエツチング加工され、ゲート電極２
０直下の部分のみがゲート絶縁膜３０として残存される
。以上により得られた構造体上に、ａ−８ｉ層４０に対
して拡散し易い金属例えばＡｊ２．Ｍｇ、Ｎｉ。
Ｎ４膜をプラズマＣＶＤ法等で積層し、その上にＴｉま
たはＭｏ等の金属を蒸着した後、この金属をエツチング
してゲート電極２０にパターン加工する。この際同時に
ゲート絶縁膜材料もエツチング加工され、ゲート電極２
０直下の部分のみがゲート絶縁膜３０として残存される
。以上により得られた構造体上に、ａ−８ｉ層４０に対
して拡散し易い金属例えばＡｊ２．Ｍｇ、Ｎｉ。
Ａｕ、Ｓｂ、Ｐ等の金属層１００を真空蒸着により形成
する。この状態を第７図に示す。次に、真空中あるいは
不活性ガス中で２００〜４００℃に加熱保持して熱処理
した後、上記金属層１００をエツチング除去することに
より第８図に示す如（ａ−８ｉ層４０の両側部に金属層
＋００の金属原子が拡散された低抵抗領域７０．８０が
形成される。金属原子を拡散するための熱処理温度は５
００℃以下に設定して低湿拡散により低抵抗領域７０．
８０を形成する。この低抵抗領域７０．８０に端部を接
触させてソース・ドレイン電極を形成する。ソース・ド
レイン電極材料としてはゲート電極材料（Ｔｉ、Ｍ。
する。この状態を第７図に示す。次に、真空中あるいは
不活性ガス中で２００〜４００℃に加熱保持して熱処理
した後、上記金属層１００をエツチング除去することに
より第８図に示す如（ａ−８ｉ層４０の両側部に金属層
＋００の金属原子が拡散された低抵抗領域７０．８０が
形成される。金属原子を拡散するための熱処理温度は５
００℃以下に設定して低湿拡散により低抵抗領域７０．
８０を形成する。この低抵抗領域７０．８０に端部を接
触させてソース・ドレイン電極を形成する。ソース・ド
レイン電極材料としてはゲート電極材料（Ｔｉ、Ｍ。
等）と選択的にエツチングすることが可能なＡ℃等の金
属材料を選定し、これを蒸着後パターン加工することに
よりソース電極５０とドレイン電極６０を形成する。以
」−により第６図に示すＴＰＴが作製される。尚、第８
図に示す工程の後、第９図に示す如くソース・ドレイン
電極材料＋１０を全面堆積し、フォトレジスト層１２０
をパターン形成してこれをマスクとしソース・ドレイン
電極材料１１０をエツチング加工することにより、第６
図に示す如きソース電極５０とドレイン電極６０を形成
することもできる。
属材料を選定し、これを蒸着後パターン加工することに
よりソース電極５０とドレイン電極６０を形成する。以
」−により第６図に示すＴＰＴが作製される。尚、第８
図に示す工程の後、第９図に示す如くソース・ドレイン
電極材料＋１０を全面堆積し、フォトレジスト層１２０
をパターン形成してこれをマスクとしソース・ドレイン
電極材料１１０をエツチング加工することにより、第６
図に示す如きソース電極５０とドレイン電極６０を形成
することもできる。
金属原子を拡散させないノンドープミー５ｉ層（以下１
層と称す）の場合にＧオ、熱処理温度が高いとＴＰＴを
ｎ−チャネル動作させようとしても電極に正孔の注入を
阻市する性質がないため、ｐ−チャネル動作も強く現わ
れ、ｎ−チャネル動作が不安定となる。ｉ層に微量のＰ
（ＩＪン）等のドナーを混入させるかあるいはＡｌ１
．Ｎｉ等に少量のシリコンを加えた合金を用いて１層に
拡散させるとＸ−Ｙマトリックス型液晶表示装置等に付
加するスイッチングトランジスタとして実用上全く問題
がない程度にｐ−チャネル動作を抑制することができる
。ｉ層に拡散させる金属原子としてＭｇを用いるとｐ−
チャネル動作は全く観測されなかった。
層と称す）の場合にＧオ、熱処理温度が高いとＴＰＴを
ｎ−チャネル動作させようとしても電極に正孔の注入を
阻市する性質がないため、ｐ−チャネル動作も強く現わ
れ、ｎ−チャネル動作が不安定となる。ｉ層に微量のＰ
（ＩＪン）等のドナーを混入させるかあるいはＡｌ１
．Ｎｉ等に少量のシリコンを加えた合金を用いて１層に
拡散させるとＸ−Ｙマトリックス型液晶表示装置等に付
加するスイッチングトランジスタとして実用上全く問題
がない程度にｐ−チャネル動作を抑制することができる
。ｉ層に拡散させる金属原子としてＭｇを用いるとｐ−
チャネル動作は全く観測されなかった。
第１０図は本発明の他の実施例を示すＴＰＴの断面図で
ある。このＴＰＴを作製するには、上記同様の工程を介
して第８図に示す構造を形成する。
ある。このＴＰＴを作製するには、上記同様の工程を介
して第８図に示す構造を形成する。
次にこの構造体上に数千へ〜数μｍの厚さの５ｉ０２゜
Ｓｉ３Ｎ４等の絶縁膜９０を堆積して第１１図に示す如
き積層構造を構成する。この絶縁膜９０に第１２図に示
す如くコンタクトホール９１を穿設スる。フンタクトホ
ール９１を含む領域にＮｉ、Ａｆｉ等の電極用金属を蒸
着し、絶縁膜９ｏ上にソース電極５０及びドレイン電極
６０を形成することにより第１Ｏ図に示すＴＰＴが作製
される。ソース電ＩＴｉ、、５＝Ｏ及びドレイン電極６
ｏはコンタクトホール９１を介してａ−８ｉ層４０の低
抵抗領域７０ 、８０と接触している。
Ｓｉ３Ｎ４等の絶縁膜９０を堆積して第１１図に示す如
き積層構造を構成する。この絶縁膜９０に第１２図に示
す如くコンタクトホール９１を穿設スる。フンタクトホ
ール９１を含む領域にＮｉ、Ａｆｉ等の電極用金属を蒸
着し、絶縁膜９ｏ上にソース電極５０及びドレイン電極
６０を形成することにより第１Ｏ図に示すＴＰＴが作製
される。ソース電ＩＴｉ、、５＝Ｏ及びドレイン電極６
ｏはコンタクトホール９１を介してａ−８ｉ層４０の低
抵抗領域７０ 、８０と接触している。
本実施例では工程が若干複雑になるが、一方でＴＰＴが
絶縁膜により被覆されるため、極めて特性の安定なＴＰ
Ｔが得られるといった利点がある。
絶縁膜により被覆されるため、極めて特性の安定なＴＰ
Ｔが得られるといった利点がある。
本発明はＴＰＴの半導体層としてａ−５ｉを用いたもの
に限定されるものではな（、ＧａＡｓ、ＧａＰ等の化合
物半導体を用いた場合でも適用可能であり、アモルファ
ス層のみならず、微結晶層や多結晶層として用いること
もできる。半導体層に形成される低抵抗領域７０．８０
は第７図及び第８図より明らかな如くゲート電極２０と
ゲート絶縁膜３０が拡散マスクとなって金属原子の低温
拡散により形成されるものであり、従ってゲート電極２
０と ゛整合した領域に形成される。
に限定されるものではな（、ＧａＡｓ、ＧａＰ等の化合
物半導体を用いた場合でも適用可能であり、アモルファ
ス層のみならず、微結晶層や多結晶層として用いること
もできる。半導体層に形成される低抵抗領域７０．８０
は第７図及び第８図より明らかな如くゲート電極２０と
ゲート絶縁膜３０が拡散マスクとなって金属原子の低温
拡散により形成されるものであり、従ってゲート電極２
０と ゛整合した領域に形成される。
〈発明の効果〉
以上詳説した如く、本発明によれば、自己整合のプロセ
スにより極めて高精度のパターンが得られ、従来固着と
されていたチャネル長５ミクロン以下のＴＰＴの製作も
可能となり、また不要なゲートとソース・ドレイン間の
浮遊容量をも小さく押えることができる。さらに動作速
度に於いても従来のＴ Ｆ Ｔ ｂ’＝比較して大幅な
改善が可能である。
スにより極めて高精度のパターンが得られ、従来固着と
されていたチャネル長５ミクロン以下のＴＰＴの製作も
可能となり、また不要なゲートとソース・ドレイン間の
浮遊容量をも小さく押えることができる。さらに動作速
度に於いても従来のＴ Ｆ Ｔ ｂ’＝比較して大幅な
改善が可能である。
第１図は従来のＴＰＴの構造を示す断面図である。
第２図乃至第５図は従来の自己整合プロセスによるＴＰ
Ｔの作製を説明する製造工程図である。 第６図は本発明の１実施例を示すＴＰＴの断面図である
。 第７図乃至第９図は第６図に示すＴＰＴの製造工程図で
ある。 第１Ｏ図は本発明の他の実施例を示すＴＰＴの断面図で
ある。 第１１図及び第１２図は第１０図に示すＴＰＴの製造工
程図である。 １０・・・絶縁基板 ２０・・・ゲート電極３０・・、
ｒ−ト絶縁膜 ４０・・・ａ−５ｉ層・、・）じ。 ５０“こ、シトスミ極 ６０・・・ドレイン電極■、、
・パ フ０．８０・・・拡散領域 ９０・・・絶縁膜＋００−
金属層 代理人 弁理士 福 士 愛 彦（他２名）目 Ｌ 区 −へ １０ 社 派 派 区 区 ぐ い 憾 派 −３２３− 因 Σ ０ ■ ＠ 法
Ｔの作製を説明する製造工程図である。 第６図は本発明の１実施例を示すＴＰＴの断面図である
。 第７図乃至第９図は第６図に示すＴＰＴの製造工程図で
ある。 第１Ｏ図は本発明の他の実施例を示すＴＰＴの断面図で
ある。 第１１図及び第１２図は第１０図に示すＴＰＴの製造工
程図である。 １０・・・絶縁基板 ２０・・・ゲート電極３０・・、
ｒ−ト絶縁膜 ４０・・・ａ−５ｉ層・、・）じ。 ５０“こ、シトスミ極 ６０・・・ドレイン電極■、、
・パ フ０．８０・・・拡散領域 ９０・・・絶縁膜＋００−
金属層 代理人 弁理士 福 士 愛 彦（他２名）目 Ｌ 区 −へ １０ 社 派 派 区 区 ぐ い 憾 派 −３２３− 因 Σ ０ ■ ＠ 法
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上にＭＢ Ｔｌ＋ｌｉされた半導体層の両
側部に金属原子の拡散された低抵抗領域が形成され、ゲ
ート絶縁膜を介して積層されたゲート電極と前記低抵抗
領域に一端が接触された１対のソース電極及びドレイン
電極とを具備して成ることを特徴とする薄膜トランジス
タ。 ２ 絶縁基板上に半導体層を堆ｆＬ１１シた後ゲート絶
縁膜及びゲート電極を前記仝１そ導体層−１−に積層し
てノぐターン形成し、該ゲート電極をマスクとして熱処
理により金属原子を低温拡散することによって前記ゲー
ト電極と整合する低抵抗領域を前記半導体層の両側部に
形成し、該低抵抗領域に接触させて１対のソース電極と
ドレイン電極を形成することを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156748A JPH0693509B2 (ja) | 1983-08-26 | 1983-08-26 | 薄膜トランジスタ |
| GB08421403A GB2148592B (en) | 1983-08-26 | 1984-08-23 | Thin film transistor with metal-diffused regions and method for making the same |
| DE19843431155 DE3431155A1 (de) | 1983-08-26 | 1984-08-24 | Duennfilm-transistor und verfahren zu dessen herstellung |
| US06/902,114 US4746628A (en) | 1983-08-26 | 1986-08-29 | Method for making a thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156748A JPH0693509B2 (ja) | 1983-08-26 | 1983-08-26 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049669A true JPS6049669A (ja) | 1985-03-18 |
| JPH0693509B2 JPH0693509B2 (ja) | 1994-11-16 |
Family
ID=15634450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156748A Expired - Lifetime JPH0693509B2 (ja) | 1983-08-26 | 1983-08-26 | 薄膜トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH0693509B2 (ja) |
| DE (1) | DE3431155A1 (ja) |
| GB (1) | GB2148592B (ja) |
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