JPH10335352A - ＧａＡｓ電界効果トランジスタおよびその製造方法 - Google Patents
ＧａＡｓ電界効果トランジスタおよびその製造方法Info
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- JPH10335352A JPH10335352A JP15802497A JP15802497A JPH10335352A JP H10335352 A JPH10335352 A JP H10335352A JP 15802497 A JP15802497 A JP 15802497A JP 15802497 A JP15802497 A JP 15802497A JP H10335352 A JPH10335352 A JP H10335352A
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Abstract
(57)【要約】
【課題】 パルス遅延現象を低減したＧａＡｓ電界効果
トランジスタの構造および製造方法を提供する。 【解決手段】 ゲート電極から空乏層が伸びるＧａＡｓ
活性層領域の表面のＧａＡｓ酸化膜の膜厚を２０Å以下
にする。
トランジスタの構造および製造方法を提供する。 【解決手段】 ゲート電極から空乏層が伸びるＧａＡｓ
活性層領域の表面のＧａＡｓ酸化膜の膜厚を２０Å以下
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体トラ
ンジスタ、特に、パルス動作に用いられるＧａＡｓ電界
効果トランジスタおよびその製造方法に関する。
ンジスタ、特に、パルス動作に用いられるＧａＡｓ電界
効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタのゲート
電極構造は、ＧａＡｓの動作層にソース／ドレイン電
極、リセスを形成した後（図７（ａ）（ｂ））、リセス
中央部に開口部を有するフォトレジストをマスクとして
ゲート金属を蒸着し（図７（ｃ））、続いて、フォトレ
ジストを溶解、除去することによりゲート電極以外の部
分のフォトレジストを除去するリフトオフ法により、ゲ
ート電極を形成し、最後のパッシベーション膜を形成し
て行われていた（図７（ｄ））。かかるリフトオフ法で
は、フォトレジストを除去した後にフォトレジストの残
渣を完全に除去するために、通常、リフトオフ後に酸素
プラズマによるアッシング工程を行い、かかる残渣を完
全に除去していた（図７（ｃ））。また、ＧａＡｓ電界
効果トランジスタでは、ＧａＡｓ表面の表面準位に起因
する電子の捕獲／放出が、トランジスタをパルス動作に
使用する場合のパルス遅延現象の原因となると考えられ
ていた。
電極構造は、ＧａＡｓの動作層にソース／ドレイン電
極、リセスを形成した後（図７（ａ）（ｂ））、リセス
中央部に開口部を有するフォトレジストをマスクとして
ゲート金属を蒸着し（図７（ｃ））、続いて、フォトレ
ジストを溶解、除去することによりゲート電極以外の部
分のフォトレジストを除去するリフトオフ法により、ゲ
ート電極を形成し、最後のパッシベーション膜を形成し
て行われていた（図７（ｄ））。かかるリフトオフ法で
は、フォトレジストを除去した後にフォトレジストの残
渣を完全に除去するために、通常、リフトオフ後に酸素
プラズマによるアッシング工程を行い、かかる残渣を完
全に除去していた（図７（ｃ））。また、ＧａＡｓ電界
効果トランジスタでは、ＧａＡｓ表面の表面準位に起因
する電子の捕獲／放出が、トランジスタをパルス動作に
使用する場合のパルス遅延現象の原因となると考えられ
ていた。
【０００３】そこで、従来は、かかるリセス表面に形成
されるＧａＡｓ表面の影響を回避するために、図６に示
すような二段リセス型トランジスタが用いられていた。
図中、１はゲート電極、２、３はリセス、４はソース／
ドレイン電極、５はパシベーション膜、６はＧａＡｓ酸
化膜であり、断面ＴＥＭによる観察によれば、約３０Å
の厚みの薄膜である。また、７はＧａＡｓ活性層、８は
ＧａＡｓ半絶縁性基板、９は空乏層を示す。かかる二段
リセス構造では、ゲート電極近傍のリセス幅を実効上狭
くすることができ、上記表面準位トラップがゲート電極
のバイアスに応答して伸縮する空乏層に与える影響を低
減することができ、パルス遅延現象の低減を図ることが
可能となる。
されるＧａＡｓ表面の影響を回避するために、図６に示
すような二段リセス型トランジスタが用いられていた。
図中、１はゲート電極、２、３はリセス、４はソース／
ドレイン電極、５はパシベーション膜、６はＧａＡｓ酸
化膜であり、断面ＴＥＭによる観察によれば、約３０Å
の厚みの薄膜である。また、７はＧａＡｓ活性層、８は
ＧａＡｓ半絶縁性基板、９は空乏層を示す。かかる二段
リセス構造では、ゲート電極近傍のリセス幅を実効上狭
くすることができ、上記表面準位トラップがゲート電極
のバイアスに応答して伸縮する空乏層に与える影響を低
減することができ、パルス遅延現象の低減を図ることが
可能となる。
【０００４】
【発明が解決しようとする課題】２段リセス構造の形成
は、製造プロセスが複雑となり、また複雑な工程ゆえに
歩留り低下の原因となっていた。また、ゲート電極近傍
のリセス幅が実効上狭くなるため、ゲート／ドレイン耐
圧が低下するという問題もあった。そこで、発明者は鋭
意研究の結果、上記パルス遅延現象の原因は、従来考え
られていたようなＧａＡｓ表面に起因する表面準位トラ
ップに起因するものではなく、主に、アッシング工程に
よりリセス表面に形成されたＧａＡｓ酸化物のトラップ
準位に起因していること、また、上記ＧａＡｓ酸化物
は、一方で、ゲート／ドレイン耐圧の向上に寄与してい
ることを見出した。即ち、従来の２段リセス構造では、
リセス表面に形成される表面準位と、ＧａＡｓ酸化膜中
に形成されるトラップ準位とを分離して取り扱わず、２
段リセス構造を採用することにより両者を同時に低減す
るものであった。
は、製造プロセスが複雑となり、また複雑な工程ゆえに
歩留り低下の原因となっていた。また、ゲート電極近傍
のリセス幅が実効上狭くなるため、ゲート／ドレイン耐
圧が低下するという問題もあった。そこで、発明者は鋭
意研究の結果、上記パルス遅延現象の原因は、従来考え
られていたようなＧａＡｓ表面に起因する表面準位トラ
ップに起因するものではなく、主に、アッシング工程に
よりリセス表面に形成されたＧａＡｓ酸化物のトラップ
準位に起因していること、また、上記ＧａＡｓ酸化物
は、一方で、ゲート／ドレイン耐圧の向上に寄与してい
ることを見出した。即ち、従来の２段リセス構造では、
リセス表面に形成される表面準位と、ＧａＡｓ酸化膜中
に形成されるトラップ準位とを分離して取り扱わず、２
段リセス構造を採用することにより両者を同時に低減す
るものであった。
【０００５】そこで、本発明は、パルス遅延現象を低減
したＧａＡｓ電界効果トランジスタの構造および製造方
法を提供することを目的とする。
したＧａＡｓ電界効果トランジスタの構造および製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】そこで、発明者は、鋭意
研究の結果、従来リフトオフ工程の後に行っていたアッ
シング工程を廃止することにより、ＧａＡｓ表面に形成
されるＧａＡｓ酸化物を低減でき、２段リセス構造を採
用せずにパルス遅延現象の低減を図ることができるとと
もに、上記ＧａＡｓ表面に形成されるＧａＡｓ酸化物の
低減は、ゲート／ドレイン耐圧の低下の原因となりうる
が、かかるゲート／ドレイン耐圧の低下は、リセスの幅
を十分広くすることにより防止できることを見出した。
即ち、リフトオフ工程にＮ−メチル−２−ピロリドン
（ＮＭＰ）を主成分とする剥離液を用いることにより、
リフトオフ工程の後に行っていたアッシング工程が不要
となり、アッシング工程で形成されていたＧａＡｓ酸化
物を低減し、電界効果トランジスタを高速なパルス動作
に使用する場合のパルス遅延現象の低減を図ることがで
きることを見出し、本発明を完成した。
研究の結果、従来リフトオフ工程の後に行っていたアッ
シング工程を廃止することにより、ＧａＡｓ表面に形成
されるＧａＡｓ酸化物を低減でき、２段リセス構造を採
用せずにパルス遅延現象の低減を図ることができるとと
もに、上記ＧａＡｓ表面に形成されるＧａＡｓ酸化物の
低減は、ゲート／ドレイン耐圧の低下の原因となりうる
が、かかるゲート／ドレイン耐圧の低下は、リセスの幅
を十分広くすることにより防止できることを見出した。
即ち、リフトオフ工程にＮ−メチル−２−ピロリドン
（ＮＭＰ）を主成分とする剥離液を用いることにより、
リフトオフ工程の後に行っていたアッシング工程が不要
となり、アッシング工程で形成されていたＧａＡｓ酸化
物を低減し、電界効果トランジスタを高速なパルス動作
に使用する場合のパルス遅延現象の低減を図ることがで
きることを見出し、本発明を完成した。
【０００７】即ち、本発明は、ＧａＡｓ活性層と、上記
ＧａＡｓ活性層上に設けられたソース電極およびドレイ
ン電極と、上記ソース電極および上記ドレイン電極間の
上記ＧａＡｓ活性層上に設けられたゲート電極とを備
え、上記ゲート電極に入力されるパルス信号により上記
ソース電極と上記ドレイン電極間の電子の移動を制御す
るＧａＡｓ電界効果トランジスタであって、上記ゲート
電極から広がる空乏層が接する上記ＧａＡｓ活性層上の
ＧａＡｓ酸化膜中の電子トラップ量を低減し、上記パル
ス信号に対する出力信号のパルス特性を８０％以上とす
ることを特徴とするＧａＡｓ電界効果トランジスタであ
る。ゲート電極にパルス信号を入力して用いるＧａＡｓ
電界効果トランジスタでは、ゲート電極から空乏層が広
がるＧａＡｓ活性層表面にＧａＡｓ酸化膜があり、Ｇａ
Ａｓ酸化膜中に電子トラップが形成されることにより、
かかる電子トラップからの電子放出等により上記パルス
信号に対する出力信号の遅延（パルス遅延現象）が生じ
る。従って、ＧａＡｓ酸化膜中の電子トラップを低減す
ることにより、パルス遅延現象を小さくすることが可能
となる。この結果、従来構造のように、製造工程が複雑
で、製造歩留まりの低い２段リセス構造を用いることな
く、８０％以上の良好なパルス特性を有するＧａＡｓ電
界効果トランジスタを得ることが可能となる。尚、ここ
でパルス特性とは、パルス信号をゲート電極に入力した
後、１μｓｅｃ経過後のトランジスタの出力電圧が、上
記パルス信号オフ時の出力電圧の何％に該当するかで表
される値をいう。
ＧａＡｓ活性層上に設けられたソース電極およびドレイ
ン電極と、上記ソース電極および上記ドレイン電極間の
上記ＧａＡｓ活性層上に設けられたゲート電極とを備
え、上記ゲート電極に入力されるパルス信号により上記
ソース電極と上記ドレイン電極間の電子の移動を制御す
るＧａＡｓ電界効果トランジスタであって、上記ゲート
電極から広がる空乏層が接する上記ＧａＡｓ活性層上の
ＧａＡｓ酸化膜中の電子トラップ量を低減し、上記パル
ス信号に対する出力信号のパルス特性を８０％以上とす
ることを特徴とするＧａＡｓ電界効果トランジスタであ
る。ゲート電極にパルス信号を入力して用いるＧａＡｓ
電界効果トランジスタでは、ゲート電極から空乏層が広
がるＧａＡｓ活性層表面にＧａＡｓ酸化膜があり、Ｇａ
Ａｓ酸化膜中に電子トラップが形成されることにより、
かかる電子トラップからの電子放出等により上記パルス
信号に対する出力信号の遅延（パルス遅延現象）が生じ
る。従って、ＧａＡｓ酸化膜中の電子トラップを低減す
ることにより、パルス遅延現象を小さくすることが可能
となる。この結果、従来構造のように、製造工程が複雑
で、製造歩留まりの低い２段リセス構造を用いることな
く、８０％以上の良好なパルス特性を有するＧａＡｓ電
界効果トランジスタを得ることが可能となる。尚、ここ
でパルス特性とは、パルス信号をゲート電極に入力した
後、１μｓｅｃ経過後のトランジスタの出力電圧が、上
記パルス信号オフ時の出力電圧の何％に該当するかで表
される値をいう。
【０００８】上記ＧａＡｓ酸化膜の膜厚は、２０Å以下
であることが好ましい。ＧａＡｓ酸化膜の膜厚をこのよ
うに制御することにより、ＧａＡｓ酸化膜中の電子トラ
ップ量の低減が可能となるからである。
であることが好ましい。ＧａＡｓ酸化膜の膜厚をこのよ
うに制御することにより、ＧａＡｓ酸化膜中の電子トラ
ップ量の低減が可能となるからである。
【０００９】上記ゲート電極は、リセスを形成した上記
ＧａＡｓ活性層上に形成されることが好ましい。ＧａＡ
ｓ活性層領域のＧａＡｓ酸化膜の膜厚を薄くすることに
より、ゲート／ドレイン耐圧は低下する傾向にあるが、
ゲート電極をリセス構造のＧａＡｓ活性層に形成するこ
とにより、かかるゲート／ドレイン耐圧の低下を防止す
ることが可能となるからである。
ＧａＡｓ活性層上に形成されることが好ましい。ＧａＡ
ｓ活性層領域のＧａＡｓ酸化膜の膜厚を薄くすることに
より、ゲート／ドレイン耐圧は低下する傾向にあるが、
ゲート電極をリセス構造のＧａＡｓ活性層に形成するこ
とにより、かかるゲート／ドレイン耐圧の低下を防止す
ることが可能となるからである。
【００１０】また、本発明は、ＧａＡｓ基板上に形成さ
れたＧａＡｓ活性層上に、電極開口部を設けたレジスト
マスクを形成する工程と、上記レジストマスク上および
上記電極開口部内のＧａＡｓ活性層上に電極金属を形成
する工程と、上記レジストマスクを溶解し、上記レジス
トマスク上に形成された上記電極金属を除去することに
より、上記電極開口部内のＧａＡｓ活性層上に電極を形
成する工程と、上記ＧａＡｓ活性層上に残った上記レジ
ストマスクの残渣を除去するアッシング工程とからなる
リフトオフ工程を備えたＧａＡｓ電界効果トランジスタ
の製造方法において、上記レジストマスク（イメージリ
バーサルレジスト）がノボラック樹脂からなり、上記ア
ッシング工程が不要な程度にまで、Ｎ−メチル−２−ピ
ロリドンを主成分とする剥離液を用いて上記レジストマ
スクを除去することを特徴とするＧａＡｓ電界効果トラ
ンジスタの製造方法でもある。リフトオフ工程を用いて
電極を形成する場合に、レジストマスクをＮ−メチル−
２−ピロリドンを主成分とする剥離液を用いて溶解除去
することにより、残渣を残さずレジストマスクの除去が
可能となるため、従来のような酸素プラズマ等によるレ
ジストマスク残渣のアッシング工程が不要となり、かか
るアッシング工程によるＧａＡｓ活性層表面の酸化を防
止することができる。この結果、ゲート電極から空乏層
が伸びるＧａＡｓ活性層表面のＧａＡｓ酸化膜の膜厚を
２０Å以下にまで薄くすることが可能となり、８０％以
上の良好なパルス特性を有するＧａＡｓ電界効果トラン
ジスタを形成することが可能となる。
れたＧａＡｓ活性層上に、電極開口部を設けたレジスト
マスクを形成する工程と、上記レジストマスク上および
上記電極開口部内のＧａＡｓ活性層上に電極金属を形成
する工程と、上記レジストマスクを溶解し、上記レジス
トマスク上に形成された上記電極金属を除去することに
より、上記電極開口部内のＧａＡｓ活性層上に電極を形
成する工程と、上記ＧａＡｓ活性層上に残った上記レジ
ストマスクの残渣を除去するアッシング工程とからなる
リフトオフ工程を備えたＧａＡｓ電界効果トランジスタ
の製造方法において、上記レジストマスク（イメージリ
バーサルレジスト）がノボラック樹脂からなり、上記ア
ッシング工程が不要な程度にまで、Ｎ−メチル−２−ピ
ロリドンを主成分とする剥離液を用いて上記レジストマ
スクを除去することを特徴とするＧａＡｓ電界効果トラ
ンジスタの製造方法でもある。リフトオフ工程を用いて
電極を形成する場合に、レジストマスクをＮ−メチル−
２−ピロリドンを主成分とする剥離液を用いて溶解除去
することにより、残渣を残さずレジストマスクの除去が
可能となるため、従来のような酸素プラズマ等によるレ
ジストマスク残渣のアッシング工程が不要となり、かか
るアッシング工程によるＧａＡｓ活性層表面の酸化を防
止することができる。この結果、ゲート電極から空乏層
が伸びるＧａＡｓ活性層表面のＧａＡｓ酸化膜の膜厚を
２０Å以下にまで薄くすることが可能となり、８０％以
上の良好なパルス特性を有するＧａＡｓ電界効果トラン
ジスタを形成することが可能となる。
【００１１】
実施の形態１．図１に、本発明の実施の形態１にかかる
ＧａＡｓ電界効果トランジスタの断面構造を示す。図
中、図６と同一符号は同一または相当箇所を示す。本実
施の形態にかかるプロセスでは、図８に示す従来のリフ
トオフ工程で用いていた、アセトン等の剥離剤によるレ
ジストの除去工程およびレジスト残渣のアッシング除去
工程に代えて、溶解力の強いＮ−メチル−２−ピロリド
ン（ＮＭＰ）を主成分とする剥離液でレジストの剥離を
行う。これにより、レジストは残渣を残すことなく完全
に剥離されるため、アッシング工程を行うことは不要と
なる。
ＧａＡｓ電界効果トランジスタの断面構造を示す。図
中、図６と同一符号は同一または相当箇所を示す。本実
施の形態にかかるプロセスでは、図８に示す従来のリフ
トオフ工程で用いていた、アセトン等の剥離剤によるレ
ジストの除去工程およびレジスト残渣のアッシング除去
工程に代えて、溶解力の強いＮ−メチル−２−ピロリド
ン（ＮＭＰ）を主成分とする剥離液でレジストの剥離を
行う。これにより、レジストは残渣を残すことなく完全
に剥離されるため、アッシング工程を行うことは不要と
なる。
【００１２】図３（ａ）に本実施の形態にかかる方法を
用いた場合のＧａＡｓ表面近傍の断面ＴＥＭ写真を、図
３（ｂ）に従来方法を用いた場合のＧａＡｓ表面近傍の
断面ＴＥＭ写真を夫々示す（倍率：５００，０００
倍）。断面写真は、ＧａＡｓ上のレジストを剥離した後
に、ＳｉＯＮパッシーベーション膜を形成した後の断面
写真であり、図３（ｂ）に示すアッシングを行った場合
のＧａＡｓ表面には、約３５Å程度のＧａＡｓ表面酸化
膜の形成が認められるが、図３（ａ）のアッシングを行
わない場合のＧａＡｓ表面では、表面酸化膜の厚みは２
０Å以下となっていることがわかる。即ち、本実施の形
態では、上述のゲート電極形成工程において、アッシン
グ工程が不要となるため、アッシング工程で酸素プラズ
マにさらされるゲート電極近傍のＧａＡｓ活性層表面へ
のＧａＡｓ酸化膜の形成が低減されることとなる。
用いた場合のＧａＡｓ表面近傍の断面ＴＥＭ写真を、図
３（ｂ）に従来方法を用いた場合のＧａＡｓ表面近傍の
断面ＴＥＭ写真を夫々示す（倍率：５００，０００
倍）。断面写真は、ＧａＡｓ上のレジストを剥離した後
に、ＳｉＯＮパッシーベーション膜を形成した後の断面
写真であり、図３（ｂ）に示すアッシングを行った場合
のＧａＡｓ表面には、約３５Å程度のＧａＡｓ表面酸化
膜の形成が認められるが、図３（ａ）のアッシングを行
わない場合のＧａＡｓ表面では、表面酸化膜の厚みは２
０Å以下となっていることがわかる。即ち、本実施の形
態では、上述のゲート電極形成工程において、アッシン
グ工程が不要となるため、アッシング工程で酸素プラズ
マにさらされるゲート電極近傍のＧａＡｓ活性層表面へ
のＧａＡｓ酸化膜の形成が低減されることとなる。
【００１３】比較例１ 図４に、本発明にかかるＮＭＰを主成分とする剥離剤で
レジストマスクを除去し、アッシング工程を行わずにト
ランジスタを作製した場合と、従来どおりアッシング工
程を行って作製した場合のパルス特性の比較例を示す。
図４（ａ）は、本実施の形態にかかるアッシング処理を
行わない方法（ＮＭＰを主成分とする剥離剤使用）で形
成したＧａＡｓ電界効果トランジスタのパルス特性であ
り、図４（ｂ）は、アッシング処理を行う従来の方法で
形成したＧａＡｓ電界効果トランジスタのパルス特性で
ある。図中、横軸は時間、縦軸はソース／ドレイン電流
を２Ωの抵抗に通して測定した電圧である。ここで、パ
ルス特性とは、パルス信号をゲートに入力した後、１μ
ｓｅｃ経過後のトランジスタの出力電圧が、パルス信号
オフ時の出力電圧の何％に該当するかで表される。図４
（ｂ）に示すアッシング処理を行った場合には、パルス
特性は５０％となり、明白なパルス遅延現象（ゲート入
力信号に対する遅延）が現れているが、図４（ａ）に示
す本実施の形態にかかるアッシング処理無しの場合は、
パルス特性は９５％と良好であることが分かる。尚、Ｇ
ａＡｓ電界効果トランジスタをパルス動作に用いる場合
には、一般にパルス特性は、８０％以上確保する必要が
ある。
レジストマスクを除去し、アッシング工程を行わずにト
ランジスタを作製した場合と、従来どおりアッシング工
程を行って作製した場合のパルス特性の比較例を示す。
図４（ａ）は、本実施の形態にかかるアッシング処理を
行わない方法（ＮＭＰを主成分とする剥離剤使用）で形
成したＧａＡｓ電界効果トランジスタのパルス特性であ
り、図４（ｂ）は、アッシング処理を行う従来の方法で
形成したＧａＡｓ電界効果トランジスタのパルス特性で
ある。図中、横軸は時間、縦軸はソース／ドレイン電流
を２Ωの抵抗に通して測定した電圧である。ここで、パ
ルス特性とは、パルス信号をゲートに入力した後、１μ
ｓｅｃ経過後のトランジスタの出力電圧が、パルス信号
オフ時の出力電圧の何％に該当するかで表される。図４
（ｂ）に示すアッシング処理を行った場合には、パルス
特性は５０％となり、明白なパルス遅延現象（ゲート入
力信号に対する遅延）が現れているが、図４（ａ）に示
す本実施の形態にかかるアッシング処理無しの場合は、
パルス特性は９５％と良好であることが分かる。尚、Ｇ
ａＡｓ電界効果トランジスタをパルス動作に用いる場合
には、一般にパルス特性は、８０％以上確保する必要が
ある。
【００１４】比較例２ 図５は、トランジスタの製造工程の違いによるパルス特
性およびゲート／ドレイン耐圧の比較例である。図５
（ａ）には、ＧａＡｓ表面をプラズマアッシングした場
合、光オゾンアッシング（プラズマによる表面損傷は生
じない）した場合、アッシング処理を行わない場合（Ｎ
ＭＰを主成分とする剥離剤を使用した場合）のパッシベ
ーション膜形成に至るまでの工程中におけるＧａＡｓ電
界効果トランジスタのパルス特性の変化を、図５（ｂ）
には、パッシベーション膜形成後のＧａＡｓ電界効果ト
ランジスタのパルス特性と耐圧（Ｖｇｄｏ）の関係を示
す。かかるＧａＡｓ電界効果トランジスタには、図１に
示す素子構造を有する電界効果トランジスタを用いるも
のとする。図５（ａ）より、パルス特性はアッシング前
にはいずれも８０％前後に分布しているが、アッシング
処理を行うことにより、光オゾンアッシング後は５０
％、プラズマアッシング後は４０％に夫々低下する。一
方、アッシング処理を行わない場合は、９０％以上の良
好なパルス特性が得られている。また、図５（ｂ）に示
すパルス特性と耐圧との関係から、パルス特性の劣化と
ともに耐圧の分布は上昇する傾向にあることが分かる。
図に示す結果から、各々のアッシング条件（プラズマア
ッシング、光オゾンアッシング、アッシング処理無し）
の耐圧分布のばらつき（横軸方向のばらつき）は、いず
れのアッシング条件においてもほぼ同じ（Ｖｇｄｏ（ｍ
ａｘ）−Ｖｇｄｏ（ｍｉｎ）〜２．５Ｖ）であることか
ら、かかる耐圧のばらつき（〜２．５Ｖ）は、リセス幅
やゲート長のばらつき等から生じるものであり、一方
で、各アッシング条件による耐圧のばらつきは、各アッ
シング条件に起因するＧａＡｓの表面状態の違いにより
生じるものであると考えられる。即ち、図１に示す普通
の１段リセス構造のＧａＡｓ電界効果トランジスタにお
いては、アッシング処理を行わない（ＧａＡｓ酸化膜を
形成しない）ことにより、ゲート／ドレイン耐圧が低下
する傾向にあるが、図１では、リセス幅を約１．７μｍ
と従来構造より広くしているため、図５（ｂ）より１８
Ｖ以上の耐圧確保が可能となることが分かる。従って、
ＧａＡｓ酸化膜を形成しないことにより、ゲート／ドレ
イン耐圧は低下するが、これに対しては、リセス幅を広
くすることにより、十分実用に耐える耐圧の確保が可能
となることがわかる。尚、一般に、１８Ｖ程度の耐圧が
確保できれば、パルス動作に用いられるＧａＡｓ電界効
果トランジスタに使用することが可能である。
性およびゲート／ドレイン耐圧の比較例である。図５
（ａ）には、ＧａＡｓ表面をプラズマアッシングした場
合、光オゾンアッシング（プラズマによる表面損傷は生
じない）した場合、アッシング処理を行わない場合（Ｎ
ＭＰを主成分とする剥離剤を使用した場合）のパッシベ
ーション膜形成に至るまでの工程中におけるＧａＡｓ電
界効果トランジスタのパルス特性の変化を、図５（ｂ）
には、パッシベーション膜形成後のＧａＡｓ電界効果ト
ランジスタのパルス特性と耐圧（Ｖｇｄｏ）の関係を示
す。かかるＧａＡｓ電界効果トランジスタには、図１に
示す素子構造を有する電界効果トランジスタを用いるも
のとする。図５（ａ）より、パルス特性はアッシング前
にはいずれも８０％前後に分布しているが、アッシング
処理を行うことにより、光オゾンアッシング後は５０
％、プラズマアッシング後は４０％に夫々低下する。一
方、アッシング処理を行わない場合は、９０％以上の良
好なパルス特性が得られている。また、図５（ｂ）に示
すパルス特性と耐圧との関係から、パルス特性の劣化と
ともに耐圧の分布は上昇する傾向にあることが分かる。
図に示す結果から、各々のアッシング条件（プラズマア
ッシング、光オゾンアッシング、アッシング処理無し）
の耐圧分布のばらつき（横軸方向のばらつき）は、いず
れのアッシング条件においてもほぼ同じ（Ｖｇｄｏ（ｍ
ａｘ）−Ｖｇｄｏ（ｍｉｎ）〜２．５Ｖ）であることか
ら、かかる耐圧のばらつき（〜２．５Ｖ）は、リセス幅
やゲート長のばらつき等から生じるものであり、一方
で、各アッシング条件による耐圧のばらつきは、各アッ
シング条件に起因するＧａＡｓの表面状態の違いにより
生じるものであると考えられる。即ち、図１に示す普通
の１段リセス構造のＧａＡｓ電界効果トランジスタにお
いては、アッシング処理を行わない（ＧａＡｓ酸化膜を
形成しない）ことにより、ゲート／ドレイン耐圧が低下
する傾向にあるが、図１では、リセス幅を約１．７μｍ
と従来構造より広くしているため、図５（ｂ）より１８
Ｖ以上の耐圧確保が可能となることが分かる。従って、
ＧａＡｓ酸化膜を形成しないことにより、ゲート／ドレ
イン耐圧は低下するが、これに対しては、リセス幅を広
くすることにより、十分実用に耐える耐圧の確保が可能
となることがわかる。尚、一般に、１８Ｖ程度の耐圧が
確保できれば、パルス動作に用いられるＧａＡｓ電界効
果トランジスタに使用することが可能である。
【００１５】実施の形態２．図２は、本発明の実施の形
態２にかかるＳＡＧ（Ｓｅｌｆ Ａｌｉｇｎ Ｇａｔ
ｅ）型電界効果トランジスタの断面図であり、図中、図
６と同一符号は同一または相当箇所を示す。実施の形態
１ではリセス型のＧａＡｓ電界効果トランジスタについ
て述べたが、本実施の形態にかかる電界効果トランジス
タについても、アッシング処理を行わずにＮＭＰを主成
分とする剥離剤を使用して素子作製することにより、ゲ
ート電極近傍のＧａＡｓ表面へのＧａＡｓ酸化膜の形成
を低減し、電界効果トランジスタのパルス特性の向上を
図ることが可能となる。
態２にかかるＳＡＧ（Ｓｅｌｆ Ａｌｉｇｎ Ｇａｔ
ｅ）型電界効果トランジスタの断面図であり、図中、図
６と同一符号は同一または相当箇所を示す。実施の形態
１ではリセス型のＧａＡｓ電界効果トランジスタについ
て述べたが、本実施の形態にかかる電界効果トランジス
タについても、アッシング処理を行わずにＮＭＰを主成
分とする剥離剤を使用して素子作製することにより、ゲ
ート電極近傍のＧａＡｓ表面へのＧａＡｓ酸化膜の形成
を低減し、電界効果トランジスタのパルス特性の向上を
図ることが可能となる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＧａＡｓ電界効果トランジスタの電極形成時
のリフトオフ工程において、レジスト剥離剤として、Ｎ
−メチル−２−ピロリドン（ＮＭＰ）を主成分とする剥
離液を用いることにより、リフトオフ工程後のアッシン
グ工程が不要となり、かかるアッシング工程によりゲー
ト電極から空乏層が伸びる領域のＧａＡｓ活性層表面に
形成されるＧａＡｓ酸化膜の膜厚を低減し、２０Å以下
とすることが可能となる。この結果、ＧａＡｓ酸化膜中
に形成される電子トラップに起因するパルス特性の遅延
を防止することができ、従来のような製造工程の複雑な
２段リセス構造を用いることなく良好なパルス特性（＞
８０％）を確保することが可能となる。
によれば、ＧａＡｓ電界効果トランジスタの電極形成時
のリフトオフ工程において、レジスト剥離剤として、Ｎ
−メチル−２−ピロリドン（ＮＭＰ）を主成分とする剥
離液を用いることにより、リフトオフ工程後のアッシン
グ工程が不要となり、かかるアッシング工程によりゲー
ト電極から空乏層が伸びる領域のＧａＡｓ活性層表面に
形成されるＧａＡｓ酸化膜の膜厚を低減し、２０Å以下
とすることが可能となる。この結果、ＧａＡｓ酸化膜中
に形成される電子トラップに起因するパルス特性の遅延
を防止することができ、従来のような製造工程の複雑な
２段リセス構造を用いることなく良好なパルス特性（＞
８０％）を確保することが可能となる。
【図１】 本発明の実施の形態１にかかるＧａＡｓ電界
効果トランジスタの断面図である。
効果トランジスタの断面図である。
【図２】 本発明の実施の形態２にかかるＧａＡｓ電界
効果トランジスタの断面図である。
効果トランジスタの断面図である。
【図３】 （ａ）本発明の実施の形態１にかかるＧａＡ
ｓ活性層表面近傍の断面ＴＥＭ写真である。 （ｂ）従来方法にかかるＧａＡｓ活性層表面近傍の断面
ＴＥＭ写真である。
ｓ活性層表面近傍の断面ＴＥＭ写真である。 （ｂ）従来方法にかかるＧａＡｓ活性層表面近傍の断面
ＴＥＭ写真である。
【図４】 （ａ）本発明の実施の形態１にかかるＧａＡ
ｓ電界効果トランジスタのパルス特性である。 （ｂ）従来構造のＧａＡｓ電界効果トランジスタのパル
ス特性である。
ｓ電界効果トランジスタのパルス特性である。 （ｂ）従来構造のＧａＡｓ電界効果トランジスタのパル
ス特性である。
【図５】 （ａ）パッシベーション膜形成までの製造工
程中におけるＧａＡｓ電界効果トランジスタのパルス特
性の変化である。 （ｂ）ＧａＡｓ電界効果トランジスタのパルス特性と耐
圧の関係である。
程中におけるＧａＡｓ電界効果トランジスタのパルス特
性の変化である。 （ｂ）ＧａＡｓ電界効果トランジスタのパルス特性と耐
圧の関係である。
【図６】 従来構造の２段リセス構造のＧａＡｓ電界効
果トランジスタの断面図である。
果トランジスタの断面図である。
【図７】 従来のＧａＡｓ電界効果トランジスタのゲー
ト電極形成工程図である。
ト電極形成工程図である。
１ ゲート電極、２、３ リセス、４ ソース／ドレイ
ン電極、５ パッシベーション膜、６ ＧａＡｓ酸化
膜、７ ＧａＡｓ活性層、８ ＧａＡｓ半絶縁性基板、
９ 空乏層。
ン電極、５ パッシベーション膜、６ ＧａＡｓ酸化
膜、７ ＧａＡｓ活性層、８ ＧａＡｓ半絶縁性基板、
９ 空乏層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】即ち、本発明は、ＧａＡｓ活性層と、上記
ＧａＡｓ活性層上に設けられたソース電極およびドレイ
ン電極と、上記ソース電極および上記ドレイン電極間の
上記ＧａＡｓ活性層上に設けられたゲート電極とを備
え、上記ゲート電極に入力されるパルス信号により上記
ソース電極と上記ドレイン電極間の電子の移動を制御す
るＧａＡｓ電界効果トランジスタであって、上記ゲート
電極から広がる空乏層が接する上記ＧａＡｓ活性層上の
ＧａＡｓ酸化膜中の電子トラップ量を低減し、上記パル
ス信号に対する出力信号のパルス特性を８０％以上とす
ることを特徴とするＧａＡｓ電界効果トランジスタであ
る。ゲート電極にパルス信号を入力して用いるＧａＡｓ
電界効果トランジスタでは、ゲート電極から空乏層が広
がるＧａＡｓ活性層表面にＧａＡｓ酸化膜があり、Ｇａ
Ａｓ酸化膜中に電子トラップが形成されることにより、
かかる電子トラップからの電子放出等により上記パルス
信号に対する出力信号の遅延（パルス遅延現象）が生じ
る。従って、ＧａＡｓ酸化膜中の電子トラップを低減す
ることにより、パルス遅延現象を小さくすることが可能
となる。この結果、従来構造のように、製造工程が複雑
で、製造歩留まりの低い２段リセス構造を用いることな
く、８０％以上の良好なパルス特性を有するＧａＡｓ電
界効果トランジスタを得ることが可能となる。尚、ここ
でパルス特性とは、パルス信号をゲート電極に入力した
後、１μｓｅｃ経過後のトランジスタの出力電圧が、上
記パルス信号オフ時の出力電圧の何％に該当するかで表
される値をいう。具体的には、パルス信号をゲート電極
に入力するトランジスタ動作において、ゲートオン後１
μｓｅｃ経過時のドレイン電流と、ゲートオン後（１０
ｍｓｅｃ経過時）に飽和するドレイン電流との比、即
ち、パルス動作（ゲートオン／オフ＝１０ｍｓｅｃ／１
０ｍｓｅｃ）を行った時のドレイン電流を２Ωの抵抗を
介して測定した電圧の比（％）で表される。
ＧａＡｓ活性層上に設けられたソース電極およびドレイ
ン電極と、上記ソース電極および上記ドレイン電極間の
上記ＧａＡｓ活性層上に設けられたゲート電極とを備
え、上記ゲート電極に入力されるパルス信号により上記
ソース電極と上記ドレイン電極間の電子の移動を制御す
るＧａＡｓ電界効果トランジスタであって、上記ゲート
電極から広がる空乏層が接する上記ＧａＡｓ活性層上の
ＧａＡｓ酸化膜中の電子トラップ量を低減し、上記パル
ス信号に対する出力信号のパルス特性を８０％以上とす
ることを特徴とするＧａＡｓ電界効果トランジスタであ
る。ゲート電極にパルス信号を入力して用いるＧａＡｓ
電界効果トランジスタでは、ゲート電極から空乏層が広
がるＧａＡｓ活性層表面にＧａＡｓ酸化膜があり、Ｇａ
Ａｓ酸化膜中に電子トラップが形成されることにより、
かかる電子トラップからの電子放出等により上記パルス
信号に対する出力信号の遅延（パルス遅延現象）が生じ
る。従って、ＧａＡｓ酸化膜中の電子トラップを低減す
ることにより、パルス遅延現象を小さくすることが可能
となる。この結果、従来構造のように、製造工程が複雑
で、製造歩留まりの低い２段リセス構造を用いることな
く、８０％以上の良好なパルス特性を有するＧａＡｓ電
界効果トランジスタを得ることが可能となる。尚、ここ
でパルス特性とは、パルス信号をゲート電極に入力した
後、１μｓｅｃ経過後のトランジスタの出力電圧が、上
記パルス信号オフ時の出力電圧の何％に該当するかで表
される値をいう。具体的には、パルス信号をゲート電極
に入力するトランジスタ動作において、ゲートオン後１
μｓｅｃ経過時のドレイン電流と、ゲートオン後（１０
ｍｓｅｃ経過時）に飽和するドレイン電流との比、即
ち、パルス動作（ゲートオン／オフ＝１０ｍｓｅｃ／１
０ｍｓｅｃ）を行った時のドレイン電流を２Ωの抵抗を
介して測定した電圧の比（％）で表される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】比較例１ 図４に、本発明にかかるＮＭＰを主成分とする剥離剤で
レジストマスクを除去し、アッシング工程を行わずにト
ランジスタを作製した場合と、従来どおりアッシング工
程を行って作製した場合のパルス特性の比較例を示す。
図４（ａ）は、本実施の形態にかかるアッシング処理を
行わない方法（ＮＭＰを主成分とする剥離剤使用）で形
成したＧａＡｓ電界効果トランジスタのパルス特性であ
り、図４（ｂ）は、アッシング処理を行う従来の方法で
形成したＧａＡｓ電界効果トランジスタのパルス特性で
ある。図中、横軸は時間、縦軸はソース／ドレイン電流
を２Ωの抵抗に通して測定した電圧である。ここで、パ
ルス特性とは、パルス信号をゲートに入力した後、１μ
ｓｅｃ経過後のトランジスタの出力電圧が、パルス信号
オフ時の出力電圧の何％に該当するかで表される。具体
的には、パルス信号をゲート電極に入力するトランジス
タ動作において、ゲートオン後１μｓｅｃ経過時のドレ
イン電流と、ゲートオン後（１０ｍｓｅｃ経過時）に飽
和するドレイン電流との比、即ち、パルス動作（ゲート
オン／オフ＝１０ｍｓｅｃ／１０ｍｓｅｃ）を行った時
のドレイン電流を２Ωの抵抗を介して測定した電圧の比
（％）で表される。図４（ｂ）に示すアッシング処理を
行った場合には、パルス特性は５０％となり、明白なパ
ルス遅延現象（ゲート入力信号に対する遅延）が現れて
いるが、図４（ａ）に示す本実施の形態にかかるアッシ
ング処理無しの場合は、パルス特性は９５％と良好であ
ることが分かる。尚、ＧａＡｓ電界効果トランジスタを
パルス動作に用いる場合には、一般にパルス特性は、８
０％以上確保する必要がある。
レジストマスクを除去し、アッシング工程を行わずにト
ランジスタを作製した場合と、従来どおりアッシング工
程を行って作製した場合のパルス特性の比較例を示す。
図４（ａ）は、本実施の形態にかかるアッシング処理を
行わない方法（ＮＭＰを主成分とする剥離剤使用）で形
成したＧａＡｓ電界効果トランジスタのパルス特性であ
り、図４（ｂ）は、アッシング処理を行う従来の方法で
形成したＧａＡｓ電界効果トランジスタのパルス特性で
ある。図中、横軸は時間、縦軸はソース／ドレイン電流
を２Ωの抵抗に通して測定した電圧である。ここで、パ
ルス特性とは、パルス信号をゲートに入力した後、１μ
ｓｅｃ経過後のトランジスタの出力電圧が、パルス信号
オフ時の出力電圧の何％に該当するかで表される。具体
的には、パルス信号をゲート電極に入力するトランジス
タ動作において、ゲートオン後１μｓｅｃ経過時のドレ
イン電流と、ゲートオン後（１０ｍｓｅｃ経過時）に飽
和するドレイン電流との比、即ち、パルス動作（ゲート
オン／オフ＝１０ｍｓｅｃ／１０ｍｓｅｃ）を行った時
のドレイン電流を２Ωの抵抗を介して測定した電圧の比
（％）で表される。図４（ｂ）に示すアッシング処理を
行った場合には、パルス特性は５０％となり、明白なパ
ルス遅延現象（ゲート入力信号に対する遅延）が現れて
いるが、図４（ａ）に示す本実施の形態にかかるアッシ
ング処理無しの場合は、パルス特性は９５％と良好であ
ることが分かる。尚、ＧａＡｓ電界効果トランジスタを
パルス動作に用いる場合には、一般にパルス特性は、８
０％以上確保する必要がある。
Claims (4)
- 【請求項１】 ＧａＡｓ活性層と、上記ＧａＡｓ活性層
上に設けられたソース電極およびドレイン電極と、上記
ソース電極および上記ドレイン電極間の上記ＧａＡｓ活
性層上に設けられたゲート電極とを備え、 上記ゲート電極に入力されるパルス信号により上記ソー
ス電極と上記ドレイン電極間の電子の移動を制御するＧ
ａＡｓ電界効果トランジスタであって、 上記ゲート電極から広がる空乏層が接する上記ＧａＡｓ
活性層上のＧａＡｓ酸化膜中の電子トラップ量を低減
し、 上記パルス信号に対する出力信号のパルス特性を８０％
以上とすることを特徴とするＧａＡｓ電界効果トランジ
スタ。 - 【請求項２】 上記ＧａＡｓ酸化膜の膜厚が、２０Å以
下であることを特徴とする請求項１に記載のＧａＡｓ電
界効果トランジスタ。 - 【請求項３】 上記ゲート電極が、リセスを形成した上
記ＧａＡｓ活性層上に形成されることを特徴とする請求
項１または２に記載のＧａＡｓ電界効果トランジスタ。 - 【請求項４】 ＧａＡｓ基板上に形成されたＧａＡｓ活
性層上に、電極開口部を設けたレジストマスクを形成す
る工程と、 上記レジストマスク上および上記電極開口部内のＧａＡ
ｓ活性層上に電極金属を形成する工程と、 上記レジストマスクを溶解し、上記レジストマスク上に
形成された上記電極金属を除去することにより、上記電
極開口部内のＧａＡｓ活性層上に電極を形成する工程
と、 上記ＧａＡｓ活性層上に残った上記レジストマスクの残
渣を除去するアッシング工程とからなるリフトオフ工程
を備えたＧａＡｓ電界効果トランジスタの製造方法にお
いて、 上記レジストマスクがノボラック樹脂からなり、 上記アッシング工程が不要な程度にまで、Ｎ−メチル−
２−ピロリドンを主成分とする剥離液を用いて上記レジ
ストマスクを除去することを特徴とするＧａＡｓ電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802497A JPH10335352A (ja) | 1997-05-29 | 1997-05-29 | ＧａＡｓ電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802497A JPH10335352A (ja) | 1997-05-29 | 1997-05-29 | ＧａＡｓ電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335352A true JPH10335352A (ja) | 1998-12-18 |
Family
ID=15662617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15802497A Pending JPH10335352A (ja) | 1997-05-29 | 1997-05-29 | ＧａＡｓ電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1274135A1 (en) * | 2001-07-06 | 2003-01-08 | Mitsubishi Denki Kabushiki Kaisha | GaAs-based semiconductor field-effect transistor |
| US6998225B2 (en) | 2002-04-10 | 2006-02-14 | Mitsubishi Denki Kabushiki Kaisha | Method of producing compound semiconductor device |
-
1997
- 1997-05-29 JP JP15802497A patent/JPH10335352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1274135A1 (en) * | 2001-07-06 | 2003-01-08 | Mitsubishi Denki Kabushiki Kaisha | GaAs-based semiconductor field-effect transistor |
| US6653667B2 (en) | 2001-07-06 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | GaAs-based semiconductor field-effect transistor |
| US6998225B2 (en) | 2002-04-10 | 2006-02-14 | Mitsubishi Denki Kabushiki Kaisha | Method of producing compound semiconductor device |
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