JPS5961037A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （８）発明の技術分子ｒ 本発明は半導体装置の製造方法に係り、特に化合物半導
体装置を製造する際の加熱処理工程にお＆Ｊる表面保護
方法に関する。

（ｂｌ　　従来技術と問題点 化合物半導体を用いる半導体装置の製造−Ｌ程において
、被処理基板表面にイオン注入された原子を活性化する
工程等、被処理基板を高温に加熱する際に、被処理基板
表面の保Ｍ１！Ｌ膜としてｊ１ｎ常、窒化アルミニウム
（ＡＱＮ）、二酸化シリコン（ＳｉＣ２）、窒化シリコ
ン（Ｓｉ３　Ｎ４　）等の絶縁膜が用いられている。

しかしこれらの絶縁膜と化合物半導体結晶との界面には
多くの界面準位が存在するため、化合物半導体表面にこ
れら絶縁膜が（；Ｊ着することにより、化合物半導体と
の界面における界面準位が発生ずる。史に５ｉ０２膜を
用いた場合には、加熱処理を施すことによりＧａが抜は
出して行く現象もあり、加熱処理後の界面準位は更に増
大する。またかかる状態の場合、イオン注入後の加熱処
理によってキャリアプロファイルは大きく影響を受ける
という問題もある。

（Ｃ１発明の目的 本発明の目的は、界面特性に影響を与えることのない化
合物半導体装置の表面保護方法を従供することにある。

ｔｄｌ　　発明の構成 本発明の特徴は、化合物半導体よりなる被処理基板に加
熱処理工程を施すに先立ち、前記被処理基板表面に前記
被処理基板と略同等の格子定数を有し且つ１Ｔ１ｉ抵抗
の化合物半導体層を形成し、しかる後前記加りＡ処理工
程を施す工程を含むことにある。

ｔｅ＋　　発明の実施例 以下本発明の実施例を図面を参照しながら説明する。

第１図（８）〜（ｔｌ＋は本発明の第１の実施例として
の、ＧａＡｓプレーナ型電界効果トランジスタ（ＦＥＴ
）を作製する例を、その製造工程の順に示す要部断面図
である。

まず同図（ａｌに見られる如く、イオン注入法に、Ｊ、
り高抵抗ＧａＡｓ基板１表面のソース形成ｆｒＩ域２及
びドレイン形成領域３に、ｎ型不純物１例えば硫黄（Ｓ
）或いはシリコン（Ｓｉ）を選択的に導入する。

ここで注入するｎ型不純物の濃度は凡そ１．ＯＸ　１０
１８１０１８（Ｃ、深さは凡そ０．５部μｍ）程とする
。

次いで同しくイオン注入法によりチャネル形成領域４に
ｎ型不純物Ｓ或いはＳｉを、凡そ１．ＯＸ　１０”（ｃ
ｍ＝）の濃度、深さ凡そ０．２（μｍ）に導入する。

次いで同図（ｂｌに示す如く、上記不純物を心入した領
域２．３．４表面を含むＧａＡｓ４占板１全面に、分子
線エピタキシアル成長（ＭＢＥ）法或いは有機金１．７
Ｓ化学気相成長（ＭＯＣＶＤ）法等により、高抵抗Ｇａ
ＡＱ　Ａｓ層５を凡そ５０００　（人〕のｊ７さに形成
する。この工程において、」二記Ｇａ△ＱＡｓｍ５の成
長は先に導入した不純物が活性化しない程度の、例えば
凡そ７００（’Ｃ）という比較的低い温度で行うことが
重要である。

次いでこのＧａＡ（’　ＡｓＪＦｉ　５を保護膜として
基板ｌに凡そ１３００　（’Ｃ］のｌｊＡ度ご約１５〔
分」稈の加！″Ｊシ処理を施して、先に導入したｎ型の
不純物を活性化し、上記ソース、トレイン、チャネル屓
形成領域を、それぞれｎ型ソース領域２．ドレイン領域
３．チャネル層４に形成する。

本工程において、ＧａＡｓ基板１表面の保護膜材料とし
て用いたＧａＡＱＡｓと、基ＩＦｊ、１　＋、（料のＧ
ａＡｓとはほぼ格子整合が取れており、そのため本実施
例のように、ＧａＡｓ基板１表面に各種工程を経たのち
ＧａＡＱＡｓ層を成長させた場合にお−いても、両者の
界面の界面準位密度Ｎｓは極めて小さく、界面準位密度
ＮＳの測定感度以下であって、Ｉ　Ｘ　１０１０（ｃ、
　ｍ　−２ｅＶ”）以下、恐らくは１ｘｌＯ９（ｃｍ−
２ｅＶ−’〕程度である。因に従来より用いられていた
ＡＱＮとＧａＡｓとの界面準位密度が約１０”　〜１０
”　　〔ｃ　ｒｎ　−２ｅＶ”）程度であったのと比較
すれば、本実施例の界面特性が如何にすぐれているか容
易に理解されよう。更にＧａＡＯＡｓｌを５は８００（
’Ｃ）程度の加熱処理を施しても、抵抗値が変化するこ
とがなく、従って上述の注入原子の活性化のための加熱
処理工程を施したのぢにおいても、Ｇａ／ＩＱＡｓ層５
は依然として高抵抗を保っている。

このようにＧａＡＱＡｓ層５は良好な界面特性と高い抵
抗値を持っているので、本実施例ではこのＧａ／１．Ｑ
Ａｓｌｆｉ５をＩ除去するごとなく、そのまま素子の表
面保護膜として用いる。

即ち同図ｆｃｌ　ニ示す如く、上記ＧａＡＱＡｓｌＦｉ
　５のソース領域２部及びドレイン領域３部を選１ノ〈
的に除去して電極窓を設け、該電極窓部において表面を
露出せるソース領域２及びドレイン領域３とオーミック
接触を形成する金属２例えば金・ゲルマニウム／金（Ａ
ｕＧｅ／Ａｕ）よりなるソース電極６及びドレイン電極
７を形成する。

更に同図（ｄｌに示すように、上記チャネル層４上のＧ
ａＡＱＡｓ屓５の一部を選択的に除去してゲート電極窓
を開口し、該デー１〜電極窓邪においてチャネル層４と
ショットキ接触を形成する金属１例えばアルミニウム（
八〇　）を被着せしめてゲート電極８を形成する。

以上のようにしてえられた本実施例によるプレーナ型の
Ｇａ八へ　　Ｆ　Ｅ　１゛では、ＧａＡＱ　Ａｓｌ’Ｐ
ｉ　５をイ呆其！ＩＩ史として用いたごとにより、保護
膜の形成自体によっても、また引き続く加熱処理工程に
よっても界面準位が生成されることなく、良好な界面特
性を有する。従って本実施例によれば（ｌれた電気特性
を有するＧａＡｓ　　Ｆ　Ｅ　Ｔを再現性良く製作する
ことが出来、製造歩留りが向上する。

次ぎに本発明の第２の実施例を第２図により説明する。

本実施例では同図（ａｌに示すように、まず高抵抗のＧ
ａＡＱＡｓＡ板１１−１−板厚１凡そ０．２〜０．３　
（１１ｍ　）のノンドープのＧａＡｓよりなる動作層１
２を成長さ・ける。

このあとは前記第１の実施例と同様にｉｌＬめて良い。

即ら、同図（ｂｌに示す如く、ｎ型の不純物例えば硫黄
（Ｓ）或いはシリコン（Ｓｉ）をイオン注入法によって
動作層１２表面に選択的に導入し７、ソース形成領域２
及びトレイン形成領域３を形成する。

次いで保護膜としてＧａＡＱＡｓ層３を成長させた後、
先に導入したｎ型不純物を活性化するための加熱処理を
行い、ソース領域２．トレイン領域３を形成する。なお
この両者の間に挟まれた領域４はｎ型のチャネル層とな
る。

次いで上記ＧａＡＱＡｓＪｉ　５を選択的に″除去し、
ソース電極６．ドレイン電極７．ゲート電極８を形成し
て本実施例によるＧａＡｓ　　Ｆ　Ｅ　Ｔが完成する。

このようにして得られた本実施例のＧａＡｓ　　ＦＥＴ
においては、動作層１２の上下に高抵抗のＧａＡＱＡｓ
基板１及びＧａＡＯＡｓ屓１１が配設されていることに
なる。

第３図は本実施例により得られた完成体内部のキャリア
濃度分布を示す曲線図であって、縦軸はキャリー７６ｍ
度、横軸は巣子表面からの深さを示し、■は上記ＧａＡ
ｆｌ　Ａｓ屓５、■は動作層１２、■はＧａＡＱＡＳ基
扱１１である。本実施例では内部のキャリア濃度分布は
図の実線に見られるように、動作層１２では高く、その
上下のＧａＡ□Ａｓ基板１１及びＧａＡＱ眞層５内層５
内わめて低いという理想的な分布となる。これはもし活
性化率がＧａＡｓと同等であるか、或いはＩ及びｊ［の
領域が高抵抗のＧａＡｓをもって構成されている場合に
は、図の点線のような分布となるところを、ＧａＡＱＡ
ｓ内においては、不純物の活性化率がＧａＡｓに比軸し
て著しく低いため、このような濃度分布かえられたもの
である。

本実施例では前記第１の実施例で説明した効果に加えて
、動作層のみを所望のキャリア濃度分布となし、その両
側の層のキャリア濃度をきわめて低くすることが出来、
従って動作層の実’ＩＪ厚さをきわめて精度良く制御し
得るという’Ｊ）果を有する。

上記２つの実施例においては、ＧａＡＱＡｓ内を保護膜
とするＧａＡｓ　　Ｆ　Ｅ　Ｔを製作する例を掲りて説
明したが、本発明を用いて製作し得る半導体装置はこれ
に限定されるものではない。即ぢＩｎＧａＡｓよりなる
り３作層」二に　ＩｎＰよりなる保護膜を形成すること
によっても、本発明を実施し得る。

また保護膜として動作層として使用しｉ！≠る材料は、
動作層と同系の異種材料に限定されるものではなく、同
種の高抵抗材料を用いても差支えない。

即ち動作層がＧａＡｓの場合には保護膜として１０１抵
抗のＧａＡｓＩＦｉを、また動作層がＩｎＧａＡｓの場
合には高抵抗のＩ　ｎ　Ｇ　ａ　？、ｓを使用しても良
い。但し動作層がＧａＡｓの場合には保護膜をＧａＡＱ
Ａｓを用いて形成することにより、１呆護膜中のキャリ
ア濃度をきわめて低く押さえることが可能となるという
効果がある。

これを利用することにより、第２の実施例に示したよう
な半導体装置を製作することが可能となり、更に前記２
つの実施例に示したショットキ・デー１−型電界効果ト
ランジスタのみならず、Ｍ＋Ｓ型電界効果トランジスタ
を作製することも可能　　　・である。これは、前記第
１及び第２の実施例において、ゲート電極窓を形成する
際に、保護膜を所定のｊアさだけ残留せしめ、その上に
ゲート電極を形成ずろことにより達成される。

なお前記２つの実施例では保護膜として単に高抵抗のＧ
ａＡＱＡＳＷＪのみを形成した例を説明したが、第４図
に示ずようにＧａＡＱＡｓよりなる保護膜４上にハ、Ｑ
ＮＭ１３をｆｆｆ層し、この２層を加熱処理工程の保護
膜とし、て用い、加熱処理工程が終了した後ＡＱＮ１を
１３を除去しても良い。

このようにするのは、加熱処理を施すことによってＧａ
ＡＱ　ＡｓＪｆｉ　４表面にｔ員傷が生しるのを防止す
るためである。勿論Ｇａへ０ＡｓｌＷ４上にＮＩＮＩ’
１５１３を被着するごとにより、両省の界面には界面準
位が発生するが、これの影響は動作層には及ばない。従
って加熱処理工程終了後、ＡＱＮ層１３を除去し、更に
り・要に応じてＧａＡＱＡｓ層４表面を薄く除去するこ
とにより、上述の問題は作製する素子に悪影響を及ぼす
ことなく取り除力・れ、しかもＧａＡＱＡｓ層４のｔｎ
易も防止される。

また上記２つの実施例においては、イオン注入法によっ
て導入した不純物の活性化のための加熱処理工程の保護
について説明したが、本発明の表面保護力法は、如何な
る加熱処理工程においても使用し１）するごとは’Ｉ′
ｒに説明するまでもない。

（ｆｌ　　発明の効果 以」−説明した如く本発明により、界面？１￥性に影響
を及はずごとのない化合物半導体装置の表面Ｃ？護方法
が提供される。

【図面の簡単な説明】

第１図及びｆｆ１２図は本発明の第１及び第２の実施例
を製造工程の順に示す要部断面図、第３図は上記第２の
実施例のリノ果を示す曲線図、第４図は本発明の他の実
施例を示す要部断面図である。 図において、■は半導体基板、２．３．４はそれぞれソ
ース、トレイン領域及びチャネル層、５は保護膜、６．
７．８はそれぞれソース、トレイン、ゲート電ｔｉ、１
１はＧａ＃Ａｓ基板、１２はＧａＡｓよりなる動作層、
１３は八〇ＮＭである。 第１図 第２図 （Ｑｌ

Claims (1)

【特許請求の範囲】
1. 化合物半導体よりなる被処理基板の表面に、該被処理基
   板と略同等の格子定数を有し月一つ高抵抗の化合物２１
   〜ｎ体層を形成し、しかる後加熱処理上程を施ず工程を
   含むことを特徴とする半導体装置の製造方法。