JPS63302571A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63302571A JPS63302571A JP62138384A JP13838487A JPS63302571A JP S63302571 A JPS63302571 A JP S63302571A JP 62138384 A JP62138384 A JP 62138384A JP 13838487 A JP13838487 A JP 13838487A JP S63302571 A JPS63302571 A JP S63302571A
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- crystal film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕゛
本発明は、■族もしくはm−v族化合物半導体の電界効
果トランジスタ等の半導体装置に関する。
果トランジスタ等の半導体装置に関する。
本発明はく非晶質基板上の半導体単結晶膜をチャネル領
域に用いた電界効果トランジスタで、非晶質基板と半導
体単結晶膜の間にシランカップリング剤から成る表面周
期性を持ったLB膜(ラングミエア・プロジェット膜)
等の有機薄膜を挿入したものである。
域に用いた電界効果トランジスタで、非晶質基板と半導
体単結晶膜の間にシランカップリング剤から成る表面周
期性を持ったLB膜(ラングミエア・プロジェット膜)
等の有機薄膜を挿入したものである。
〔従来の技術〕 ・
従来は非晶質基板上に、電界効果トランジスタを形成す
る場合、非晶質基板l上に非晶質もしくは多結晶膜を形
成し、その後レーザ・アニール法やヒータ・アニール法
などにより再結晶化膜10を形成していた(第2図)。
る場合、非晶質基板l上に非晶質もしくは多結晶膜を形
成し、その後レーザ・アニール法やヒータ・アニール法
などにより再結晶化膜10を形成していた(第2図)。
この方法では、完全な単結晶は得られず、多結晶と単結
晶の間の特性をもったものしか得られなかった。
晶の間の特性をもったものしか得られなかった。
本発明は、広い単結晶領域を提供し、安定した特性を有
する電界効果トランジスタを可能ならしめるものである
。
する電界効果トランジスタを可能ならしめるものである
。
(問題点を解決するための手段〕
本発明における電界効果トランジスタは、チャネル領域
を設ける半導体膜と非晶質基板との間に、表面周期性を
有するLB膜等の有機薄膜を挿入し、LBII上の半導
体結晶を単結晶とした。
を設ける半導体膜と非晶質基板との間に、表面周期性を
有するLB膜等の有機薄膜を挿入し、LBII上の半導
体結晶を単結晶とした。
(作用〕
非晶質基板上に設けられた半導体膜は、単結晶であるの
で、通常のSi基盤上に素子を構成するのと同様に扱う
ことができる。またSingなどの非晶質基板は絶縁性
を有し、寄生容量が小さいために、高速動作を可能とす
る電界効果トランジスタを構成できる。
で、通常のSi基盤上に素子を構成するのと同様に扱う
ことができる。またSingなどの非晶質基板は絶縁性
を有し、寄生容量が小さいために、高速動作を可能とす
る電界効果トランジスタを構成できる。
(実施例〕
以下に図面を用いて本発明を詳述する。
(1)実施例1(第1図)
第1図には本発明による絶縁ゲート型電界効果トランジ
スタの1例であるSiのMOS型電界効果トランジスタ
(以下問SFE!T)の断面構造図を示す。
スタの1例であるSiのMOS型電界効果トランジスタ
(以下問SFE!T)の断面構造図を示す。
SiOtなどの非晶質店板1の上に、クロロシランなど
のシラン・カンプリング剤を用いたL B Di 2と
、さらにその上にP型Si単結晶膜3が設けられている
。N型主電掻領域9に挟まれたP型Si単結晶膜の表面
をチャネル領域8とし、その上にはゲート絶縁膜4とゲ
ート電極5を設けている。LB膜を構成するシラン・カ
ンブリング剤と、その上に成長させるSi単結晶膜の面
方位の組み合わせは、LB膜の表面周期性とSi単結晶
の格子定数が、はぼ一致しているか、もしくは一方が他
方の整数倍であることが望ましく、その厚みは単分子層
〜100分子層である。
のシラン・カンプリング剤を用いたL B Di 2と
、さらにその上にP型Si単結晶膜3が設けられている
。N型主電掻領域9に挟まれたP型Si単結晶膜の表面
をチャネル領域8とし、その上にはゲート絶縁膜4とゲ
ート電極5を設けている。LB膜を構成するシラン・カ
ンブリング剤と、その上に成長させるSi単結晶膜の面
方位の組み合わせは、LB膜の表面周期性とSi単結晶
の格子定数が、はぼ一致しているか、もしくは一方が他
方の整数倍であることが望ましく、その厚みは単分子層
〜100分子層である。
ここではSiのMOS型について述べてきたが、Geな
どの■族、GaAsなどの■−■をチャネルとしたMO
S型でもよく、またSiNやAl t03などの絶縁物
をゲート絶縁膜とした■族、m−v族のMIs型FET
であっても構わない。
どの■族、GaAsなどの■−■をチャネルとしたMO
S型でもよく、またSiNやAl t03などの絶縁物
をゲート絶縁膜とした■族、m−v族のMIs型FET
であっても構わない。
LB膜の周期性と半導体の周期性の不整合は、半導体と
して例えばm−v族半導体膜でLB膜との不整合を小さ
くし、その後Siをその上に堆積するといった多層構造
によりても緩和できる。
して例えばm−v族半導体膜でLB膜との不整合を小さ
くし、その後Siをその上に堆積するといった多層構造
によりても緩和できる。
(2)実施例2(第3図)
第3図は本発明によるショット・ゲート型電界効果トラ
ンジスタの1例であるGaAsM E S型FETの断
面構造図を示している。実施例1と同様に非晶質基板l
上にLB膜2を設け、さらにその上にP型GaAs単結
晶膜11を設ける。n型主電極頌域9に挟まれたP型G
aAs1k結晶膜表面をチャネル領域8とし、その上に
ゲート電極5を設けている。
ンジスタの1例であるGaAsM E S型FETの断
面構造図を示している。実施例1と同様に非晶質基板l
上にLB膜2を設け、さらにその上にP型GaAs単結
晶膜11を設ける。n型主電極頌域9に挟まれたP型G
aAs1k結晶膜表面をチャネル領域8とし、その上に
ゲート電極5を設けている。
LB膜とGaAs単結晶膜の組み合わせは、実施例1で
述べた組み合わせとし、厚みも実施例1に従う。
述べた組み合わせとし、厚みも実施例1に従う。
ここでは、GaAsについて述べてきたが、InPなど
の■−v族のMES型FETであっても構わない。
の■−v族のMES型FETであっても構わない。
(3)実施例3(第4図)
第4図+a) 〜(e)により、本発明のMOS型FE
Tの製造工程例を説明する。第4図(alは、5tot
(石英)基板lに、ラングミュア・プロジェット法によ
りシランカップリング剤を用いたLBli2を形成する
。第4図(blはLB膜の上に、CVD法やMBE法な
どによりP型Si単結晶膜3を成長した状態を示してい
る。第4図(C1は、Si単結晶膜上にCV D−3i
OtllW12をマスクにイオン注入によりn型上電極
tiI域9を設けた状態である。第4図(d)はCV
D−s;oxJI51を除去後、ゲート絶縁膜4をCV
D法等で全面に堆積した状態である。第4図(alはコ
ンタクト開孔を行い、ソース・ドレイン各電極を形成し
て完成した状態を示す。
Tの製造工程例を説明する。第4図(alは、5tot
(石英)基板lに、ラングミュア・プロジェット法によ
りシランカップリング剤を用いたLBli2を形成する
。第4図(blはLB膜の上に、CVD法やMBE法な
どによりP型Si単結晶膜3を成長した状態を示してい
る。第4図(C1は、Si単結晶膜上にCV D−3i
OtllW12をマスクにイオン注入によりn型上電極
tiI域9を設けた状態である。第4図(d)はCV
D−s;oxJI51を除去後、ゲート絶縁膜4をCV
D法等で全面に堆積した状態である。第4図(alはコ
ンタクト開孔を行い、ソース・ドレイン各電極を形成し
て完成した状態を示す。
(4)実施例口(第5図)
第5図(a) 〜(C1により、本発明のMES型FE
Tの製造工程例を説明する。第5図(a)は、石英基板
l上にLBllQ2を設け1、さらにその上にMBE法
やMOCVD法等によってP型GaAs単結晶膜11を
成長した状態を示している。第5図(blは、CVD−
5t島膜12をマスクにイオン注入によりn型主電梅領
域9を設けた状態である。第5図TCIは、チャネル上
の5tQ1膜を除去後、ソース6・ドレイン7各電極、
ゲート電極5を形成し完成した状態を示す。
Tの製造工程例を説明する。第5図(a)は、石英基板
l上にLBllQ2を設け1、さらにその上にMBE法
やMOCVD法等によってP型GaAs単結晶膜11を
成長した状態を示している。第5図(blは、CVD−
5t島膜12をマスクにイオン注入によりn型主電梅領
域9を設けた状態である。第5図TCIは、チャネル上
の5tQ1膜を除去後、ソース6・ドレイン7各電極、
ゲート電極5を形成し完成した状態を示す。
(5)実施例5(第6図)
第6図(a)〜(C1には本発明による3次元ICの製
造工程順断面図を示す、第6図(a)は実施例4を施し
た51MO3型FET上に眉間絶縁膜であるCVD5i
Oz13を堆積した状態を示している。第6図(blは
、エッチ・バック法やバイアス・スバ、タ法などの平坦
化技術を用いて、堆積した5iOzの表面を平坦化した
状態を示している。第6図(C1は平坦化した5iOt
上に再び実施例1を施しSi(hM OS型FETを形
成した状態を示している。ここでは実施例4を2回繰り
返した例を示したが、実施例5または実施例4と5の組
み合わせでも良く、繰り返し回数については何回で良い
、下のFETと上のFETを電気的に分離する層間絶縁
膜については1μm以上が好ましく、SiO□だけでは
なくA 1 zOsなども考えられる。
造工程順断面図を示す、第6図(a)は実施例4を施し
た51MO3型FET上に眉間絶縁膜であるCVD5i
Oz13を堆積した状態を示している。第6図(blは
、エッチ・バック法やバイアス・スバ、タ法などの平坦
化技術を用いて、堆積した5iOzの表面を平坦化した
状態を示している。第6図(C1は平坦化した5iOt
上に再び実施例1を施しSi(hM OS型FETを形
成した状態を示している。ここでは実施例4を2回繰り
返した例を示したが、実施例5または実施例4と5の組
み合わせでも良く、繰り返し回数については何回で良い
、下のFETと上のFETを電気的に分離する層間絶縁
膜については1μm以上が好ましく、SiO□だけでは
なくA 1 zOsなども考えられる。
以上のように本発明によれば、非晶質基板上に■族、m
−v族単結晶半導体をチャネル領域とした安定・冑速動
作可能な電界効果トランジスタを実現できる。実施例は
n型チャネルのエンハンスメント型について説明してき
たが、P型チャネルにも、デプレッション型にも適用で
き、CMO3も実現できる。上記のように本発明は非晶
質上に高速デバイス、3次元ICを実現するのに有効で
ある。また、実施例として半導体膜は主に活性領域とし
て利用する例を述べてきたが、ゲート電極や配線として
も利用できる。またLB膜上は半導体■りに限らずへ〇
等の金属や金属珪素化合物の結晶化膜にも適用できるも
のである。
−v族単結晶半導体をチャネル領域とした安定・冑速動
作可能な電界効果トランジスタを実現できる。実施例は
n型チャネルのエンハンスメント型について説明してき
たが、P型チャネルにも、デプレッション型にも適用で
き、CMO3も実現できる。上記のように本発明は非晶
質上に高速デバイス、3次元ICを実現するのに有効で
ある。また、実施例として半導体膜は主に活性領域とし
て利用する例を述べてきたが、ゲート電極や配線として
も利用できる。またLB膜上は半導体■りに限らずへ〇
等の金属や金属珪素化合物の結晶化膜にも適用できるも
のである。
第1図は本発明によるMO3型FETの断面図。
第2図は従来技術の説明図、第3図は本発明のMES型
FETの断面図、第4図(a)〜fe)は本発明のMO
3型FETの製造工程順断面図、第5図(8)〜(C1
は本発明のMES型FETの製造工程順断面図。 第6図fat〜(C1は本発明の3次元ICのa!造工
程順断面図を示したものである。 1・・・非晶質基板 2 ・ ・ ・LB膜 3・・・St単結晶膜 4・・・GaAs単結晶膜 5・・・ゲート電極 6・・・ソース電極 7・・・ドレイン令頁域 8・・・チャネル領域 9・・・主電極領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務(他1名)本発明のSO
5至’FETf)断め図 第 1121 St来T炙柑のオtg月図 第2図 り 本&明のMES習FETf)′#L面図名 3図 AドータE日It MC)S型FET の養り区1ネ呈
・1宵11fl口面第4図 第6図
FETの断面図、第4図(a)〜fe)は本発明のMO
3型FETの製造工程順断面図、第5図(8)〜(C1
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5至’FETf)断め図 第 1121 St来T炙柑のオtg月図 第2図 り 本&明のMES習FETf)′#L面図名 3図 AドータE日It MC)S型FET の養り区1ネ呈
・1宵11fl口面第4図 第6図
Claims (5)
- (1)非晶質基板と、該非晶質基板上に形成した周期性
をもつ有機薄膜と、該有機薄膜上に形成した半導体単結
晶膜よりなり、該半導体単結晶膜に主電極領域もしくは
活性領域の少なくとも一部を形成した事を特徴とする半
導体装置。 - (2)前記有機薄膜が、LB膜である特許請求の範囲第
1項記載の半導体装置。 - (3)前記有機薄膜が、単分子層である特許請求の範囲
第1項又は第2項記載の半導体装置。 - (4)前記有機薄膜が、シランカップリング剤を主成分
とする特許請求の範囲第1項又は第2項又は第3項記載
の半導体装置。 - (5)前記半導体単結晶膜がSi、Ge、GaAs、そ
の他の化合物半導体よりなる単層又は多層膜である特許
請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62138384A JP2558466B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62138384A JP2558466B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63302571A true JPS63302571A (ja) | 1988-12-09 |
JP2558466B2 JP2558466B2 (ja) | 1996-11-27 |
Family
ID=15220680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62138384A Expired - Lifetime JP2558466B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2558466B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102189A (ja) * | 1991-08-13 | 1993-04-23 | Fujitsu Ltd | 薄膜形成方法、シリコン薄膜及びシリコン薄膜トランジスタの形成方法 |
US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
-
1987
- 1987-06-02 JP JP62138384A patent/JP2558466B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102189A (ja) * | 1991-08-13 | 1993-04-23 | Fujitsu Ltd | 薄膜形成方法、シリコン薄膜及びシリコン薄膜トランジスタの形成方法 |
US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
Also Published As
Publication number | Publication date |
---|---|
JP2558466B2 (ja) | 1996-11-27 |
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