JPH05136177A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH05136177A JPH05136177A JP29866791A JP29866791A JPH05136177A JP H05136177 A JPH05136177 A JP H05136177A JP 29866791 A JP29866791 A JP 29866791A JP 29866791 A JP29866791 A JP 29866791A JP H05136177 A JPH05136177 A JP H05136177A
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Abstract
(57)【要約】
【目的】 機械的に安定で低抵抗のゲート電極を有し、
しかも表面準位に伴う特性変動が大幅に抑制された高性
能な電界効果型トランジスタとその製造方法を提供す
る。 【構成】 半絶縁性等の基板１上に、アンドープの半導
体層２，チャネル層３，更に表面保護用の低不純物密度
の半導体層６を順次結晶成長する。次に、低抵抗層３を
選択結晶成長法等の方法で形成し、オーミック電極５を
形成する。ゲート電極７は、ゲート抵抗の低減の為に、
例えばＴ字型にし、半導体層６と接触して形成する。ゲ
ート電極７とオーミック電極５間のチャネル層３は、界
面特性の優れた半導体層６で保護されている。
しかも表面準位に伴う特性変動が大幅に抑制された高性
能な電界効果型トランジスタとその製造方法を提供す
る。 【構成】 半絶縁性等の基板１上に、アンドープの半導
体層２，チャネル層３，更に表面保護用の低不純物密度
の半導体層６を順次結晶成長する。次に、低抵抗層３を
選択結晶成長法等の方法で形成し、オーミック電極５を
形成する。ゲート電極７は、ゲート抵抗の低減の為に、
例えばＴ字型にし、半導体層６と接触して形成する。ゲ
ート電極７とオーミック電極５間のチャネル層３は、界
面特性の優れた半導体層６で保護されている。
Description
【０００１】
【産業上の利用分野】本発明は、特性変動が大幅に抑制
された高性能な電界効果型トランジスタ（ＦＥＴ）及び
その製造方法に関するものである。
された高性能な電界効果型トランジスタ（ＦＥＴ）及び
その製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓなどのIII −Ｖ族化合物半導体
ＦＥＴを用いた高周波素子及び高速かつ低消費電力ＬＳ
Ｉの研究開発が盛んに行われている。中でも素子サイズ
の縮小、寄生抵抗や容量の低減及び素子の高信頼性維持
は、今後の素子の高性能化を図る上で益々重要となって
くる。
ＦＥＴを用いた高周波素子及び高速かつ低消費電力ＬＳ
Ｉの研究開発が盛んに行われている。中でも素子サイズ
の縮小、寄生抵抗や容量の低減及び素子の高信頼性維持
は、今後の素子の高性能化を図る上で益々重要となって
くる。
【０００３】従来技術においては、ゲート抵抗を下げる
場合、多層フォトレジスト膜を用いたＴ型ゲート電極形
成法等が用いられていた。
場合、多層フォトレジスト膜を用いたＴ型ゲート電極形
成法等が用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来方法では、リフトオフ法を用いてゲート金属を形成す
るため、十分なアスペクト比がとれず低抵抗減も不十分
であった。また、耐熱性の金属を形成するのが困難なた
め、金属半導体界面の熱的不安定性を生じさせていた。
更に、Ｔ型ゲート電極を支持するものがないため、機械
的強度に脆く、素子の歩留りを落とす原因になってい
た。また、オーミック電極とゲート電極間の表面をＳｉ
Ｏ2 やＳｉＮ膜等で保護するため、ＧａＡｓ層の半導体
との界面に多くの界面準位を含んでおり、素子特性の変
動を引き起こす大きな要因になっていた。
来方法では、リフトオフ法を用いてゲート金属を形成す
るため、十分なアスペクト比がとれず低抵抗減も不十分
であった。また、耐熱性の金属を形成するのが困難なた
め、金属半導体界面の熱的不安定性を生じさせていた。
更に、Ｔ型ゲート電極を支持するものがないため、機械
的強度に脆く、素子の歩留りを落とす原因になってい
た。また、オーミック電極とゲート電極間の表面をＳｉ
Ｏ2 やＳｉＮ膜等で保護するため、ＧａＡｓ層の半導体
との界面に多くの界面準位を含んでおり、素子特性の変
動を引き起こす大きな要因になっていた。
【０００５】本発明の目的は、このような従来の問題を
解決し、機械的に安定で低抵抗のゲート電極を有し、し
かも表面準位に伴う特性変動が大幅に抑制された高性能
な電界効果トランジスタとその製造方法を提供すること
にある。
解決し、機械的に安定で低抵抗のゲート電極を有し、し
かも表面準位に伴う特性変動が大幅に抑制された高性能
な電界効果トランジスタとその製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタは、チャネル上方に設置されたゲート制御電極
がチャネル外部の領域で低不純物密度で高抵抗の半導体
層と接触していることを特徴とする。
ンジスタは、チャネル上方に設置されたゲート制御電極
がチャネル外部の領域で低不純物密度で高抵抗の半導体
層と接触していることを特徴とする。
【０００７】また本発明の電界効果型トランジスタの製
造方法は、基板上にチャネル層を形成し、この上方に低
不純物密度で高抵抗の第１の半導体層を形成する工程
と、第１の半導体層を部分的に除去し、ゲート電極用開
口部を形成する工程と、ゲート電極材料を堆積する工程
と、この開口部を含み、これより大きな面積の部分以外
のゲート電極材料を除去する工程を少なくとも含むこと
を特徴とする。
造方法は、基板上にチャネル層を形成し、この上方に低
不純物密度で高抵抗の第１の半導体層を形成する工程
と、第１の半導体層を部分的に除去し、ゲート電極用開
口部を形成する工程と、ゲート電極材料を堆積する工程
と、この開口部を含み、これより大きな面積の部分以外
のゲート電極材料を除去する工程を少なくとも含むこと
を特徴とする。
【０００８】更に本発明の電界効果型トランジスタの製
造方法は、基板上にチャネル層を形成し、この上方に低
不純物密度で高抵抗の第１の半導体層を形成する工程
と、第１の半導体層を部分的に除去し、ゲート電極用開
口部を形成する工程と、第２の半導体層を形成する工程
と、異方性ドライエッチング法で第２の半導体層を加工
し、開口部の長さを縮小する工程と、ゲート電極材料を
堆積する工程と、この開口部を含み、これより大きな面
積の部分以外のゲート電極材料を除去する工程を少なく
とも含むことを特徴とする。
造方法は、基板上にチャネル層を形成し、この上方に低
不純物密度で高抵抗の第１の半導体層を形成する工程
と、第１の半導体層を部分的に除去し、ゲート電極用開
口部を形成する工程と、第２の半導体層を形成する工程
と、異方性ドライエッチング法で第２の半導体層を加工
し、開口部の長さを縮小する工程と、ゲート電極材料を
堆積する工程と、この開口部を含み、これより大きな面
積の部分以外のゲート電極材料を除去する工程を少なく
とも含むことを特徴とする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１０】（実施例１）図１は、第１の発明の第１の
実施例の電界効果型トランジスタの模式的構造断面図で
ある。この電界効果型トランジスタは、半絶縁性のＧａ
Ａｓ基板１と、膜厚約５００ｎｍのアンドープのＧａＡ
ｓ層２と、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎ
ｍのｎ型ＧａＡｓ層３と、不純物密度が３×１０18ｃｍ
-3で膜厚３００ｎｍのｎ型ＧａＡｓ層４と、膜厚３００
ｎｍでアンドープのＡｌＧａＡｓ層６と、Ｎｉ／Ａｕ／
Ｇｅによるオーミック電極５と、Ｗによるゲート電極７
とから構成されている。
実施例の電界効果型トランジスタの模式的構造断面図で
ある。この電界効果型トランジスタは、半絶縁性のＧａ
Ａｓ基板１と、膜厚約５００ｎｍのアンドープのＧａＡ
ｓ層２と、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎ
ｍのｎ型ＧａＡｓ層３と、不純物密度が３×１０18ｃｍ
-3で膜厚３００ｎｍのｎ型ＧａＡｓ層４と、膜厚３００
ｎｍでアンドープのＡｌＧａＡｓ層６と、Ｎｉ／Ａｕ／
Ｇｅによるオーミック電極５と、Ｗによるゲート電極７
とから構成されている。
【００１１】ここで、ＧａＡｓ層６は、例えば、選択エ
ピタキシャル成長法を用いて形成される。Ｔ型のゲート
電極７は、ＡｌＧａＡｓ層６及びＧａＡｓチャネル層３
とショットキー接触している。また、オーミック電極５
とゲート電極７との間のチャネル層３は、その表面を露
出することなく、界面特性の良好なＡｌＧａＡｓ層６に
よって保護されている。従って、表面準位による素子特
性の変動に関する問題は基本的に回避できる。尚、この
構造においては、入力容量の増大が懸念されるが、Ａｌ
ＧａＡｓ層６の膜厚をチャネル層３の膜厚に比べ十分に
大きくとれば、その影響は十分に小さくできる。また、
ゲート面積を大きく取れるため、ゲート長短縮に伴うゲ
ート抵抗の増大はほとんど無くすことができる。
ピタキシャル成長法を用いて形成される。Ｔ型のゲート
電極７は、ＡｌＧａＡｓ層６及びＧａＡｓチャネル層３
とショットキー接触している。また、オーミック電極５
とゲート電極７との間のチャネル層３は、その表面を露
出することなく、界面特性の良好なＡｌＧａＡｓ層６に
よって保護されている。従って、表面準位による素子特
性の変動に関する問題は基本的に回避できる。尚、この
構造においては、入力容量の増大が懸念されるが、Ａｌ
ＧａＡｓ層６の膜厚をチャネル層３の膜厚に比べ十分に
大きくとれば、その影響は十分に小さくできる。また、
ゲート面積を大きく取れるため、ゲート長短縮に伴うゲ
ート抵抗の増大はほとんど無くすことができる。
【００１２】（実施例２）図２は、第１の発明の第２の
実施例の電界効果型トランジスタの模式的構造断面図で
ある。この電界効果型トランジスタは、半絶縁性のＧａ
Ａｓ基板１と、膜厚約５００ｎｍでアンドープのＡｌＧ
ａＡｓ層２と、膜厚約１００ｎでアンドープのＧａＡｓ
層１１と、不純物密度が３×１０18ｃｍ-3で膜厚２０ｎ
ｍのｎ型ＡｌＧａＡｓ層１２と、膜厚１０ｎｍでアンド
ープのＧａＡｓ層１３と、膜厚５ｎｍでアンドープのＡ
ｌＧａＡｓ層１４と、膜厚２００ｎｍでアンドープのＧ
ａＡｓ層１５と、不純物密度が約２×１０18ｃｍ-3のｎ
型の（Ａｌ，Ｇａ）Ａｓ層１６と、Ｎｉ／Ａｕ／Ｇｅに
よるオーミック電極５と、Ｗによるゲート電極７とから
構成されている。
実施例の電界効果型トランジスタの模式的構造断面図で
ある。この電界効果型トランジスタは、半絶縁性のＧａ
Ａｓ基板１と、膜厚約５００ｎｍでアンドープのＡｌＧ
ａＡｓ層２と、膜厚約１００ｎでアンドープのＧａＡｓ
層１１と、不純物密度が３×１０18ｃｍ-3で膜厚２０ｎ
ｍのｎ型ＡｌＧａＡｓ層１２と、膜厚１０ｎｍでアンド
ープのＧａＡｓ層１３と、膜厚５ｎｍでアンドープのＡ
ｌＧａＡｓ層１４と、膜厚２００ｎｍでアンドープのＧ
ａＡｓ層１５と、不純物密度が約２×１０18ｃｍ-3のｎ
型の（Ａｌ，Ｇａ）Ａｓ層１６と、Ｎｉ／Ａｕ／Ｇｅに
よるオーミック電極５と、Ｗによるゲート電極７とから
構成されている。
【００１３】ここで、層１６は、例えば、耐熱性のＴ型
ゲート電極７をマスクにしたＳｉイオンの注入と９００
℃、５秒間の短時間熱処理技術を用いて形成される。本
実施例の構造は、ＧａＡｓ層１１とＡｌＧａＡｓ層１２
との界面に高移動度の２次元伝導電子が形成される。
尚、Ｔ型のゲート電極７は、ＡｌＧａＡｓ層１４，Ｇａ
Ａｓ層１３及び１５とショットキー接触している。ま
た、実施例１の場合と同様に、オーミック電極５とゲー
ト電極７との間は、その表面を露出することなく、Ｇａ
Ａｓ層１５によって保護されている。本実施例の構造に
おいても、実施例１の構造において述べた特徴は満足さ
れている。
ゲート電極７をマスクにしたＳｉイオンの注入と９００
℃、５秒間の短時間熱処理技術を用いて形成される。本
実施例の構造は、ＧａＡｓ層１１とＡｌＧａＡｓ層１２
との界面に高移動度の２次元伝導電子が形成される。
尚、Ｔ型のゲート電極７は、ＡｌＧａＡｓ層１４，Ｇａ
Ａｓ層１３及び１５とショットキー接触している。ま
た、実施例１の場合と同様に、オーミック電極５とゲー
ト電極７との間は、その表面を露出することなく、Ｇａ
Ａｓ層１５によって保護されている。本実施例の構造に
おいても、実施例１の構造において述べた特徴は満足さ
れている。
【００１４】（実施例３）次に、第２の発明の一実施例
について説明する。
について説明する。
【００１５】図３の（ａ）〜（ｅ）は、本発明の一実施
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
【００１６】まず図３（ａ）に示すように、半絶縁性の
ＧａＡｓ基板１上に、膜厚約５００ｎｍでアンドープの
ＧａＡｓ層２と、不純物密度が５×１０17ｃｍ-3で膜厚
３０ｎｍのｎ型ＩｎＧａＡｓ層３と、膜厚３００ｎｍで
アンドープのＧａＡｓ保護膜６とを、分子線エピタキシ
ャル（ＭＢＥ）法を用いて作製した。
ＧａＡｓ基板１上に、膜厚約５００ｎｍでアンドープの
ＧａＡｓ層２と、不純物密度が５×１０17ｃｍ-3で膜厚
３０ｎｍのｎ型ＩｎＧａＡｓ層３と、膜厚３００ｎｍで
アンドープのＧａＡｓ保護膜６とを、分子線エピタキシ
ャル（ＭＢＥ）法を用いて作製した。
【００１７】次に、図３（ｂ）に示すように、ＳｉＯ2
膜２１を堆積し、フォトレジスト（ＰＲ）膜２２でパタ
ーンニングした後、ＣＦ4 ガスを用いてＳｉＯ2 膜２２
のドライエッチングを行い、ＰＲ膜２２を除去した後、
塩素ガス２３を用いてＧａＡｓ保護膜６のドライエッチ
ングを行う。
膜２１を堆積し、フォトレジスト（ＰＲ）膜２２でパタ
ーンニングした後、ＣＦ4 ガスを用いてＳｉＯ2 膜２２
のドライエッチングを行い、ＰＲ膜２２を除去した後、
塩素ガス２３を用いてＧａＡｓ保護膜６のドライエッチ
ングを行う。
【００１８】次に、図３（ｃ）に示すように、有機金属
分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的に
低抵抗のＧａＡｓ層４を成長する。ＧａＡｓ層４の不純
物密度は３×１０18ｃｍ-3、膜厚は３００ｎｍである。
その後、ＰＲ膜２２でパターンニングした後、再び塩素
ガス２４を用いてＧａＡｓ保護膜６のドライエッチング
を行う。塩素ガスを用いた場合、ＧａＡｓとＩｎＧａＡ
ｓのエッチング選択比は非常に大きいため、エッチング
はＩｎＧａＡｓ上で自動停止する。従って、素子特性の
均一化を図ることができる。
分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的に
低抵抗のＧａＡｓ層４を成長する。ＧａＡｓ層４の不純
物密度は３×１０18ｃｍ-3、膜厚は３００ｎｍである。
その後、ＰＲ膜２２でパターンニングした後、再び塩素
ガス２４を用いてＧａＡｓ保護膜６のドライエッチング
を行う。塩素ガスを用いた場合、ＧａＡｓとＩｎＧａＡ
ｓのエッチング選択比は非常に大きいため、エッチング
はＩｎＧａＡｓ上で自動停止する。従って、素子特性の
均一化を図ることができる。
【００１９】次に、図３（ｄ）に示すように、ゲート電
極用金属Ｔｉ／Ｐｔ／Ａｕ７を堆積し、ＰＲ膜２２でパ
ターンニングした後、金属メッキ層２５を形成し、ゲー
ト抵抗の低減を図る。
極用金属Ｔｉ／Ｐｔ／Ａｕ７を堆積し、ＰＲ膜２２でパ
ターンニングした後、金属メッキ層２５を形成し、ゲー
ト抵抗の低減を図る。
【００２０】最後に、図３（ｅ）に示すように、ＰＲ膜
２２を除去後、反応性ドライエッチング法を用いて、Ｎ
ｉ／Ａｕ／Ｇｅによるオーミック電極５を形成し、アロ
イを行い、素子を完成させる。
２２を除去後、反応性ドライエッチング法を用いて、Ｎ
ｉ／Ａｕ／Ｇｅによるオーミック電極５を形成し、アロ
イを行い、素子を完成させる。
【００２１】この構造においても、実施例１及び２の構
造において述べた特徴は満足されている。
造において述べた特徴は満足されている。
【００２２】（実施例４）次に、第３の発明の一実施例
について説明する。
について説明する。
【００２３】図４の（ａ）〜（ｆ）は、本発明の一実施
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
【００２４】まず図４（ａ）に示すように、半絶縁性の
ＧａＡｓ基板３１上に、膜厚約５００ｎｍでアンドープ
のＧａＡｓ層３２と、不純物密度が２×１０18ｃｍ-3で
膜厚１５ｎｍのｎ型ＧａＡｓ層３３と、膜厚１０ｎｍで
アンドープのＡｌＧａＡｓ層３４と、膜厚２００ｎｍで
アンドープのＧａＡｓ保護膜３５とを、分子線エピタキ
シャル（ＭＢＥ）法を用いて作製した。
ＧａＡｓ基板３１上に、膜厚約５００ｎｍでアンドープ
のＧａＡｓ層３２と、不純物密度が２×１０18ｃｍ-3で
膜厚１５ｎｍのｎ型ＧａＡｓ層３３と、膜厚１０ｎｍで
アンドープのＡｌＧａＡｓ層３４と、膜厚２００ｎｍで
アンドープのＧａＡｓ保護膜３５とを、分子線エピタキ
シャル（ＭＢＥ）法を用いて作製した。
【００２５】次に、図４（ｂ）に示すように、ＳｉＯ2
膜２１を堆積し、フォトレジスト（ＰＲ）膜２２でパタ
ーンニングした後、ＣＦ4 ガスを用いてＳｉＯ2 膜２１
のドライエッチングを行い、ＰＲ膜２２を除去した後、
ＣＣｌ2 Ｆ2 とＨｅの混合ガスを用いてＧａＡｓ保護膜
３５のドライエッチングを行う。
膜２１を堆積し、フォトレジスト（ＰＲ）膜２２でパタ
ーンニングした後、ＣＦ4 ガスを用いてＳｉＯ2 膜２１
のドライエッチングを行い、ＰＲ膜２２を除去した後、
ＣＣｌ2 Ｆ2 とＨｅの混合ガスを用いてＧａＡｓ保護膜
３５のドライエッチングを行う。
【００２６】次に、図４（ｃ）に示すように、有機金属
分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的に
低抵抗のｎ型ＧａＡｓ層４を成長する。ＧａＡｓ層４の
不純物密度は３×１０18ｃｍ-3、膜厚は２００ｎｍであ
る。その後、ＰＲ膜２２でパターンニングした後、再び
ＣＣｌ2 Ｆ2 とＨｅの混合ガス３７を用いてＧａＡｓ保
護膜６のドライエッチングを行う。ＣＣｌ2 Ｆ2 とＨｅ
の混合ガスを用いた場合、ＧａＡｓとＡｌＧａＡｓのエ
ッチング選択比は非常に大きいため、エッチングはＡｌ
ＧａＡｓ上で自動停止する。従って、素子特性の均一化
を図ることがでできる。
分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的に
低抵抗のｎ型ＧａＡｓ層４を成長する。ＧａＡｓ層４の
不純物密度は３×１０18ｃｍ-3、膜厚は２００ｎｍであ
る。その後、ＰＲ膜２２でパターンニングした後、再び
ＣＣｌ2 Ｆ2 とＨｅの混合ガス３７を用いてＧａＡｓ保
護膜６のドライエッチングを行う。ＣＣｌ2 Ｆ2 とＨｅ
の混合ガスを用いた場合、ＧａＡｓとＡｌＧａＡｓのエ
ッチング選択比は非常に大きいため、エッチングはＡｌ
ＧａＡｓ上で自動停止する。従って、素子特性の均一化
を図ることがでできる。
【００２７】次に、図４（ｄ）に示すように、有機金属
結晶成長法（ＭＯＣＶＤ）法を用いて、アンドープのＡ
ｌＧａＡｓ層３６を成長する。その後、塩素ガス３８で
ＡｌＧａＡｓ層３６の異方性ドライエッチングを施し、
開口部の側面にのみＡｌＧａＡｓ層を残す。
結晶成長法（ＭＯＣＶＤ）法を用いて、アンドープのＡ
ｌＧａＡｓ層３６を成長する。その後、塩素ガス３８で
ＡｌＧａＡｓ層３６の異方性ドライエッチングを施し、
開口部の側面にのみＡｌＧａＡｓ層を残す。
【００２８】次に、図４（ｅ）に示すように、ゲート電
極用金属Ｔｉ／Ａｌ７を堆積する。
極用金属Ｔｉ／Ａｌ７を堆積する。
【００２９】最後に、図４（ｆ）に示すように、ＰＲ膜
でパターンニングした後、Ｎｉ／Ａｕ／Ｇｅによるオー
ミック電極５を形成し、アロイを行い、素子を完成させ
る。
でパターンニングした後、Ｎｉ／Ａｕ／Ｇｅによるオー
ミック電極５を形成し、アロイを行い、素子を完成させ
る。
【００３０】尚、この構造においても、実施例１及び２
の構造において述べた特徴は満足されている。
の構造において述べた特徴は満足されている。
【００３１】本発明では、光学露光法を用いた場合のサ
イズ縮小の限界を破り、更にゲート長を短縮できるた
め、素子の微細化及び高性能化に有利となる。尚、本発
明の原理は、ここで述べた以外の材料を用いても実現で
きることは明らかである。
イズ縮小の限界を破り、更にゲート長を短縮できるた
め、素子の微細化及び高性能化に有利となる。尚、本発
明の原理は、ここで述べた以外の材料を用いても実現で
きることは明らかである。
【００３２】
【発明の効果】以上説明したように本発明の電界効果ト
ランジスタ及びその製造方法は、寄生ゲート抵抗の低減
及びゲート長の短縮が可能なため、素子の性能を大幅に
向上できる効果を有している。しかも、ゲート電極の機
械的強度の向上が図れるため、素子の製造歩留り向上及
び低価格化を実現できる。更に、表面に界面特性の優れ
た半導体層を有するため、素子特性変動も大幅に低減で
き、素子の信頼性にも優れている。
ランジスタ及びその製造方法は、寄生ゲート抵抗の低減
及びゲート長の短縮が可能なため、素子の性能を大幅に
向上できる効果を有している。しかも、ゲート電極の機
械的強度の向上が図れるため、素子の製造歩留り向上及
び低価格化を実現できる。更に、表面に界面特性の優れ
た半導体層を有するため、素子特性変動も大幅に低減で
き、素子の信頼性にも優れている。
【図面の簡単な説明】
【図１】第１の発明の第１の実施例の電界効果型トラン
ジスタの模式的構造断面図である。
ジスタの模式的構造断面図である。
【図２】第１の発明の第２の実施例の電界効果型トラン
ジスタの模式的構造断面図である。
ジスタの模式的構造断面図である。
【図３】第２の発明の一実施例の電界効果型トランジス
タの主な製造工程を示す要素工程図である。
タの主な製造工程を示す要素工程図である。
【図４】第３の発明の一実施例の電界効果型トランジス
タの主な製造工程を示す要素工程図である。
タの主な製造工程を示す要素工程図である。
１，３１ 基板 ２，３２ バッファ層 ３，３３ チャネル層 ４，１６ 低抵抗層 ５ オーミック電極 ６，１５，３５ 低不純物密度の半導体層 ７ ゲート電極 １１ 高純度半導体層 １２ 高不純物密度の半導体層 １３ 表面保護用半導体層 １４，３４ エッチング停止層 ２１ 絶縁膜 ２２ フォトレジスト ２３，２４，３７，３８ エッチングガス ２５ 金メッキ層 ３６ 側壁形成用半導体層
Claims (3)
- 【請求項１】チャネル上方に設置されたゲート制御電極
がチャネル外部の領域で低不純物密度で高抵抗の半導体
層と接触していることを特徴とする電界効果型トランジ
スタ。 - 【請求項２】基板上にチャネル層を形成し、この上方に
低不純物密度で高抵抗の第１の半導体層を形成する工程
と、 第１の半導体層を部分的に除去し、ゲート電極用開口部
を形成する工程と、 ゲート電極材料を堆積する工程と、 この開口部を含み、これより大きな面積の部分以外のゲ
ート電極材料を除去する工程を少なくとも含むことを特
徴とする電界効果型トランジスタの製造方法。 - 【請求項３】基板上にチャネル層を形成し、この上方に
低不純物密度で高抵抗の第１の半導体層を形成する工程
と、 第１の半導体層を部分的に除去し、ゲート電極用開口部
を形成する工程と、 第２の半導体層を形成する工程と、 異方性ドライエッチング法で第２の半導体層を加工し、
開口部の長さを縮小する工程と、 ゲート電極材料を堆積する工程と、 この開口部を含み、これより大きな面積の部分以外のゲ
ート電極材料を除去する工程を少なくとも含むことを特
徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298667A JP2844995B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298667A JP2844995B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136177A true JPH05136177A (ja) | 1993-06-01 |
| JP2844995B2 JP2844995B2 (ja) | 1999-01-13 |
Family
ID=17862712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298667A Expired - Fee Related JP2844995B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844995B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821030B2 (en) | 2005-03-02 | 2010-10-26 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961037A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0499333A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
-
1991
- 1991-11-14 JP JP3298667A patent/JP2844995B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961037A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0499333A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821030B2 (en) | 2005-03-02 | 2010-10-26 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
| US8710548B2 (en) | 2005-03-02 | 2014-04-29 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JP2844995B2 (ja) | 1999-01-13 |
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