JPH01261870A - 電界効果型トランジスタとその製法 - Google Patents
電界効果型トランジスタとその製法Info
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- JPH01261870A JPH01261870A JP8903688A JP8903688A JPH01261870A JP H01261870 A JPH01261870 A JP H01261870A JP 8903688 A JP8903688 A JP 8903688A JP 8903688 A JP8903688 A JP 8903688A JP H01261870 A JPH01261870 A JP H01261870A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体を用いた電界効果トランジスタと
これらを用いた集積回路の構造およびその製造方法に関
する。
これらを用いた集積回路の構造およびその製造方法に関
する。
ＧａＡｓ ＭＥＳＦＥＴやヘテロ接合ＦＥＴ （以下）
ＩＪＦＥＴと略す）などの化合物半導体を用いた電界効
果トランジスタを高性能化するために、従来第４図に示
す構造が知られていた。これら従来のＧａＡｓＭＥＳＦ
Ｅ！Ｔは半絶縁性基板１の上に形成されたｎ型能助層２
を基本に用い、耐熱性ゲート電極５と、この電極５をマ
スクとしてイオン打込みされたｎ型層３と、さらにゲー
ト電極５の側壁に設けられた５ｉＯｚのサイドウオール
パターン６、及び選択成長によってえられたｎ中型Ｇ
ａ Ａ ｓエピタキシャル層７とＡｕＧｅ系メタルで形
成したソース電極８及びドレイン電極９の構造で構成さ
れていた。
ＩＪＦＥＴと略す）などの化合物半導体を用いた電界効
果トランジスタを高性能化するために、従来第４図に示
す構造が知られていた。これら従来のＧａＡｓＭＥＳＦ
Ｅ！Ｔは半絶縁性基板１の上に形成されたｎ型能助層２
を基本に用い、耐熱性ゲート電極５と、この電極５をマ
スクとしてイオン打込みされたｎ型層３と、さらにゲー
ト電極５の側壁に設けられた５ｉＯｚのサイドウオール
パターン６、及び選択成長によってえられたｎ中型Ｇ
ａ Ａ ｓエピタキシャル層７とＡｕＧｅ系メタルで形
成したソース電極８及びドレイン電極９の構造で構成さ
れていた。
ここで、サイドウオールパターン６はゲート電極５とｎ
十型ＧａＡｓエピタキシャル層７を分離し。
十型ＧａＡｓエピタキシャル層７を分離し。
ゲート・ソース間及びゲート・ドレイン間のブレークダ
ウン電圧を確保する為に設けられたものであり、またｎ
型層３は該サイドウオールパターン６で分離された部分
の抵抗を下げるために設けられたものである。
ウン電圧を確保する為に設けられたものであり、またｎ
型層３は該サイドウオールパターン６で分離された部分
の抵抗を下げるために設けられたものである。
このような構成にするとｎ÷型エピタキシャル層７の形
成温度は７００℃以下にでき、かつこのシート抵抗を従
来より一桁小さくできるので、ＦＥＴの直列抵抗が下が
り、性能が向上した。しかし、ｎ十型エピタキシャル層
７とゲート電極５の間に抵抗を下げるためにイオン打込
みした層３を活性化するためのアニール処理によって、
ゲート電極のショットキ接合の特性が劣化したり、ある
いはｎ型能動層２にエピタキシャル層を用いている場合
にはこれらに含まれる不純物が拡散して、キャリア濃度
の急峻性がそこなわれる欠点があった。
成温度は７００℃以下にでき、かつこのシート抵抗を従
来より一桁小さくできるので、ＦＥＴの直列抵抗が下が
り、性能が向上した。しかし、ｎ十型エピタキシャル層
７とゲート電極５の間に抵抗を下げるためにイオン打込
みした層３を活性化するためのアニール処理によって、
ゲート電極のショットキ接合の特性が劣化したり、ある
いはｎ型能動層２にエピタキシャル層を用いている場合
にはこれらに含まれる不純物が拡散して、キャリア濃度
の急峻性がそこなわれる欠点があった。
上記従来技術を用いたＧａＡｓ ＦＥＴでは特にエンハ
ンス型ＦＥＴ （通常ＯＦＦ型）では、イオン打込みし
た後の８００℃近傍のアニールによって性能劣化が大き
いという問題があった。
ンス型ＦＥＴ （通常ＯＦＦ型）では、イオン打込みし
た後の８００℃近傍のアニールによって性能劣化が大き
いという問題があった。
本発明の目的は、上記のイオン打込みとアニール処理を
高温で行なうことを止めて問題点を解決することにある
。
高温で行なうことを止めて問題点を解決することにある
。
上記目的は、選択成長によるエピタキシャル層の形成工
程を少なくとも２度用いることにより達成される。
程を少なくとも２度用いることにより達成される。
第１図は本発明の詳細な説明するための基本構造図であ
る。従来は表面空貧層の影響をさけるためにゲート電極
５をマスクにしたイオン打込み層３で低抵抗化させてい
た（第４図）が１本発明ではゲート電極５をマスクとし
て、まず第１回目のｎ型ＧａＡｓ層１７の選択成長を行
なって低抵抗層を形成する。つづいてゲート電！＠５の
側壁から所定量だけ分離してのち第２回目のｎ÷型Ｇａ
Ａｓ層２７の選択成長を行なって、十分に低い電極層を
形成する。この基本構造をもつＦＥＴおよび製法によっ
て、熱処理工程が低温化でき、従来１問題となっていた
ショットキ特性や能動層の劣化が解決でき、高性能化を
はかることができる。
る。従来は表面空貧層の影響をさけるためにゲート電極
５をマスクにしたイオン打込み層３で低抵抗化させてい
た（第４図）が１本発明ではゲート電極５をマスクとし
て、まず第１回目のｎ型ＧａＡｓ層１７の選択成長を行
なって低抵抗層を形成する。つづいてゲート電！＠５の
側壁から所定量だけ分離してのち第２回目のｎ÷型Ｇａ
Ａｓ層２７の選択成長を行なって、十分に低い電極層を
形成する。この基本構造をもつＦＥＴおよび製法によっ
て、熱処理工程が低温化でき、従来１問題となっていた
ショットキ特性や能動層の劣化が解決でき、高性能化を
はかることができる。
以下、本発明の一実施例を第２図により説明する。これ
は本発明によるＧａＡｓ ＦＥＴの製法手順を説明する
ための主要工程における素子断面である。
は本発明によるＧａＡｓ ＦＥＴの製法手順を説明する
ための主要工程における素子断面である。
半絶縁性基板結晶１の表面に約１１００ｎの厚さのｎ型
能動層２を形成する。このｎ型能動層はＳｉをイオン打
込みしてアニールによって活性化した層であったり、ま
たＭＢＥやＭＯＣＶＤなどによるエピタキシャル層であ
ったり、さらに説明するとｎ型能動層の下部にｐ型、ま
たはアンドープのＧ ａ Ａ ｓ層を設けたものを用い
ても良い、つづいてＷＳｉｘ（ダンゲスチンシリサイド
）層を形成したあと、ドライエッチ等の加工工程によっ
てゲート電極５を形成する。ゲート電極は本発明の場合
、ショットキ接合の耐熱温度は６００℃で良く。
能動層２を形成する。このｎ型能動層はＳｉをイオン打
込みしてアニールによって活性化した層であったり、ま
たＭＢＥやＭＯＣＶＤなどによるエピタキシャル層であ
ったり、さらに説明するとｎ型能動層の下部にｐ型、ま
たはアンドープのＧ ａ Ａ ｓ層を設けたものを用い
ても良い、つづいてＷＳｉｘ（ダンゲスチンシリサイド
）層を形成したあと、ドライエッチ等の加工工程によっ
てゲート電極５を形成する。ゲート電極は本発明の場合
、ショットキ接合の耐熱温度は６００℃で良く。
Ｗ、Ｍｏ、ＡＱ系合金等、従来の８００℃の耐熱性を必
要としていた条件よりもゆるくなって、使用材料の範囲
を広げることができる。つづいてＣＶＤのＳ ｉ Ｏｚ
を３００ｎｍの厚さに被着してのち、ＲＩＥ （リアク
ティブエッチ装置）により。
要としていた条件よりもゆるくなって、使用材料の範囲
を広げることができる。つづいてＣＶＤのＳ ｉ Ｏｚ
を３００ｎｍの厚さに被着してのち、ＲＩＥ （リアク
ティブエッチ装置）により。
この５ｉｆｔをエツチングするとゲート電極５の側壁に
サイドウオールパターン６が形成できる。
サイドウオールパターン６が形成できる。
この厚さは約２００ｎｍとなる（第２図の（ａ））。
つづいてＳｉをドープしたｎ中型Ｇ ａ Ａ ｓ層２７
にＭＯＣＶＤによるエピタキシャル成長層で設けると、
ゲート電極５と５ｉｆｔパターン６の部分にはＧ ａ
Ａ ｓが成長することなく選択的に層２７を形成するこ
とができる（同図ｂ）。ｎ＋ＧａＡｓ層２７の厚さは〜
２００ｎｍ、キャリア濃度は〜３ Ｘ １０”δ■−８
である。
にＭＯＣＶＤによるエピタキシャル成長層で設けると、
ゲート電極５と５ｉｆｔパターン６の部分にはＧ ａ
Ａ ｓが成長することなく選択的に層２７を形成するこ
とができる（同図ｂ）。ｎ＋ＧａＡｓ層２７の厚さは〜
２００ｎｍ、キャリア濃度は〜３ Ｘ １０”δ■−８
である。
つづいてバッファＨＦ液を用いて５ｉＯｚのサイドウオ
ールパターン６を取り去る（同図Ｃ）。
ールパターン６を取り去る（同図Ｃ）。
この後、再びＳｉをドープしたｎ型ＧａＡｓ層１７を上
記と同じＭＯＣＶＤ法により形成する（同図ｄ）、この
層の条件は厚さ５０ｎｍ、キャリア濃度〜８ Ｘ １０
エフａｓ−８である。この程度のキャリア濃度をもつ
層がゲート電極５のエツジに接しても。
記と同じＭＯＣＶＤ法により形成する（同図ｄ）、この
層の条件は厚さ５０ｎｍ、キャリア濃度〜８ Ｘ １０
エフａｓ−８である。この程度のキャリア濃度をもつ
層がゲート電極５のエツジに接しても。
ショットキ接合のブレークダウンは規格値を割ることは
ないが、もし同図すに示したｎ十型ＧａＡｓ層が接する
とブレークダウン電圧は３ｖ以下となってしまうので、
上述の如く２回に分けた選択成長が必要となる。
ないが、もし同図すに示したｎ十型ＧａＡｓ層が接する
とブレークダウン電圧は３ｖ以下となってしまうので、
上述の如く２回に分けた選択成長が必要となる。
つづいて、Ｓ ｉ Ｏｘ膜１０を被着して、リフトオフ
法によりＡｕＧｅ系のオーミックメタルを形成してソー
ス電極８とドレイン電極９を形成する（同図ｅ）、なお
この形成工程においてＡ ｕ Ｇ ｅ系メタルとＧ ａ
Ａ ｓ層が接する表面は接触抵抗を下げるため、上述
したｎ型Ｇ ａ Ａ ｓ １９１７を除去して、ｎ生型
Ｇ ａ Ａ ｓ ７ｆｊ ２７を現わしてから処理して
いる。
法によりＡｕＧｅ系のオーミックメタルを形成してソー
ス電極８とドレイン電極９を形成する（同図ｅ）、なお
この形成工程においてＡ ｕ Ｇ ｅ系メタルとＧ ａ
Ａ ｓ層が接する表面は接触抵抗を下げるため、上述
したｎ型Ｇ ａ Ａ ｓ １９１７を除去して、ｎ生型
Ｇ ａ Ａ ｓ ７ｆｊ ２７を現わしてから処理して
いる。
本発明による他の実施例で製造したＧａＡｓ ＦＥＴの
素子断面図を第３図に示す。これは第２図の製法の一部
を変更して得たもので、ゲート電極５を形成したのち、
まず第１回目のｎ型ＧａＡｓ層１３をゲート電極のごく
近傍又は接して選択形成させたのち、５ｉＯｚのサイド
ウオールパターン１６を同様の手順で形成する。つづい
て第２回目のｎ生型Ｇ ａ Ａ ｓ層３７を選択形成す
る。
素子断面図を第３図に示す。これは第２図の製法の一部
を変更して得たもので、ゲート電極５を形成したのち、
まず第１回目のｎ型ＧａＡｓ層１３をゲート電極のごく
近傍又は接して選択形成させたのち、５ｉＯｚのサイド
ウオールパターン１６を同様の手順で形成する。つづい
て第２回目のｎ生型Ｇ ａ Ａ ｓ層３７を選択形成す
る。
本発明による）ＩＪＦＥＴの製法をつぎに説明する。
ＨＪＦＥＴの結晶構造はＭＢＥ又はＭＯＣＶＤのエピタ
キシャル成長によって半絶縁性基板上に積層形成される
。
キシャル成長によって半絶縁性基板上に積層形成される
。
ＨＪＦＥＴの結晶構造には、基本的に以下の通りの構造
がある。第１の構造では、まずアンドープのＧａＡｓバ
ッファ層を敷き、つづいてｎ ” 型Ｇ ａ Ａ ｓ層
（能動層）、つづいてアンドープＡ Ｑ ＧａＡｓ層の
構造である。第２の構造では、まずアンドープのＧ ａ
Ａ ｓバッファ層を敷き、つづいてｎ型ＡＱＧａＡｓ
層を敷く、該第２の構造では、ＡＱＧａＡｓとＧ ａ
Ａ ｓのへテロ接合界面に発生する２次元電子ガスが能
動層を形成する。
がある。第１の構造では、まずアンドープのＧａＡｓバ
ッファ層を敷き、つづいてｎ ” 型Ｇ ａ Ａ ｓ層
（能動層）、つづいてアンドープＡ Ｑ ＧａＡｓ層の
構造である。第２の構造では、まずアンドープのＧ ａ
Ａ ｓバッファ層を敷き、つづいてｎ型ＡＱＧａＡｓ
層を敷く、該第２の構造では、ＡＱＧａＡｓとＧ ａ
Ａ ｓのへテロ接合界面に発生する２次元電子ガスが能
動層を形成する。
この結晶を用いてＨＪＦＥＴを製造する手順は第２図と
同じである。ただし第１回目の選択成長によってｎ＋Ｇ
ａＡｓ層２７を形成する際、結晶表面のＡ Ｑ ＧａＡ
ｓ層をエツチング除去する前処理を施すことが望ましい
。これはｎ＋ＧａＡｓ層２７の下部の能動層との良好な
電気的接触を確保するためである。ただし、２回目の選
択成長でｎ型ＧａＡｓ層１７を形成する際には、下部の
Ａｌ１ＧａＡｓ層は 。
同じである。ただし第１回目の選択成長によってｎ＋Ｇ
ａＡｓ層２７を形成する際、結晶表面のＡ Ｑ ＧａＡ
ｓ層をエツチング除去する前処理を施すことが望ましい
。これはｎ＋ＧａＡｓ層２７の下部の能動層との良好な
電気的接触を確保するためである。ただし、２回目の選
択成長でｎ型ＧａＡｓ層１７を形成する際には、下部の
Ａｌ１ＧａＡｓ層は 。
除去してもしなくても良い。また第１図に示した構造を
製造する際には、少なくとも第１回目、または第２回目
の選択成長の前に、下部のＡＱＧａＡｓ層をエツチング
除去する工程が含まれることが望ましい。
製造する際には、少なくとも第１回目、または第２回目
の選択成長の前に、下部のＡＱＧａＡｓ層をエツチング
除去する工程が含まれることが望ましい。
本発明によれば、プロセスの低温化がはかれるので、■
ショットキ接合の劣化が起きない、■エピタキシャル積
層の急峻性が保てるという効果を得られる。また、選択
成長法では従来、イオン打込みで形成していた層に比べ
て、キャリア濃度と厚みが任意の値に制御して形成する
ことができるので、ＦＥＴのブレークダウン電圧やｇ、
などの性能を精密に制御して高めることができる。また
、ショットキメタルの選択の範囲が広がり、ＡＱ合金な
ど、低抵抗率のメタルを用いることでゲート金属抵抗を
Ｗ Ｓ ｉ ｘよりも大幅に（−桁以上）低下させるこ
とができ、０．３μｍゲートのＦＥＴを高性能化させる
ことができる。
ショットキ接合の劣化が起きない、■エピタキシャル積
層の急峻性が保てるという効果を得られる。また、選択
成長法では従来、イオン打込みで形成していた層に比べ
て、キャリア濃度と厚みが任意の値に制御して形成する
ことができるので、ＦＥＴのブレークダウン電圧やｇ、
などの性能を精密に制御して高めることができる。また
、ショットキメタルの選択の範囲が広がり、ＡＱ合金な
ど、低抵抗率のメタルを用いることでゲート金属抵抗を
Ｗ Ｓ ｉ ｘよりも大幅に（−桁以上）低下させるこ
とができ、０．３μｍゲートのＦＥＴを高性能化させる
ことができる。
第１図と第３図は本発明によるＧａＡｓ ＦＥＴのそれ
ぞれ別の製法で形成した素子の縦断面図、第２図は第３
図の製法手順を述べた各工程における素子の縦断面図、
第４図は従来法による素子の縦断面図である。 １・・・半絶縁性基板、２・・・ｎ型ＧａＡｓ層（能動
層）。 １３．１７・・・選択成長で形成したｎ型Ｇ ａ Ａ
ｓ層、７．２７．３７・・・選択成長で形成したｎ生型
Ｇ ａ Ａ ｓ層、５・・・ゲート電極、８，９・・・
ソース、ドレイン電極、６，１６・・・サイドウオール
パターン。
ぞれ別の製法で形成した素子の縦断面図、第２図は第３
図の製法手順を述べた各工程における素子の縦断面図、
第４図は従来法による素子の縦断面図である。 １・・・半絶縁性基板、２・・・ｎ型ＧａＡｓ層（能動
層）。 １３．１７・・・選択成長で形成したｎ型Ｇ ａ Ａ
ｓ層、７．２７．３７・・・選択成長で形成したｎ生型
Ｇ ａ Ａ ｓ層、５・・・ゲート電極、８，９・・・
ソース、ドレイン電極、６，１６・・・サイドウオール
パターン。
Claims (1)
- 【特許請求の範囲】 １、一導電型電流担体を発生する半導体基体と該半導体
基体上に該電流担体を電界効果によつて制御する制御電
極を少くとも有する電界効果型トランジスタであつて、
該制御電極に近接して該半導体基体上に該電流担体と同
一導電型を有する第１の半導体部及び該制御電極から分
離されて設けられた前記第１の半導体部よりシート担体
濃度の高い第２の半導体部から少くとも構成された給電
部分を有する電界効果型トランジスタ。 ２、給電部分を構成する第１の半導体部及び第２の半導
体部が選択的エピタキシャル成長によつて形成されたこ
とを特徴とする特許請求の範囲第１項に記載の電界効果
型トランジスタ。 ３、一導電型電流担体を発生する半導体基体と該半導体
基体上に該電流担体と電界効果によつて制御する制御電
極を少くとも有する電界効果型トランジスタの製法にお
いて、該制御電極に近接して該半導体基体上に該電流担
体と同一導電型を有する第１の半導体部を選択エピタキ
シャル成長によつて形成する工程、該制御電極から分離
されて設けられた前記第１の半導体部よりシート担体濃
度の高い第２の半導体部を選択エピタキシャル成長によ
つて形成する工程を少くとも有する電界効果型トランジ
スタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089036A JP2728427B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果型トランジスタとその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089036A JP2728427B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果型トランジスタとその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261870A true JPH01261870A (ja) | 1989-10-18 |
| JP2728427B2 JP2728427B2 (ja) | 1998-03-18 |
Family
ID=13959666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089036A Expired - Lifetime JP2728427B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果型トランジスタとその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472567A (en) * | 1987-09-11 | 1989-03-17 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1988
- 1988-04-13 JP JP63089036A patent/JP2728427B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472567A (en) * | 1987-09-11 | 1989-03-17 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508539A (en) * | 1994-04-29 | 1996-04-16 | Motorola, Inc. | Elevated-gate field effect transistor structure and fabrication method |
| US5631175A (en) * | 1994-04-29 | 1997-05-20 | Motorola, Inc. | Method for fabricating an elevated-gate field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728427B2 (ja) | 1998-03-18 |
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