JP2013258344A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】ゲート電極Ｇと、ソース領域およびドレイン領域とを有する横方向拡散ＭＩＳＦＥＴと、ゲート電極Ｇの一方の側に位置する第１領域に配置され、ソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソース配線Ｍ１Ｓとを有する半導体装置のソース配線Ｍ１Ｓを次の構成とする。ソース配線Ｍ１Ｓは、ゲート電極Ｇの側の端部において、ゲート電極Ｇの上方を超えてドレイン領域側の上方まで延在するフィールドプレート部ＦＰと、切り欠き部Ｎとを有する。このようにフィールドプレート部ＦＰを設けることで、ゲート電極Ｇとドレイン領域との容量（Ｃｇｄ）を低減することができる。また、切り欠き部Ｎを設けることで、ゲート電極Ｇとソース領域との容量（Ｃｇｓ）を低減することができる。また、ＣｇｄとＣｇｓの調整を図ることができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ＬＤＭＯＳＦＥＴを有する半導体装置に適用して有効な技術に関する。
近年、ＧＳＭ（登録商標）（Global System for Mobile Communications）方式やＰＣＳ（Personal Communications Service）方式といった通信方式を用いた移動体通信装置（いわゆる携帯電話）が普及している。また、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式も採用されている。
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦ（radio frequency）パワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
上記高周波電力増幅器には、大きな負荷変動に対して高破壊耐量が求められ、高周波電力増幅器の増幅デバイスには、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）トランジスタが多く用いられている。
例えば、下記特許文献１（特開２００６−２５３６５４号公報）には、ゲート電極（２２）とドレイン電極（２９）との間の領域において、半導体基板（２）の上部に絶縁膜（２１）を介してフィールドプレート電極（２４、２６）が設けられた半導体装置が開示されている（図１）。
また、下記特許文献２（特開２００４−９６１１８号公報）には、ソース用の第１層配線の一部がオフセット領域（８）上に延び、ソースフィールドプレート（４００）を構成しているパワーＭＯＳＦＥＴが開示されている（図６９）。このフィールドプレート（４００）は接地電位に固定されており、オフセット領域（８）の電界緩和によるドレイン耐圧向上の効果がある。
また、下記特許文献３（特開２００２−３４３９６０号公報）には、ゲート電極（３）とドレイン電極（１３）の間にソース電極（１２）と電気的に接続されたシールド導電膜（１０）を設けた高周波パワーＭＯＳＦＥＴが開示されている（図１）。
また、下記特許文献４（特開２００６−８０３４３号公報）には、ゲート電極（３０）のドレイン側の側壁上に、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサ（フィールドプレート電極４４）が形成されたＬＤＭＯＳＦＥＴが開示されている（図１９）。
また、下記特許文献５（特開２０１１−２２８４１９号公報）には、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）プロセス技術を用いて形成した貫通電極を有する半導体集積回路装置が開示されている（図３）。
なお、本欄において、カッコ内は、各特許文献に記載の符号や図番を示す。
特開２００６−２５３６５４号公報 特開２００４−９６１１８号公報 特開２００２−３４３９６０号公報 特開２００６−８０３４３号公報 特開２０１１−２２８４１９号公報
本発明者は、上記移動体通信装置に用いられるＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）の研究開発に従事している。
上記ＬＤＭＯＳについて、高周波電力増幅器（アンプ）の線形性を向上させるために、いわゆる“フィールドプレート構造”を採用したところ、最大発振周波数（ｆｍａｘ）の低下が見られた。
そこで、以下に示す実施の形態では、ＬＤＭＯＳを有する半導体装置の特性を総合的に向上させることを目的とする。
上記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、横方向拡散ＭＩＳＦＥＴと、横方向拡散ＭＩＳＦＥＴのソース領域と電気的に接続される第１電極部とを有する。この横方向拡散ＭＩＳＦＥＴは、第１方向に延在するゲート電極を有する。また、第１電極部は、第１方向と交差する第２方向において、ゲート電極の上方を超えてドレイン領域側の上方まで延在し、第１方向において非連続に形成されている。
本願において開示される代表的な実施の形態に示される半導体装置は、横方向拡散ＭＩＳＦＥＴと、ソース配線とを有する。このソース配線は、横方向拡散ＭＩＳＦＥＴのゲート電極の側の端部において、ゲート電極の上方を超えてドレイン領域側の上方まで延在する第１部と、切り欠き部とを有する。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を模式的に示す断面斜視図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く要部断面図を示す図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く要部断面図を示す図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く要部断面図を示す図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く要部断面図を示す図である。 実施の形態１のＬＤＭＯＳの繰り返し構造を示す要部平面図である。 実施の形態１の比較例の半導体装置の構成を示す要部平面図である。 実施の形態１の半導体装置のＣｒｓｓの評価を示すグラフである。 実施の形態１の半導体装置のＣｉｓｓの評価を示すグラフである。 実施の形態１の半導体装置のＣｏｓｓの評価を示すグラフである。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１８に続く要部断面図を示す図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１９に続く要部断面図を示す図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２０に続く要部断面図を示す図である。 実施の形態２の半導体装置の製造工程を示す要部平面図である。 実施の形態２の半導体装置の他の構成を示す要部平面図である。 実施の形態２の半導体装置の他の構成を示す要部断面図である。 実施の形態３の半導体装置の第１の構成を示す要部平面図である。 実施の形態３の半導体装置の第１の構成を示す要部断面図である。 実施の形態３の半導体装置の第１の構成を示す要部断面図である。 実施の形態３の半導体装置の第２の構成を示す要部平面図である。 実施の形態３の半導体装置の第２の構成を示す要部断面図である。 実施の形態３の半導体装置の第２の構成を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３１に続く要部断面図を示す図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３２に続く要部断面図を示す図である。 実施の形態４の半導体装置の他の構成を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面斜視図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。
本実施の形態の半導体装置の特徴的な構成について、図１を参照しながら説明する。
本実施の形態の半導体装置は、半導体基板１上のエピタキシャル層２の主表面に形成されたＬＤＭＯＳを有する。
このＬＤＭＯＳは、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇとを有する。
ここで、ＬＤＭＯＳは、ＭＯＳＦＥＴ素子の一種であるが、次のような特徴（第１〜第３の特徴）を有するＭＯＳＦＥＴ素子である。
第１の特徴として、ＬＤＭＯＳは、短いチャネル長で高電圧動作を可能とするために、ゲート電極Ｇのドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。即ち、ＬＤＭＯＳのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域１４）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域１０および第２のｎ−型ドレイン領域１３）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域１４）はＬＤＤ領域を介してゲート電極Ｇから離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極Ｇの端部とｎ＋型ドレイン領域（ドレイン高濃度領域）１４との間の距離は、ＬＤＭＯＳのブレークダウン電圧が最大値となるように最適化することが好ましい。
第２の特徴として、ＬＤＭＯＳは、ソース側のソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）７が形成されている。ＬＤＭＯＳのドレイン側（ドレイン領域）では、このｐ型ウエル７は、形成されていないか、あるいはチャネル形成領域に近い側のドレイン領域の端部の一部に接するようにしか形成されていない。言い換えれば、ドレイン領域（ここでは第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４からなるドレイン領域）下に、ｐ型ウエル７が形成されていない領域が存在する。また、別の言い方をすれば、少なくとも、ドレインを構成するｎ＋型ドレイン領域１４の下にはｐ型ウエル７が形成されない。
第３の特徴として、ＬＤＭＯＳは、ソース領域（ここではｎ−型ソース領域１１およびｎ＋型ソース領域１５）とドレイン領域（ここでは第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）とが、ゲート電極Ｇに対して非対称な構造を有している。
特に、ＬＤＭＯＳは、ソース領域を構成するｎ＋型ソース領域１５とゲート電極Ｇのソース領域側の端部との距離（ＤＳ）と、ドレインを構成するｎ＋型ドレイン領域１４とゲート電極Ｇのドレイン領域側の端部との距離（ＤＤ）と、が非対称であり、ＤＳ＜ＤＤの関係にある。
次いで、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇのパターン形状（上面からの平面視における形状）について説明する。
ゲート電極Ｇは、図２に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２においては、ゲート電極Ｇの左側、第１領域）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２においては、ゲート電極Ｇの右側、第２領域）にドレイン領域がＹ方向に延在するように配置される。
また、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１等参照）。
また、図２には示していないが、図１に示すように、この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域（ここでは、ｎ＋型ドレイン領域１４）とドレインプラグＰ１Ｄが電気的に接続される。また、図１には現れないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図８参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２においては、ゲート電極Ｇの左側）に形成される。
図２に示すように、ドレインプラグＰ１Ｄは、例えば、四角柱状であり、Ｙ方向に所定の間隔を置いて配置されている。また、ソースプラグＰ１Ｓは、例えば、四角柱状であり、Ｘ方向およびＹ方向に所定の間隔を置いてアレイ状に配置されている。
図１に示すように、ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図１には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図１１参照）。ドレイン配線Ｍ１Ｄ、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇは、第１層配線である。
図２に示すように、ドレイン配線Ｍ１Ｄは、複数のドレインプラグＰ１Ｄを覆うように、Ｙ方向に延在するライン状に配置される。また、ソース配線Ｍ１Ｓは、複数のソースプラグＰ１Ｓを覆うように、Ｙ方向に延在するライン状に配置される。
ここで、本実施の形態においては、ソース配線Ｍ１Ｓのドレイン領域側の端部において、フィールドプレート部（突出部）ＦＰがＹ方向に所定の間隔を置いて配置されている。このフィールドプレート部ＦＰは、ゲート電極Ｇの上方を超えてドレイン領域側の上方までＸ方向に延在している。フィールドプレート部ＦＰ間は、切り欠き部（後退部）Ｎとなっている。
言い換えれば、フィールドプレート部ＦＰは、Ｙ方向に非連続に形成されている。また、別の言い方をすれば、ソース配線Ｍ１Ｓのドレイン領域側の端部には、フィールドプレート部ＦＰと切り欠き部Ｎが交互に配置されている。言い換えれば、ソース配線Ｍ１Ｓのドレイン領域側の端部は、平面視において凹凸形状となっている。また、ソース配線Ｍ１Ｓのドレイン領域側の端部は、櫛歯状となっている。
なお、図１において明示していないが、ドレイン配線Ｍ１Ｄは、ドレインプラグＰ２Ｄを介して第２層配線であるドレイン配線Ｍ２Ｄと接続される。また、ドレイン配線Ｍ２Ｄは、ドレインプラグＰ３Ｄを介して第３層配線であるドレイン配線Ｍ３Ｄと接続される（図１２参照）。
このように、ソース配線Ｍ１Ｓのドレイン領域側の端部において、フィールドプレート部ＦＰと切り欠き部Ｎとを交互に配置したので、ＬＤＭＯＳの特性を向上させることができる。
つまり、フィールドプレート部ＦＰを設けることで、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減することができる。また、切り欠き部Ｎを設けることで、ゲート電極とソース領域との容量（Ｃｇｓ）を低減することができる。また、これらの容量（ＣｇｄとＣｇｓ）のバランス調整を容易に図ることができる。
［製法説明］
次いで、図３〜図１２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１２は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。要部断面図は、例えば、要部平面図のＡ−Ａ断面部またはＢ−Ｂ断面部に対応する。
まず、図３および図４に基づいて説明する。図３に示すように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩｃｍ程度の低抵抗基板とされている半導体基板（以下、単に「基板」という）１を準備する。次いで、基板（半導体基板、半導体ウエハ）１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層（半導体層）２を形成する。エピタキシャル層２は、半導体層であるが、エピタキシャル層２の不純物濃度は基板１の不純物濃度よりも低く、エピタキシャル層２の抵抗率は基板１の抵抗率よりも高い。基板１とエピタキシャル層２を合わせたものを半導体基板とみなすこともできる。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２の一部をエッチングして、基板１に達する溝を形成する。次いで、この溝の内部を含むエピタキシャル層２上にＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いてｐ型多結晶シリコン膜を堆積した後、溝の外部のｐ型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝内に埋め込まれたｐ型多結晶シリコン膜からなるｐ型埋め込み層（シンカー（Sinker）、ｐ型半導体層）３が形成される。ｐ型埋め込み層３は、エピタキシャル層２を貫通し、ｐ型埋め込み層３の底部は基板１に到達している。
図４に示すように、ｐ型埋め込み層３は、近接して２つ設けられ、この対が、Ｙ方向に所定の間隔を置いて複数配置されて、ｐ型埋め込み層３の対の列を構成している。
このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝の内部に埋め込むことにより、寄生抵抗の小さいｐ型埋め込み層３を形成することができる。このｐ型埋め込み層３の不純物濃度は、エピタキシャル層２の不純物濃度よりも高く、ｐ型埋め込み層３の抵抗率は、エピタキシャル層２の抵抗率よりも低い。なお、多結晶シリコン膜に代えて溝の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい埋め込み層を形成してもよい。
次に、エピタキシャル層２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域を形成する。なお、この素子分離領域は、図３および図４には現れない。例えば、エッチングによりエピタキシャル層２に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層２に素子分離領域を形成することができる。素子分離領域を形成することにより、基板１の主面（エピタキシャル層２の主面）において、活性領域が規定される。例えば、周囲を素子分離領域によって囲まれた領域が活性領域となる。この活性領域に、ＬＤＭＯＳのセルが形成される。
次に、図５および図６に基づいて説明する。図５に示すように、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクにしてエピタキシャル層２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域、ｐ型半導体領域）７を形成する。このｐ型ウエル７は、ＬＤＭＯＳのドレイン領域からソース領域への空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル７は、主としてＬＤＭＯＳのソース領域とチャネル形成領域とに形成される。また、ｐ型ウエル７はＬＤＭＯＳの閾値調整用としても用いられる。
次に、エピタキシャル層２の表面をフッ酸などで洗浄した後、基板１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜８を形成する。ゲート絶縁膜８は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜８を構成してもよい。
次に、ゲート絶縁膜８の上部にゲート電極Ｇを形成する。ゲート電極Ｇを形成するには、例えば、エピタキシャル層２の主面上（即ちゲート絶縁膜８上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極Ｇが、ｐ型ウエル７の表面にゲート絶縁膜８を介して形成される。
次に、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル７の一部の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域１１を形成する。ｎ−型ソース領域１１は、ゲート電極Ｇに対して自己整合的に形成される。低加速エネルギーでイオン注入を行うことで、ｎ−型ソース領域１１を浅く形成することにより、ソース領域からチャネル形成領域への不純物の広がりを抑制できる。これにより、しきい値電圧の低下を抑制することができる。
次に、ゲート電極Ｇの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ１を形成する。サイドウォールスペーサＳＷ１は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、エピタキシャル層２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ（Lightly Doped Drain）領域）１０を形成する。第１のｎ−型ドレイン領域１０は、サイドウォールスペーサＳＷ１に対して自己整合的に形成される。第１のｎ−型ドレイン領域１０の不純物濃度を低くすることにより、ゲート電極Ｇとドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
次いで、上記所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル７にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ−型ソース領域１１の下部にｐ型ハロー領域１２を形成する。この際、基板１の主面に対して３０度の斜め方向から不純物をイオン注入する。このｐ型ハロー領域１２は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制される。よって、しきい値電圧の低下をさらに抑制することができる。
次に、ゲート電極Ｇ（サイドウォールスペーサＳＷ１）の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ２を形成する。サイドウォールスペーサＳＷ２は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第１のｎ−型ドレイン領域１０の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、第１のｎ−型ドレイン領域１０の一部には、ゲート電極Ｇのドレイン側の側壁に形成されたサイドウォールスペーサＳＷ１、ＳＷ２に対して自己整合的に、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ（Lightly Doped Drain）領域）１３が形成される。
第２のｎ−型ドレイン領域１３形成時に注入された不純物は、第１のｎ−型ドレイン領域１０形成時に注入された不純物と同じ導電型の不純物（Ｐ）なので、第２のｎ−型ドレイン領域１３の不純物濃度は、第１のｎ−型ドレイン領域１０の不純物濃度よりも高くなる。即ち、第２のｎ−型ドレイン領域１３は、第１のｎ−型ドレイン領域１０よりも低抵抗となるので、オン抵抗（Ｒｏｎ）を低減することができる。
また、第１のｎ−型ドレイン領域１０は、ゲート電極Ｇの側壁のサイドウォールスペーサＳＷ１に対して自己整合的に形成される。これに対し、第２のｎ−型ドレイン領域１３は、ゲート電極Ｇの側壁のサイドウォールスペーサＳＷ２に対して自己整合的に形成される。これにより第２のｎ−型ドレイン領域１３は、ゲート長方向に沿ったサイドウォールスペーサＳＷ１およびＳＷ２の膜厚に相当する分、ゲート電極Ｇから離間して形成される。したがって、第２のｎ−型ドレイン領域１３の不純物濃度を高くしても、帰還容量（Ｃｇｄ）に及ぼす影響は僅かである。また、第２のｎ−型ドレイン領域１３形成時のイオン注入の加速エネルギーは、第１のｎ−型ドレイン領域１０形成時のイオン注入の加速エネルギーと同じなので、第２のｎ−型ドレイン領域１３の接合深さは、第１のｎ−型ドレイン領域１０の接合深さとほぼ同じになる。
次に、第２のｎ−型ドレイン領域１３の一部とソース領域のｐ型ウエル７のそれぞれの上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第２のｎ−型ドレイン領域１３の一部とソース領域のｐ型ウエル７にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。
このイオン注入により、第２のｎ−型ドレイン領域１３の一部には、第２のｎ−型ドレイン領域１３よりも不純物濃度が高く、かつ第２のｎ−型ドレイン領域１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）１４が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域１４を低不純物濃度の第２のｎ−型ドレイン領域１３や第１のｎ−型ドレイン領域１０に比べて浅く形成する。
また、このイオン注入により、ｐ型ウエル７には、ｎ−型ソース領域１１よりも不純物濃度が高く、かつｎ−型ソース領域１１よりも底部の位置が深いｎ＋型ソース領域１５が形成される。ｎ＋型ソース領域１５は、ゲート電極Ｇの側壁のサイドウォールスペーサＳＷ２に対して自己整合的に形成される。このため、ｎ＋型ソース領域１５は、ゲート長方向に沿ったサイドウォールスペーサＳＷ１およびＳＷ２の膜厚に相当する分、チャネル形成領域から離間して形成される。
このように、ゲート電極Ｇとｎ＋型ドレイン領域１４との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極Ｇに最も近い第１のｎ−型ドレイン領域１０の不純物濃度を相対的に低く、ゲート電極Ｇから離間した第２のｎ−型ドレイン領域１３の不純物濃度を相対的に高くしている。これにより、ゲート電極Ｇとドレインとの間に空乏層が広がるようになる結果、ゲート電極Ｇとその近傍の第１のｎ−型ドレイン領域１０との間に形成される帰還容量（Ｃｇｄ）は小さくなる。また、第２のｎ−型ドレイン領域１３の不純物濃度が高いことから、オン抵抗（Ｒｏｎ）も小さくなる。第２のｎ−型ドレイン領域１３は、ゲート電極Ｇから離間した位置に形成されているために、帰還容量（Ｃｇｄ）に及ぼす影響は僅かである。このため、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができる。
ここまでの工程により、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびゲート電極Ｇを有するＬＤＭＯＳが、エピタキシャル層２の主面（活性領域）に形成される。
なお、本願においては、便宜上「ＭＯＳＦＥＴ」と示したが、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜を用いたＭＯＳＦＥＴだけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）も含むものとする。
次に、ｐ型埋め込み層３の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型埋め込み層３の近傍の基板１の表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型埋め込み層３の上部領域にｐ＋型半導体領域１６を形成する。ｐ型埋め込み層３の上部領域にｐ＋型半導体領域１６を形成することで、ｐ型埋め込み層３の表面を低抵抗化することができる。
ここまでの工程により、図５に示すＬＤＭＯＳが得られる。なお、ＬＤＭＯＳの構造は、上記構造に限定されるものではなく、適宜変更可能である。
図６に示すように、ＬＤＭＯＳのゲート電極ＧはＹ方向に延在している。また、ゲート電極ＧのＹ方向の端部においては、Ｙ方向に延在するゲート電極Ｇの接続部が配置され、例えば、Ｘ方向に隣り合う２本のゲート電極Ｇが上記接続部により接続されている。図６では図示していないが、ＬＤＭＯＳのドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）は、活性領域において、隣り合うゲート電極Ｇの間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳのソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）は、活性領域において、ゲート電極Ｇのドレイン領域とは逆側の領域に形成されてＹ方向に延在している。また、ｐ型埋め込み層３は、隣り合うＬＤＭＯＳのｎ＋型ソース領域１５（図６において、図示せず）の間の領域に形成されている。また、図６では図示していないが、ｐ＋型半導体領域１６は、隣り合うＬＤＭＯＳのｎ＋型ソース領域１５の間の領域に形成されてＹ方向に延在している。
また、ＬＤＭＯＳ形成領域（活性領域）においては、図５に示す領域ＵＣに対応する単位セル（繰り返し単位、基本セル、単位領域、ＬＤＭＯＳの単位セル）の構造（レイアウト）が図６に示すＸ方向に繰り返されている（図１３参照）。一つの単位セルは２つのＬＤＭＯＳ部（２つのゲート電極Ｇ部）により構成される。即ち、ｎ＋型ドレイン領域１４を共通にしてＸ方向に対称な構造の２つのＬＤＭＯＳ部により構成されている。なお、ＬＤＭＯＳは、ＭＩＳＦＥＴ素子であるため、領域ＵＣのＬＤＭＯＳ部を単位ＭＩＳＦＥＴ素子とみなすこともできる。
このように単位セルをＸ方向に繰り返し配置する。即ち、複数のＬＤＭＯＳ部が並列に接続された構成となっている。この並列接続は、後述のゲート配線Ｍ１Ｇ、ソース裏面電極ＳＥ、ドレイン配線（Ｍ１Ｄ、Ｍ２Ｄ、Ｍ３Ｄ）およびプラグ（Ｐ１Ｄ、Ｐ１Ｇ、Ｐ２Ｄ、Ｐ３Ｄ）等によってなされている。
次に、図７および図８に基づいて説明する。まず、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇの表面（上面、上部）に、半導体と金属との化合物層を形成する。ここでは、例えばコバルトシリサイドなどからなる金属シリサイド層１７を形成する。
この金属シリサイド層１７は、例えば、次のようにして形成することができる。基板１の主面全面上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）を形成する。次いで、基板１に対して熱処理を施すことによって、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇを構成するシリコン（半導体膜）と上記金属膜とを反応させる。これにより、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇ上部に、それぞれ金属シリサイド層１７が形成される。
上記金属膜は、例えば、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。なお、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇのすべての領域に金属シリサイド層１７を形成する必要はなく、例えば、一部の領域上に上記金属シリサイド層１７を形成させないようにしてもよい。この場合、例えば、酸化シリコン膜などをシリサイド化させない領域上に形成しておくことで、上記シリサイド化反応を防止することができる。但し、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）およびｐ＋型半導体領域１６の上部には、金属シリサイド層１７を形成することが好ましい。かかる金属シリサイド層１７により、ソース領域の低抵抗化を図ることができる。また、ソース領域と後述のソースプラグＰ１Ｓとの接続抵抗を低減することができる。
次に、基板１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜２０とその上の相対的に厚い酸化シリコン膜２１の積層膜などからなる絶縁膜（層間絶縁膜）を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などを用いて平坦化する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、絶縁膜（２０、２１）をドライエッチングすることにより、絶縁膜（２０、２１）にコンタクトホール（貫通孔）を形成する。この際、窒化シリコン膜２０をエッチングストッパ膜として、酸化シリコン膜２１をエッチングした後、コンタクトホールの底部に残存する窒化シリコン膜２０をエッチングすることで、制御性良くコンタクトホールを形成することができる。
次いで、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とする導電性膜を埋め込むことにより、プラグ（コンタクト、コンタクト部、接続部、接続用導電体部、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する。
例えば、コンタクトホールの内部を含む酸化シリコン膜２１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋めるように形成し、酸化シリコン膜２１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成することができる。
図８に示すように、プラグ（Ｐ１）は、ソース領域に形成されたソースプラグ（ソースコンタクト部）Ｐ１Ｓと、ドレイン領域に形成されたドレインプラグ（ドレインコンタクト部）Ｐ１Ｄと、ゲート電極Ｇ上に形成されたゲートプラグ（ゲートコンタクト部）Ｐ１Ｇとを有している。
ソースプラグＰ１Ｓは、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６よりなるソース領域に形成される。また、ドレインプラグＰ１Ｄは、第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４よりなるドレイン領域に形成される。また、ゲートプラグＰ１Ｇは、ゲート電極Ｇ上に形成される。
ドレインプラグＰ１Ｄは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、Ｙ方向に所定の間隔を置いて配置されている。
ソースプラグＰ１Ｓは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、Ｘ方向およびＹ方向に所定の間隔をおいて複数配置されている。また、ここでは、ソースプラグＰ１Ｓは、３列に配置され、ソースプラグＰ１Ｓの列は、Ｙ方向に延在している。
ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、正方形状でありその一辺は、例えば０．２５〜０．３５μｍ程度、Ｙ方向の間隔は、例えば０．２５〜０．５μｍ程度である。
ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、正方形状でありその一辺は、例えば０．２５〜０．３５μｍ程度、Ｙ方向の間隔は、例えば０．２５〜０．５μｍ程度である。
なお、ドレインプラグＰ１ＤおよびソースプラグＰ１Ｓのパターン形状や配置間隔（Ｘ方向の間隔またはＹ方向の間隔）は、上記のものに限定されるものではなく、適宜変更可能である。
また、ゲートプラグＰ１Ｇは、図７の断面図には現れないが、図８に示すように、Ｙ方向に延在するゲート電極Ｇの端部（接続部）上に配置される。
次に、図９〜図１１に基づいて説明する。図９および図１０に示すように、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜（２０、２１）上に配線（第１層配線）Ｍ１を形成する。配線Ｍ１は、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜（２０、２１）上に導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成する。例えば、窒化チタン膜などのバリア膜、タングステン膜などの主導体膜および窒化チタン膜などのバリア膜を順次堆積し、積層膜を形成した後、この積層膜をパターニングする。なお、主導体膜として、アルミニウム（Ａｌ）膜を用いてもよい。
図１１に示すように、配線Ｍ１は、ソース配線（ソース用配線）Ｍ１Ｓと、ドレイン配線（ドレイン用配線）Ｍ１Ｄと、ゲート配線（ゲート用配線）Ｍ１Ｇとを有している。
ドレイン配線Ｍ１Ｄは、ドレインプラグＰ１Ｄを介してｎ＋型ドレイン領域１４と電気的に接続する。このドレイン配線Ｍ１Ｄは、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）において、隣り合うゲート電極Ｇの間の領域に形成されてＹ方向に延在している。
ソース配線（ソース用配線）Ｍ１Ｓは、ソースプラグＰ１Ｓを介してｎ＋型ソース領域１５およびｐ＋型半導体領域１６の両者と電気的に接続する。このソース配線Ｍ１Ｓは、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）において、隣り合うゲート電極Ｇの他の間の領域に形成され、主としてＹ方向に延在する。但し、このソース配線Ｍ１Ｓのドレイン領域側の端部においては、前述したようにフィールドプレート部ＦＰが配置されている。フィールドプレート部ＦＰのＹ方向の幅（ＷＹ）は、例えば０．５μｍ程度であり、Ｘ方向において、ゲート電極Ｇの中心線から例えば０．４５μｍ程度Ｘ方向に張り出している。このフィールドプレート部ＦＰがＹ方向に所定の間隔（ここでは、０．５μｍ程度）を置いて配置されている。即ち、切り欠き部ＮのＹ方向の幅は、例えば０．５μｍ程度である。また、フィールドプレート部ＦＰの端部とドレイン配線Ｍ１Ｄとの距離は例えば０．３μｍ程度である。なお、上記数値は一例であり、適宜変更可能である。例えば、フィールドプレート部ＦＰのＹ方向の幅（ＷＹ）は、例えば０．３〜０．５μｍの範囲で適宜調整可能である。また、ゲート電極Ｇの中心線からの張り出し量（距離）は、０より大きく０．６μｍ以下の範囲で適宜調整可能である。また、切り欠き部ＮのＹ方向の幅は、例えば０．３〜０．６μｍの範囲で適宜調整可能である。
また、ゲート配線（ゲート用配線）Ｍ１Ｇは、図９および図１０の断面図には現れないが、図１１に示すように、ゲートプラグＰ１Ｇを介してゲート電極Ｇと電気的に接続する。
このように、本実施の形態においては、ソース配線Ｍ１Ｓのドレイン領域側の端部において、フィールドプレート部ＦＰを設けたので、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減することができる。これにより、本実施の形態のＬＤＭＯＳ（半導体装置）を用いたアンプにおいて、アンプの線形性を向上させることができる。
このフィールドプレート部ＦＰを図１４に示すようにＹ方向に連続して配置することも可能である。図１４は、本実施の形態の比較例の半導体装置の構成を示す平面図である。このような比較例の半導体装置においても、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減することができるものの、ゲート電極とソース領域との容量（Ｃｇｓ）が大きくなってしまう。このようにゲート電極とソース領域との容量（Ｃｇｓ）が大きくなると、最大発振周波数（ｆｍａｘ、電力利得が１となる周波数）が低下してしまう。
これに対し、本実施の形態においては、切り欠き部Ｎを設けることで、ゲート電極とソース領域との容量（Ｃｇｓ）を低減することができ、最大発振周波数（ｆｍａｘ、電力利得が１となる周波数）を向上させることができる。
このように、本実施の形態によれば、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減しつつ、ゲート電極とソース領域との容量（Ｃｇｓ）を低減することができ、半導体装置の特性を向上させることができる。また、これらの容量（ＣｇｄとＣｇｓ）のバランス調整を容易に図ることができる。
図１５〜図１７は、本実施の形態の半導体装置のＣｒｓｓ、ＣｉｓｓおよびＣｏｓｓの評価を示すグラフである。Ｃｒｓｓは、Ｃｇｄと対応する。Ｃｉｓｓは、Ｃｇｓと対応する。Ｃｏｓｓは、Ｃｄｓと対応する。ゲート幅を６０００μｍ、ゲート長を０．２２μｍとし、フィールドプレート部を設けていないリファレンス（ＲＥＦ）、図１４に示すように、フィールドプレート部をＹ方向にライン状に配置した比較例（ＦＰ（Ｐｌａｉｎ））および本実施の形態のようにフィールドプレート部を櫛歯状に配置した場合（ＦＰ（ｃｏｍｂ））について、Ｃｒｓｓ、ＣｉｓｓおよびＣｏｓｓの評価を行った。
図１５に示すように、櫛歯状の場合（ＦＰ（ｃｏｍｂ））には、Ｃｒｓｓ（Ｃｇｄ）の５％程度の低減を確認することができた。これは、ライン状の比較例（ＦＰ（Ｐｌａｉｎ））と同程度の低減効果である。
図１６に示すように、櫛歯状の場合（ＦＰ（ｃｏｍｂ））には、リファレンス（ＲＥＦ）と同程度のＣｉｓｓ（Ｃｇｓ）であることが確認できた。また、櫛歯状の場合（ＦＰ（ｃｏｍｂ））には、ライン状の比較例（ＦＰ（Ｐｌａｉｎ））よりＣｉｓｓ（Ｃｇｓ）を低減できることが確認できた。
図１７に示すように、櫛歯状の場合（ＦＰ（ｃｏｍｂ））には、ライン状の比較例（ＦＰ（Ｐｌａｉｎ））よりＣｏｓｓ（Ｃｄｓ）を４％程度低減できることが確認できた。
このように、櫛歯状の場合（ＦＰ（ｃｏｍｂ））には、Ｃｒｓｓ（Ｃｇｄ）およびＣｉｓｓ（Ｃｇｓ）をバランス良く低減できることが判明した。また、Ｃｉｓｓ（Ｃｄｓ）についても、ライン状の比較例（ＦＰ（Ｐｌａｉｎ））より低減できることが判明した。
上記のように、フィールドプレート部ＦＰを含むソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇを形成した後、図１２に示すように、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２４をＣＶＤ法などにより形成する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜２４をドライエッチングすることにより、絶縁膜２４にドレイン配線Ｍ１Ｄの一部を露出するコンタクトホール（貫通孔）を形成する。次いで、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とする導電性膜を埋め込むことによりドレインプラグ（接続用導電体部）Ｐ２Ｄを形成する。ドレインプラグＰ２Ｄは、上記ドレインプラグＰ１Ｄと同様にして形成することができる。上記ドレインプラグＰ２Ｄは、少なくともドレイン配線Ｍ１Ｄ上に位置するように配置する。例えば、ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで形成する。このように、ドレインプラグＰ２Ｄは、その底部でドレイン配線Ｍ１Ｄと接して電気的に接続されている。
次に、ドレインプラグＰ２Ｄが埋め込まれた絶縁膜２４上に、ドレイン配線（第２層配線）Ｍ２Ｄを形成する。ドレイン配線Ｍ２Ｄは、ドレインプラグＰ２Ｄが埋め込まれた絶縁膜２４上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。ドレイン配線Ｍ２Ｄのパターン形状は、例えばドレイン配線Ｍ１Ｄとほぼ同じである。即ち、ドレイン配線Ｍ１Ｄとほぼ同じパターン形状で形成する。ドレイン配線Ｍ２Ｄ形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。
次に、絶縁膜２４上に、ドレイン配線Ｍ２Ｄを覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２７をＣＶＤ法などにより形成する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜２７をドライエッチングすることにより、絶縁膜２４にドレイン配線Ｍ２Ｄの一部を露出するコンタクトホール（貫通孔）を形成する。次いで、このコンタクトホール（貫通孔）の内部にタングステン（Ｗ）膜またはアルミニウム膜などを主体とする導電性膜を埋め込むことによりドレインプラグ（接続用導電体部）Ｐ３Ｄを形成する。ドレインプラグＰ３Ｄは、上記ドレインプラグＰ１Ｄと同様にして形成することができる。上記ドレインプラグＰ３Ｄは、少なくともドレイン配線Ｍ２Ｄ上に位置するように配置する。例えば、ドレインプラグＰ２Ｄ（Ｐ１Ｄ）と同じパターン形状およびレイアウトで形成する。ドレインプラグＰ３Ｄは、その底部でドレイン配線Ｍ２Ｄと接して電気的に接続されている。
次に、ドレインプラグＰ３Ｄが埋め込まれた絶縁膜２７上に、ドレイン配線（第３層配線）Ｍ３Ｄを形成する。ドレインプラグＰ３Ｄが埋め込まれた絶縁膜２７上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた導電体膜からなるドレイン配線Ｍ３Ｄを形成することができる。ドレイン配線Ｍ３Ｄ形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。このため、ドレイン配線Ｍ３Ｄは、アルミニウム（Ａｌ）を主体として形成されている。
このドレイン配線Ｍ３Ｄにより、Ｙ方向に延在するドレイン領域やドレインプラグＰ１ＤなどがＸ方向に接続される（図１３参照）。即ち、ドレイン配線Ｍ３Ｄは、ドレイン配線Ｍ１ＤやＭ２Ｄと同様にＹ方向に延在するライン状の第１部と、Ｘ方向に延在する第２部とを有する。この第２部によって、複数の第１部がＸ方向に接続される。上記第１部のＸ方向の幅は、ドレイン配線Ｍ１ＤやＭ２Ｄの幅より大きい（図１２参照）が、図１３においては、便宜上同じ幅として表示してある。図１３は、本実施の形態のＬＤＭＯＳの繰り返し構造を示す要部平面図である。
本実施の形態においては、単位セル（繰り返し単位、基本セル、単位領域、ＬＤＭＯＳの単位セル、図５参照）の構造（レイアウト）がＸ方向に繰り返されている。例えば、図１３に示すような、繰り返し構造となっている。即ち、上記Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１Ｄ（ドレイン配線Ｍ２Ｄおよびドレイン配線Ｍ３Ｄ）とは、Ｘ方向に交互に配置される。なお、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１Ｄとの間には、ゲート電極Ｇが位置する（図１１等参照）。
続いて、ドレイン配線Ｍ３Ｄ上に保護膜２９として窒化シリコン膜および酸化シリコン膜の積層膜をＣＶＤ法などで堆積する。次いで、保護膜の一部を所定の形状のフォトレジスト膜をマスクとしてエッチングし、ドレイン配線Ｍ３Ｄ上に開口部（ドレインパッド領域、図示せず）を形成する。また、ゲート配線Ｍ１Ｇと電気的に接続する第３層配線（図示せず）上にも開口部（ゲートパッド領域）を形成する。
次に、基板１の裏面を２８０ｎｍ程度研磨し、基板１の裏面にソース裏面電極（ソース電極）ＳＥを形成する。ソース裏面電極ＳＥは、例えば膜厚６００ｎｍ程度のＮｉ（ニッケル）−Ｃｕ（銅）合金膜をスパッタリング法で堆積することによって形成することができる（図１２）。
その後、基板１を分割領域（図示せず）に沿って切断することにより、複数のチップを形成する。この後、例えば、チップの裏面のソース裏面電極ＳＥ側を、配線基板の接続部上に半田などを介して接続する。また、配線基板の外部接続端子と上記ドレインパッド領域やゲートパッド領域をワイヤ（金線）などで接続することにより、本実施の形態の半導体装置を製造する。
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図１８〜図２２は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。要部断面図は、例えば、要部平面図のＢ−Ｂ断面部に対応する。
［構造説明］
本実施の形態の半導体装置の製造工程を示す図のうちの最終工程を示す図である図２１および図２２に示すように、本実施の形態においては、フィールドプレート部ＦＰの下部にプラグＰ１ＦＰが配置されている。
このプラグ（フィールドプレートプラグ、ダミープラグ、容量調整用プラグ、金属埋め込み部）Ｐ１ＦＰの底部には、窒化シリコン膜２０が配置されている（図２１）。また、このプラグＰ１ＦＰの下方にはサイドウォールスペーサ（ＳＷ１、ＳＷ２）が位置する。よって、プラグＰ１ＦＰは、ゲート電極Ｇやドレイン領域（ここでは第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４からなるドレイン領域）と電気的に接続（接触）することはない。
このように、本実施の形態においては、フィールドプレート部ＦＰの下部にプラグＰ１ＦＰを設けたので、実施の形態１の場合と比較し、さらに、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減することができる。
［製法説明］
次いで、図１８〜図２２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
まず、実施の形態１と同様に、基板１上にエピタキシャル層（半導体層）２を形成し、さらに、ｐ型埋め込み層（シンカー（Sinker）、ｐ型半導体層）３を形成する。次いで、素子分離領域を形成した後、図５に示すＬＤＭＯＳを形成する。
次いで、図１８に示すように、基板１のＬＤＭＯＳ上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜２０とその上の相対的に厚い酸化シリコン膜２１の積層膜などからなる絶縁膜（層間絶縁膜）を形成する。この後、プラグＰ１ＦＰの形成予定領域を開口したフォトレジスト膜Ｒ１をエッチングマスクとして用いて、酸化シリコン膜２１をドライエッチングする。この際、窒化シリコン膜２０をエッチングストッパ膜として、酸化シリコン膜２１を窒化シリコン膜２０が露出するまでエッチングする。これにより、酸化シリコン膜２１中に第１ホール（コンタクトホール、貫通孔）Ｃ１ＦＰを形成することができる。この第１ホールＣ１ＦＰは、例えば、ゲート電極Ｇのドレイン領域側のサイドウォールスペーサ（ＳＷ１、ＳＷ２）の上方に形成される。この後、フォトレジスト膜Ｒ１を除去する。
次いで、図１９に示すように、ソースプラグＰ１Ｓ、ドレインプラグＰ１ＤおよびゲートプラグＰ１Ｇの形成予定領域を開口したフォトレジスト膜Ｒ２をエッチングマスクとして用いて、酸化シリコン膜２１および窒化シリコン膜２０をドライエッチングする。なお、上記第１ホールＣ１ＦＰは、フォトレジスト膜Ｒ２により埋め込まれている。この際、窒化シリコン膜２０をエッチングストッパ膜として、酸化シリコン膜２１をエッチングした後、コンタクトホールの底部に残存する窒化シリコン膜２０をエッチングすることで、制御性良くコンタクトホールＣ１（貫通孔、第２ホール）を形成することができる。この後、フォトレジスト膜Ｒ２を除去する。
次いで、図２０に示すように、第１ホールＣ１ＦＰおよびコンタクトホールＣ１の内部にタングステン（Ｗ）膜を主体とする導電性膜を埋め込むことにより、プラグ（Ｐ１ＦＰ、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する。
例えば、第１ホールＣ１ＦＰおよびコンタクトホールＣ１の内部を含む酸化シリコン膜２１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋めるように形成する。次いで、酸化シリコン膜２１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ（Ｐ１ＦＰ、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成することができる。
ここで、ドレインプラグＰ１Ｄは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、Ｙ方向に所定の間隔を置いて配置されている（図２２参照）。また、ソースプラグＰ１Ｓは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、Ｘ方向およびＹ方向に所定の間隔をおいて複数配置されている。また、ここでは、ソースプラグＰ１Ｓは、３列に配置され、ソースプラグＰ１Ｓの列は、Ｙ方向に延在している。また、プラグＰ１ＦＰは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、ゲート電極Ｇのドレイン領域側において、ゲート電極Ｇに沿って（Ｙ方向に）所定の間隔を置いて配置されている。また、ゲートプラグＰ１Ｇは、図２０の断面図には現れないが、Ｙ方向に延在するゲート電極Ｇの端部上に配置される（図２２参照）。
次いで、図２１および図２２に示すように、プラグ（Ｐ１ＦＰ、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜（２０、２１）上に配線（第１層配線）Ｍ１を形成する。配線Ｍ１は、プラグ（Ｐ１ＦＰ、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜（２０、２１）上に導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成する。例えば、窒化チタン膜などのバリア膜、タングステン膜などの主導体膜および窒化チタン膜などのバリア膜を順次堆積し、積層膜を形成した後、この積層膜をパターニングする。なお、主導体膜として、アルミニウム（Ａｌ）膜を用いてもよい。
図２１および図２２に示すように、ドレイン配線Ｍ１Ｄは、ドレインプラグＰ１Ｄを介してｎ＋型ドレイン領域１４と電気的に接続する。このドレイン配線Ｍ１Ｄは、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）において、隣り合うゲート電極Ｇの間の領域に形成されてＹ方向に延在している。
ソース配線（ソース用配線）Ｍ１Ｓは、ソースプラグＰ１Ｓを介してｎ＋型ソース領域１５およびｐ＋型半導体領域１６の両者と電気的に接続する。このソース配線Ｍ１Ｓは、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）において、隣り合うゲート電極Ｇの他の間の領域に形成され、主としてＹ方向に延在する。但し、このソース配線Ｍ１Ｓのドレイン領域側の端部においては、実施の形態１と同様にフィールドプレート部ＦＰが配置されている。このフィールドプレート部ＦＰがＹ方向に所定の間隔を置いて配置されている。また、フィールドプレート部ＦＰ間が、切り欠き部Ｎとなる。
さらに、本実施の形態においては、フィールドプレート部ＦＰは、プラグＰ１ＦＰ上に配置される。言い換えれば、プラグＰ１ＦＰ上に張り出すようにフィールドプレート部ＦＰが配置され、プラグＰ１ＦＰ間には、切り欠き部Ｎが配置される。
なお、ゲート配線（ゲート用配線）Ｍ１Ｇは、図２１の断面図には現れないが、ゲートプラグＰ１Ｇを介してゲート電極Ｇと電気的に接続する（図２２参照）。
このように、本実施の形態においては、フィールドプレート部ＦＰの下部にプラグＰ１ＦＰを設けたので、実施の形態１の場合と比較し、さらに、ゲート電極とドレイン領域との容量（Ｃｇｄ）を低減することができる。これにより、本実施の形態のＬＤＭＯＳ（半導体装置）を用いたアンプにおいて、アンプの線形性を向上させることができる。また、ゲート電極とドレイン領域との容量（Ｃｇｄ）およびゲート電極とソース領域との容量（Ｃｇｓ）のバランス調整を図ることができる。
この後、図示は省略するが、実施の形態１と同様に、絶縁膜２４、ドレインプラグＰ２Ｄおよびドレイン配線Ｍ２Ｄを形成する。さらに、絶縁膜２７、ドレインプラグＰ３Ｄおよびドレイン配線Ｍ３Ｄを形成する。次いで、ドレイン配線Ｍ３Ｄ上に保護膜２９を形成し、基板１の裏面にソース裏面電極ＳＥを形成する（図１２参照）。
上記実施の形態においては、すべてのフィールドプレート部ＦＰの下部にプラグＰ１ＦＰを設けた。即ち、フィールドプレート部ＦＰとプラグＰ１ＦＰとを１：１の割合で形成したが、他の割合でプラグＰ１ＦＰを配置してもよい。
図２３は、本実施の形態の半導体装置の他の構成を示す要部平面図である。図２３に示すように、Ｙ方向に並ぶ複数のフィールドプレート部ＦＰについて、１つ置きにプラグＰ１ＦＰが配置されている。言い換えれば、フィールドプレート部ＦＰとプラグＰ１ＦＰとを２：１の割合で配置している。
このように、フィールドプレート部ＦＰの下部に必ずプラグＰ１ＦＰを配置する必要はなく、プラグＰ１ＦＰの配置割合を調整することで、ゲート電極とドレイン領域との容量（Ｃｇｄ）およびゲート電極とソース領域との容量（Ｃｇｓ）のバランス調整を容易に図ることができる。
図２４は、本実施の形態の半導体装置の他の構成を示す要部断面図である。また、図２４に示すように、プラグＰ１ＦＰの深さ、即ち、上記第１ホールＣ１ＦＰの深さを図１８の場合より、浅くすることで、ゲート電極とドレイン領域との容量（Ｃｇｄ）およびゲート電極とソース領域との容量（Ｃｇｓ）のバランス調整を図ってもよい。この場合、プラグＰ１ＦＰの底部（第１ホールＣ１ＦＰの底部）には、酸化シリコン膜２１が位置する。
（実施の形態３）
本実施の形態においては、フィールドプレート部ＦＰの下部のプラグＰ１ＦＰおよびドレインプラグＰ１Ｄのレイアウトについて説明する。
図２５〜図２７は、本実施の形態の半導体装置の第１の構成を示す要部平面図または要部断面図である。図２８〜図３０は、本実施の形態の半導体装置の第２の構成を示す要部平面図または要部断面図である。
<第１の構成>
［構造説明］
図２５に示すように、本実施の形態の第１の構成においては、フィールドプレート部ＦＰの下部にプラグＰ１ＦＰが配置されている。図２５に示す形態においては、プラグＰ１ＦＰとドレインプラグＰ１Ｄとが対向するように配置されている（対向配置）。言い換えれば、プラグＰ１ＦＰとドレインプラグＰ１ＤとのＹ方向の位置が同じであり、これらがＸ方向に並んで配置されている。ドレインプラグＰ１Ｄのレイアウト以外の構成は実施の形態２と同様であるためその詳細な説明を省略する。例えば、図２５のＢ−Ｂ断面は、図２６に示すとおりであり、実施の形態２の図２１と同様である。また、図２５のＡ−Ａ断面は、図２７に示すとおりである。
［製法説明］
また、本実施の形態の第１の構成においては、ドレインプラグＰ１Ｄのレイアウト以外の構成は実施の形態２と同様であるため、本実施の形態の第１の構成の半導体装置は、実施の形態２で説明した製造工程と同様の工程で形成することができる。
<第２の構成>
［構造説明］
図２８に示すように、本実施の形態の第２の構成においては、フィールドプレート部ＦＰの下部にプラグＰ１ＦＰが配置されている。図２８に示す形態においては、プラグＰ１ＦＰとドレインプラグＰ１ＤとのＹ方向の位置が重ならないようにずれて配置されている。具体的には、ここでは、４つのプラグＰ１ＦＰを頂角として規定される略四角形の対角線の交点にドレインプラグＰ１Ｄが配置されている（図２８の矢印部参照、対角配置）。ドレインプラグＰ１Ｄのレイアウト以外の構成は実施の形態２と同様であるためその詳細な説明を省略する。例えば、図２８のＢ−Ｂ断面は、図２９に示すとおりであり、図２８のＡ−Ａ断面は、図３０に示すとおりである。
［製法説明］
また、本実施の形態の第２の構成においては、ドレインプラグＰ１Ｄのレイアウト以外の構成は実施の形態２と同様であるため、本実施の形態の第２の構成の半導体装置は、実施の形態２で説明した製造工程と同様の工程で形成することができる。
このように、本実施の形態においては、プラグＰ１ＦＰとドレインプラグＰ１Ｄとの間の容量（プラグ間容量）を調整することができる。即ち、図２５等に示す第１の構成においては、プラグＰ１ＦＰとドレインプラグＰ１Ｄとが対向するように配置されているため、これらの間の容量を最大とすることができる。また、図２８等に示す第２の構成においては、プラグＰ１ＦＰとドレインプラグＰ１Ｄとがずれて配置されているため、これらの間の容量を最小とすることができる。
このように、プラグＰ１ＦＰとドレインプラグＰ１Ｄのレイアウトを調整することにより、プラグＰ１ＦＰとドレインプラグＰ１Ｄとの間の容量（プラグ間容量）を調整することができる。これにより、ゲート電極とドレイン領域との容量（Ｃｇｄ）およびゲート電極とソース領域との容量（Ｃｇｓ）のバランスのさらなる調整を図ることができる。
（実施の形態４）
実施の形態１においては、エピタキシャル層２および基板１中にｐ型多結晶シリコン膜からなるｐ型埋め込み層（シンカー（Sinker）、ｐ型半導体層）３を形成したが、さらに寄生抵抗の小さい埋め込み層ＴＳＶを形成してもよい。
図３１〜図３３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
［構造説明］
本実施の形態の半導体装置の製造工程を示す図のうちの最終工程を示す図である図３３に示すように、本実施の形態においては、エピタキシャル層２および基板１中に金属膜よりなる埋め込み層ＴＳＶ（貫通電極、ＴＳＶ：Through-Silicon Via）を有する。
この埋め込み層ＴＳＶは、ゲート電極Ｇの一方の側に位置する領域（図３３のゲート電極Ｇの例えば左側）に形成され、その上部にはソースプラグＰ１Ｓが配置される。このソースプラグＰ１Ｓは、実施の形態１と同様に、例えば、四角柱状であり、Ｘ方向およびＹ方向に所定の間隔を置いてアレイ状に配置されている（図２参照）。
なお、本実施の形態の半導体装置の構成において、埋め込み層（半導体基板中に埋め込まれた金属膜）ＴＳＶ以外の構成は、実施の形態１と同様であるためその詳細な説明を省略する。
［製法説明］
次いで、図３１〜図３３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
まず、実施の形態１と同様に、基板１上にエピタキシャル層（半導体層）２を形成した後、埋め込み層ＴＳＶを形成する。
例えば、図３１に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２の一部をエッチングして、基板１に達する溝を形成する。次いで、この溝の内部を含むエピタキシャル層２上にバリアメタル膜（図示せず）として、例えば、タンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリアメタル膜上にシード膜（図示せず）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次いで、エピタキシャル層２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。なお、埋め込み層ＴＳＶ上に、銅の拡散防止用のバリア膜（図示せず）として、例えば、窒化シリコン膜を形成してもよい。
次いで、実施の形態１と同様に素子分離領域およびＬＤＭＯＳを形成する。その後、窒化シリコン膜２０と酸化シリコン膜２１の積層膜、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）および配線（第１層配線）Ｍ１を形成する（図３２）。そして、さらに、実施の形態１と同様に、絶縁膜２４、ドレインプラグＰ２Ｄおよびドレイン配線Ｍ２Ｄを形成する。さらに、絶縁膜２７、ドレインプラグＰ３Ｄおよびドレイン配線Ｍ３Ｄを形成する。次いで、ドレイン配線Ｍ３Ｄ上に保護膜２９を形成する（図１２参照）。なお、図３３においては、配線（第１層配線）Ｍ１上の層として絶縁膜ＩＬを表示し、他の層（プラグや配線）の表示を省略してある。
この後、図３３に示すように、基板１の裏面側を埋め込み層ＴＳＶが露出するまでＣＭＰ法などにより研磨し、基板１を薄膜化する。なお、この後、基板１の裏面側にソース裏面電極（ＳＥ）を形成してもよい。
このように、本実施の形態においては、多結晶シリコン膜からなるｐ型埋め込み層３に代えて、金属膜よりなる埋め込み層ＴＳＶを形成したので、埋め込み層の抵抗を小さくすることができる。よって、基板１の裏面電位（ＧＮＤ）をソースプラグＰ１Ｓに効果的に伝えることができ、ソースプラグＰ１Ｓやソース配線Ｍ１Ｓ（フィールドプレート部ＦＰ）を安定的に接地電位（ＧＮＤ）に固定することができる。
なお、上記形態においては、埋め込み層ＴＳＶを形成した後、ＬＤＭＯＳを形成したが、ＬＤＭＯＳを形成した後、埋め込み層ＴＳＶを形成してもよい。図３４は、本実施の形態の半導体装置の他の構成を示す要部断面図である。図３４においては、窒化シリコン膜２０と酸化シリコン膜２１との積層膜、エピタキシャル層（半導体層）２および基板１を貫通する埋め込み層ＴＳＶが形成されている。
例えば、実施の形態１の図５に示すＬＤＭＯＳ上に、実施の形態１と同様に、金属シリサイド層１７を形成した後、基板１上に窒化シリコン膜２０とその上の酸化シリコン膜２１の積層膜などからなる絶縁膜（層間絶縁膜）を形成し、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。
次いで、ソース領域において、窒化シリコン膜２０と酸化シリコン膜２１との積層膜、およびエピタキシャル層（半導体層）２を貫通し、基板１に達する溝を形成する。次いで、この溝の内部を含む酸化シリコン膜２１上にバリアメタル膜（図示せず）として、例えば、タンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリアメタル膜上にシード膜（図示せず）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次いで、酸化シリコン膜２１上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このようにして、埋め込み層ＴＳＶを形成してもよい。
この後、実施の形態１と同様に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、絶縁膜（２０、２１）にコンタクトホール（貫通孔）を形成する。次いで、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とする導電性膜を埋め込むことにより、プラグ（Ｐ１Ｄ、Ｐ１Ｇ）を形成する。そして、さらに、実施の形態１と同様に、配線（第１層配線）Ｍ１、絶縁膜２４、ドレインプラグＰ２Ｄおよびドレイン配線Ｍ２Ｄを形成する。さらに、絶縁膜２７、ドレインプラグＰ３Ｄおよびドレイン配線Ｍ３Ｄを形成する。次いで、ドレイン配線Ｍ３Ｄ上に保護膜２９を形成する（図１２参照）。なお、図３４においては、配線（第１層配線）Ｍ１上の層として絶縁膜ＩＬを表示し、他の層（プラグや配線）の表示を省略してある。
この後、基板１の裏面側を埋め込み層ＴＳＶが露出するまでＣＭＰ法などにより研磨し、基板１を薄膜化する（図３４）。なお、この後、基板１の裏面側にソース裏面電極（ＳＥ）を形成してもよい。
図３４に示す構成においても、埋め込み層ＴＳＶにより、基板１の裏面電位（ＧＮＤ）をソース配線Ｍ１Ｓに効果的に伝えることができ、ソース配線Ｍ１Ｓ（フィールドプレート部ＦＰ）を安定的に接地電位（ＧＮＤ）に固定することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態４の埋め込み層ＴＳＶを有する構成と実施の形態２のフィールドプレート部ＦＰの下部にプラグＰ１ＦＰを有する構成とを組み合わせてもよい。また、実施の形態１の構成に、実施の形態３のドレインプラグＰ１Ｄのレイアウトを適用してもよい。また、上記実施の形態においては、平面図において、フィールドプレート部ＦＰやプラグを略四角形状で示したが、実デバイスにおいては、その角部がラウンド化することがある。
１ 半導体基板（基板）
２ エピタキシャル層
３ ｐ型埋め込み層
７ ｐ型ウエル
８ ゲート絶縁膜
１０ ｎ−型ドレイン領域
１１ ｎ−型ソース領域
１２ ｐ型ハロー領域
１３ ｎ−型ドレイン領域
１４ ｎ＋型ドレイン領域
１５ ｎ＋型ソース領域
１６ ｐ＋型半導体領域
１７ 金属シリサイド層
２０ 窒化シリコン膜
２１ 酸化シリコン膜
２４ 絶縁膜
２７ 絶縁膜
２９ 保護膜
Ｃ１ コンタクトホール
Ｃ１ＦＰ 第１ホール
ＦＰ フィールドプレート部
Ｇ ゲート電極
ＩＬ 絶縁膜
Ｍ１ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｇ ゲート配線
Ｍ１Ｓ ソース配線
Ｍ２Ｄ ドレイン配線
Ｍ３Ｄ ドレイン配線
Ｎ 切り欠き部
Ｐ１Ｄ ドレインプラグ
Ｐ１ＦＰ プラグ
Ｐ１Ｇ ゲートプラグ
Ｐ１Ｓ ソースプラグ
Ｐ２Ｄ ドレインプラグ
Ｐ３Ｄ ドレインプラグ
Ｒ１ フォトレジスト膜
Ｒ２ フォトレジスト膜
ＳＥ ソース裏面電極
ＳＷ１ サイドウォールスペーサ
ＳＷ２ サイドウォールスペーサ
ＴＳＶ 埋め込み層
ＵＣ 領域

Claims (17)

  1. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板の上方に第１絶縁膜を介して配置され、前記ソース領域と電気的に接続される第１電極部と、を有し、
    前記第１電極部は、
    （ｂ１）前記第１方向と交差する第２方向において、前記ゲート電極の上方を超えて前記ドレイン領域側の上方まで延在し、
    （ｂ２）前記第１方向において非連続に形成されている半導体装置。
  2. 前記第１電極部の下部において、前記第１絶縁膜中に、前記第１電極部と電気的に接続される第１コンタクト部を有する請求項１記載の半導体装置。
  3. 前記第１コンタクト部は、前記ゲート電極の他方の側に配置されたサイドウォール上に配置されている請求項２記載の半導体装置。
  4. 前記第１絶縁膜は、第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有し、
    前記第１コンタクト部の下部には、前記第２絶縁膜が配置されている請求項２記載の半導体装置。
  5. （ｃ）前記半導体基板上の前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｄ）前記ソースコンタクト部上に配置されるソース配線と、
    を有し、
    前記第１電極部は、前記ソース配線の一部である請求項１記載の半導体装置。
  6. （ｅ）前記半導体基板中の導電性部と、
    （ｆ）前記半導体基板の前記第１面と逆側の第２面上に配置されたソース電極とを有し、
    前記ソース領域は、前記半導体基板中の前記導電性部を介して、前記ソース電極と電気的に接続されている請求項２記載の半導体装置。
  7. 前記導電性部は、前記半導体基板中に埋め込まれたシリコン膜よりなる請求項６記載の半導体装置。
  8. 前記導電性部は、前記半導体基板中に埋め込まれた金属膜よりなる請求項６記載の半導体装置。
  9. 前記第１電極部の下部において、前記第１絶縁膜中に、前記第１電極部と電気的に接続される第１コンタクト部と、
    （ｃ）前記半導体基板上の前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    を有し、
    前記第１コンタクト部が配置される第１コンタクトホールと、前記ソースコンタクト部が配置される第２コンタクトホールとは、異なる工程で形成される請求項１記載の半導体装置。
  10. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板上の前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｃ）前記ソースコンタクト部上に配置されるソース配線と、
    を有し、
    前記ソース配線は、
    （ｃ１）前記ゲート電極の側の端部において、前記ゲート電極の上方を超えて前記ドレイン領域側の上方まで延在する突出部と、
    （ｃ２）切り欠き部と、を有する半導体装置。
  11. 前記突出部および前記切り欠き部を複数有し、
    複数の前記突出部のうち、第１突出部と第２突出部との間に、第１切り欠き部が配置される請求項１０記載の半導体装置。
  12. 前記第１突出部および前記第２突出部の下部において、それぞれ第１絶縁膜中に、前記ソース配線と電気的に接続される第１コンタクト部および第２コンタクト部を有する請求項１１記載の半導体装置。
  13. （ｄ）前記半導体基板上の前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部を有する請求項１２記載の半導体装置。
  14. 前記ドレインコンタクト部および前記第１コンタクト部は、前記第１方向と交差する第２方向に並んで配置されている請求項１３記載の半導体装置。
  15. 前記ドレインコンタクト部は、前記第１方向において、前記第１コンタクト部および前記第２コンタクト部の間に配置されている請求項１３記載の半導体装置。
  16. 前記第１突出部の下部において、第１絶縁膜中に、前記ソース配線と電気的に接続される第１コンタクト部を有するが、
    前記第２突出部の下部においては、前記第１絶縁膜中に、前記ソース配線と電気的に接続される第２コンタクト部を有していない請求項１１記載の半導体装置。
  17. 前記突出部および前記切り欠き部を複数有し、
    複数の前記突出部において、その下部の第１絶縁膜中に、前記ソース配線と電気的に接続されるコンタクト部を１つ置きに配置した請求項１０記載の半導体装置。
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