JP2014229838A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ゲートリセスや開口部の底面の端部が中央部よりも深く形成されることのない、耐圧が高く、信頼性の高い半導体装置を提供する。【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、前記ゲートトレンチに形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、前記ゲートトレンチにおける底面の中央部は、ｃ面であり、前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されている半導体装置により上記課題を解決する。【選択図】 図４

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
ところで、高出力・高効率増幅器、スイッチングデバイス等においては、特性としてノーマリーオフであることが求められている。また、ノーマリーオフは安全動作の観点からも重要である。しかしながら、ＧａＮを用いたＨＥＭＴにおいては、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において発生した２ＤＥＧ（Two-Dimensional Electron Gas）における電子の密度が極めて高く、ノーマリーオフにすることが困難とされている。このため、ＧａＮを用いたＨＥＭＴにおいて、ノーマリーオフにするための様々な方法が検討されている。
ＨＥＭＴをノーマリーオフにする方法の一つとしては、ゲートリセスを形成する方法がある。具体的には、ゲート電極直下における電子供給層に、リセスを形成することにより、ゲート電極直下の領域における２ＤＥＧを消失させて、ノーマリーオフにする方法である。
また、窒化物半導体を用いた半導体装置としては、積層された窒化物半導体層にＵ字状の開口部を形成し、この開口部に酸化膜を形成した構造のいわゆるＵＭＯＳ（U Metal Oxide Semiconductor）構造のトランジスタがある。
特開２００２−３５９２５６号公報 特開２０１２−１２４４４２号公報 特開２０１０−６２３８１号公報
ところで、ゲートリセスが形成されているＨＥＭＴにおいて、ゲートリセスを形成する場合、一般的にドライエッチングにより窒化物半導体層の一部を除去することにより形成する。図１には、ドライエッチングによりゲートリセスが形成されたＨＥＭＴを示す。このＨＥＭＴは、基板８１１の上に、ＧａＮにより電子走行層８２１、ＡｌＧａＮにより電子供給層８２２、ｎ−ＧａＮによりキャップ層８２３が、この順で積層して形成されている。また、ゲート電極８４１が形成される領域の直下においては、キャップ層８２３及び電子供給層８２２の一部をドライエッチングにより除去することにより、ゲートリセス８５０が形成されている。ゲート電極８４１は、このように形成されたゲートリセス８５０の内側における壁面及び底面において、ゲート絶縁膜となる絶縁層８３１を介して形成されている。尚、ソース電極８４２及びドレイン電極８４３は、電子供給層８２２に接して形成されている。
このような構造のＨＥＭＴでは、ゲート電極８４１の直下においては、ゲートリセス８５０が形成されているため、電子供給層８２２の厚さが薄くなっている。よって、電子走行層８２１における電子走行層８２１と電子供給層８２２との界面近傍には、２ＤＥＧ８２１ａが生成されるが、ゲート電極８４１の直下においては、電子供給層８２２の厚さが薄くなっているため、２ＤＥＧ８２１ａが消失している。これにより、ＨＥＭＴをノーマリーオフにすることができる。
ところで、このような構造のＨＥＭＴにおいては、ゲートリセス８５０をドライエッチングにより形成した場合、ゲートリセス８５０の底面の端部８５０ａが、底面の他の部分、例えば、底面の中央部８５０ｂ等よりも多く除去されてしまう。即ち、ゲートリセス８５０の底面の端部８５０ａが、底面の他の部分、例えば、底面の中央部８５０ｂ等よりも深く形成されてしまう。このような現象は、窒化物半導体において、ゲートリセスをドライエッチングにより形成する際に生じる特有の問題である。このように、ゲートリセス８５０の底面の端部８５０ａが、底面の中央部８５０ｂ等よりも深く形成されると、電圧を印加した場合に、ゲートリセス８５０の底面の端部８５０ａに電界が集中する。これにより、ゲートリセス８５０の底面の端部８５０ａより破壊が生じ、信頼性の低下を招く。
また、ＵＭＯＳ構造のトランジスタにおいて開口部を形成する場合にも、一般的にドライエッチングにより窒化物半導体層の一部を除去することにより形成する。図２に、ドライエッチングにより開口部が形成されているＵＭＯＳ構造のトランジスタを示す。このＵＭＯＳ構造のトランジスタは、ｎ−ＧａＮにより形成された基板９１１の表面の上に、ｎ−ＧａＮ層９２１、ｐ−ＧａＮ層９２２、ｎ−ＧａＮ層９２３が、この順で積層して形成されている。ゲート電極９４１が形成される領域の直下においては、ｎ−ＧａＮ層９２３、ｐ−ＧａＮ層９２２、ｎ−ＧａＮ層９２１の一部をドライエッチングにより除去することにより、ゲートトレンチ９５０が形成されている。ゲート電極９４１は、このように形成されたゲートトレンチ９５０の内側における壁面及び底面において、ゲート絶縁膜となる絶縁層９３１を介して形成されている。尚、ソース電極９４２は、ｎ−ＧａＮ層９２３に接して形成されており、ドレイン電極９４３は、基板９１１の裏面に形成されている。従って、このＵＭＯＳ構造のトランジスタが動作する際には、電流は、電流は基板９１１に対し縦方向に流れる。
このような構造のＵＭＯＳ構造のトランジスタにおいて、ゲートトレンチ９５０をドライエッチングにより形成した場合、ゲートトレンチ９５０の底面の端部９５０ａが、底面の他の部分、例えば、底面の中央部９５０ｂ等よりも多く除去されてしまう。即ち、ゲートトレンチ９５０の底面の端部９５０ａが、底面の他の部分、例えば、底面の中央部９５０ｂ等よりも深く形成されてしまう。このような現象は、前述したゲートリセスの場合と同様に、窒化物半導体において、開口部をドライエッチングにより形成する際に生じる特有の問題である。このように、ゲートトレンチ９５０の底面の端部９５０ａが、底面の中央部９５０ｂ等よりも深く形成されると、電圧を印加した場合に、ゲートトレンチ９５０の底面の端部９５０ａにおいて電界が集中する。これにより、ゲートトレンチ９５０の底面の端部９５０ａより破壊が生じ、信頼性の低下を招く。
このため、ＧａＮ等の窒化物半導体を用いた半導体装置において、ゲートリセスや開口部の底面の端部が中央部よりも深く形成されることのない、耐圧が高く、信頼性の高い半導体装置及び半導体装置の製造方法が求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、前記ゲートトレンチに形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、前記ゲートトレンチにおける底面の中央部は、ｃ面であり、前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する基板の一方の面の上に、窒化物半導体により形成された第１の導電型の第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の導電型の第２の半導体層と、前記第２の半導体層の上に、窒化物半導体により形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、前記ゲートトレンチに形成された絶縁層と、前記ゲートトレンチにおける前記絶縁層の上に形成されたゲート電極と、前記第３の半導体層の上に形成されたソース電極と、前記基板の他方の面の上に形成されたドレイン電極と、を有し、前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、前記ゲートトレンチにおける底面の中央部は、ｃ面であり、前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体により第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエッチングにより形成する工程と、前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、前記ゲートトレンチに、ゲート電極を形成する工程と、前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する基板の一方の面の上に、窒化物半導体により第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の導電型の第２の半導体層を形成し、前記第２の半導体層の上に、窒化物半導体により第１の導電型の第３の半導体層を形成する工程と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエチングにより形成する工程と、前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、前記ゲートトレンチに、絶縁層を形成する工程と、前記ゲートトレンチに形成された前記絶縁層の上、ゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記基板の他方の面にドレイン電極を形成する工程と、を有することを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、ＧａＮ等の窒化物半導体を用いた半導体装置において、耐圧を向上させるとともに、信頼性を向上させることができる。
ゲートリセスが形成されているＨＥＭＴの説明図 ＵＭＯＳ構造のトランジスタの説明図 第１の実施の形態における半導体装置の上面図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態におけるゲートリセスの形成方法の説明図 ＧａＮにおけるウェットエッチングの説明図 第１の実施の形態における半導体装置の製造工程を説明する上面図（１） 第１の実施の形態における半導体装置の製造工程を説明する上面図（２） 第１の実施の形態における半導体装置の製造工程を説明する上面図（３） 第２の実施の形態における半導体装置の上面図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態におけるゲートリセスの形成方法の説明図 第２の実施の形態における半導体装置の製造工程を説明する上面図（１） 第２の実施の形態における半導体装置の製造工程を説明する上面図（２） 第２の実施の形態における半導体装置の製造工程を説明する上面図（３） 第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置であるＨＥＭＴについて、図３及び図４に基づき説明する。尚、図３は本実施の形態における半導体装置の上面図であり、図４は、図３における一点鎖線３Ａ−３Ｂにおいて切断した断面図である。本実施の形態においては、複数のＨＥＭＴを同一基板上に形成したものについて説明するが、形成されるＨＥＭＴは１つであってもよい。
本実施の形態における半導体装置は、基板１１上に、窒化物半導体により、初期成長層１２、バッファ層１３、電子走行層２１、電子供給層２２、キャップ層２３が、この順で積層形成されている。また、ゲート電極４１が形成される領域のキャップ層２３及び電子供給層２２の一部をドライエッチングにより除去することにより、ゲートトレンチ５０が形成されている。ゲート電極４１は、このように形成されたゲートトレンチ５０の内側における壁面及び底面において、ゲート絶縁膜となる絶縁層３１を介して形成されている。即ち、ゲートトレンチ５０の内側における壁面及び底面には、絶縁層３１が形成されており、ゲート電極４１は、絶縁層３１の上に形成されている。尚、ソース電極４２及びドレイン電極４３は、電子供給層２２に接して形成されている。また、図３に示すように、複数のＨＥＭＴが形成されている場合には、各々のＨＥＭＴのゲート電極４１はゲートバスライン６１に接続される。また、ソース電極４２はブリッジ部６２ａを介しソースバスライン６２に接続され、ドレイン電極４３はドレインバスライン６３に接続される。
本実施の形態における半導体装置では、ゲート電極４１の直下においては、ゲートトレンチ５０が形成されているため、ゲートトレンチ５０が形成されている領域における電子供給層２２の厚さが薄くなっている。よって、電子走行層２１における電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成されるが、ゲート電極４１の直下においては、電子供給層２２の厚さが薄くなっているため、２ＤＥＧ２１ａが消失している。これにより、本実施の形態における半導体装置は、ノーマリーオフとなる。
また、本実施の形態における半導体装置では、ゲートトレンチ５０は、ゲートトレンチ５０の底面の端部５０ａが、底面の他の部分、例えば、底面の中央部５０ｂよりも浅く形成されている。これにより、ゲートトレンチ５０の底面の端部５０ａにおいて電界が集中することが抑制されるため、半導体装置の耐圧を向上させ、信頼性を高めることができる。尚、このように形成されるゲートトレンチ５０の底面の中央部５０ｂはｃ面（０００１）となっており、ゲートトレンチ５０の壁面５０ｃはａ面（１１−２０）となっている。
尚、上記においては、電子走行層２１にＧａＮを用い、電子供給層２２にＡｌＧａＮを用いたＭＩＳ（metal insulator semiconductor）構造のＨＥＭＴについて説明した。しかしながら、本実施の形態における半導体装置は、電子走行層２１にＧａＮを用い、電子供給層２２にＩｎＡｌＮを用いたＨＥＭＴであってもよく、絶縁層３１が形成されていないショットキー型のＨＥＭＴであってもよい。また、本願においては、ｎ型を第１の導電型と、ｐ型を第２の導電型と記載する場合がある。
（半導体装置の製造方法）
次に、第１の実施の形態における半導体装置の製造方法について、図５から図８に基づき説明する。
最初に、図５（ａ）に示すように、基板１１上に、初期成長層１２、バッファ層１３、電子走行層２１、電子供給層２２及びキャップ層２３からなる窒化物半導体層をエピタキシャル成長により形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には２ＤＥＧ２１ａが生成される。窒化物半導体層をエピタキシャル成長により形成する際には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法が用いられる。尚、本実施の形態においては、このように形成された窒化物半導体層の表面は、ｃ面（０００１）となっている。また、これらの窒化物半導体層は、ＭＯＣＶＤに代えて、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により形成してもよい。
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態では、基板１１には、Ｓｉ基板が用いられている。初期成長層１２は、膜厚が約１００ｎｍのＡｌＮにより形成されており、バッファ層１３は、膜厚が約１００ｎｍのＡｌＧａＮにより形成されている。
電子走行層２１は、膜厚が約１μｍのｉ−ＧａＮにより形成されている。
電子供給層２２は、膜厚が約３０ｎｍのＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層２２は、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。本実施の形態においては、電子供給層２２は、ｎ−ＡｌＧａＮにより形成されている。
キャップ層２３は、膜厚が約５ｎｍのｎ−ＧａＮにより形成されている。
これら窒化物半導体層をＭＯＣＶＤにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。また、これらの窒化物半導体層を形成する際に、反応炉内に供給されるアンモニアガスは、１００〜１００００ｓｃｃｍの流量であり、窒化物半導体層を形成する際の成長圧力、即ち、反応炉内の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒである。
具体的には、初期成長層１２は、原料ガスとしてＴＭＡとＮＨ３の混合ガスを用いて、基板温度１０００℃〜１３００℃の条件で、ＡｌＮを成長させることにより形成する。
バッファ層１３は、原料ガスとしてＴＭＧとＴＭＡとＮＨ３の混合ガスを用いて、基板温度９００℃〜１３００℃の条件で、ＡｌＧａＮを成長させることにより形成する。尚、反応炉内に供給されるＴＭＧとＴＭＡの流量比を調整することにより、所望の組成比のＡｌＧａＮを成長させることができる。
電子走行層２１は、原料ガスとしてＴＭＧとＮＨ３の混合ガスを用いて、基板温度９００℃〜１１００℃の条件で、ＧａＮを成長させることにより形成する。
電子供給層２２は、原料ガスとしてＴＭＧとＴＭＡとＮＨ３の混合ガスを用いて、基板温度９００℃〜１３００℃の条件で、ｎ−ＡｌＧａＮを成長させることにより形成する。電子供給層２２には、ｎ型となる不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにドープされている。Ｓｉの原料ガスとしては、ＳｉＨ４等が用いられる。尚、反応炉内に供給されるＴＭＧとＴＭＡの流量比を調整することにより、所望の組成比のｎ−ＡｌＧａＮを成長させることができる。
キャップ層２３は、原料ガスとしてＴＭＧとＮＨ３の混合ガスを用いて、基板温度９００℃〜１１００℃の条件で、ｎ−ＧａＮを成長させることにより形成する。キャップ層２３には、ｎ型となる不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにドープされている。Ｓｉの原料ガスとしては、ＳｉＨ４等が用いられる。
次に、図５（ｂ）に示すように、キャップ層２３の上に、ハードマスク７１を形成する。具体的には、キャップ層２３の上に、ＣＶＤ（Chemical Vapor Deposition）により、厚さが約２００ｎｍのＳｉ３Ｎ４膜を形成する。この後、Ｓｉ３Ｎ４膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンの形成されていない領域におけるＳｉ３Ｎ４膜を除去する。これにより、キャップ層２３の上に、ハードマスク７１が形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。尚、上記においては、Ｓｉ３Ｎ４膜をドライエッチングにより除去する場合について説明したが、エッチング液としてバッファードフッ酸等を用いたウェットエッチングにより、Ｓｉ３Ｎ４膜を除去してもよい。また、ハードマスク７１を形成している材料は、ＣＶＤ、スパッタリング、ＳＯＧ等により形成されたＳｉＯ２であってもよい。このように形成されるハードマスク７１は、電子走行層２１におけるＧａＮのｍ軸＜１−１００＞に沿ったフィンガー状の開口部７１ａを有している。
次に、図５（ｃ）に示すように、ハードマスク７１をマスクとしてＲＩＥ等によるドライエッチングにより、キャップ層２３及び電子供給層２２の一部を除去することにより、第１の開口部７２を形成する。このドライエッチングにおいては、塩素系ガスがエッチングガスとして用いられる。この際、第１の開口部７２における壁面７２ａは、ａ面（１１−２０）または、ａ面（１１−２０）に近い面となるように、基板１１面に対し開口部７２の壁面７２ａが略垂直となるようなエッチングが行われる。上記においては、第１の開口部７２の底面７２ｂが電子供給層２２となる場合について説明した。しかしながら、第１の開口部７２は、第１の開口部７２の底面７２ｂが、キャップ層２３となるように形成されていてもよく、第１の開口部７２の底面７２ｂにおいて、電子供給層２２が完全に除去され電子走行層２１が露出していてもよい。
次に、図６（ａ）に示すように、ハードマスク７１及び第１の開口部７２の底面７２ｂにおいて露出している電子供給層２２等の上に、レジストパターン７３を形成する。このレジストパターン７３は、第１の開口部７２の底面７２ｂの中央部に、開口部７３ａが形成されているものである。具体的には、ハードマスク７１及び第１の開口部７２の底面７２ｂにおいて露出している電子供給層２２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン７３を形成する。
次に、図６（ｂ）に示すように、レジストパターン７３の開口部７３ａにおける電子供給層２２の一部を塩素系のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより除去することにより、第２の開口部７４を形成する。この際、第１の開口部７２の底面７２ｂに対し、第２の開口部７４の底面７４ｂが数ｎｍ程度深くなるように、塩素系のガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより第２の開口部７４を形成する。これにより、第２の開口部７４の壁面７４ａは、第１の開口部７２の底面７２ｂと第２の開口部７４の底面７４ｂとの間に形成される。この後、レジストパターン７３は、有機溶剤等により除去する。
次に、図６（ｃ）に示すように、第１の開口部７２の底面７２ｂにおける電子供給層２２の一部をウェットエッチングにより除去する。このウェットエッチングでは、エッチング液として、高温のＫＯＨ溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液が用いられ、例えば、温度が７５℃で濃度が２ｍｏｌ／ＬのＫＯＨ溶液、温度が７５℃で濃度が２５％のＴＭＡＨ溶液が用いられる。尚、このウェットエッチングに用いられるエッチング液としては、ＫＯＨ溶液またはＴＭＡＨ溶液以外のアルカリ系のエッチング液を用いることも可能である。このように、第１の開口部７２と第２の開口部７４とを加工することにより、ゲートトレンチ５０を形成する。このゲートトレンチ５０は、底面の端部５０ａが基板１１面に対し１０°から３０°の角度の傾斜を有する傾斜面により形成されており、底面の端部５０ａは、底面の中央部５０ｂよりも浅い位置に形成される。また、第２の開口部７４の底面７４ｂはｃ面（１０００）であるため、ウェットエッチングにおいては殆ど除去されることがない。従って、第２の開口部７４の底面７４ｂが、ゲートトレンチ５０における底面の中央部５０ｂとなる。
このウェットエッチングの工程について、図９に基づき、より詳細に説明する。図９（ａ）は、図６（ｂ）に示される状態における要部拡大図である。この状態においては、上述したように、第１の開口部７２の底面７２ｂに第２の開口部７４が形成されている。また、第１の開口部７２及び第２の開口部７４が形成されている領域を除く領域のキャップ層２３の上には、ハードマスク７１が形成されている。第２の開口部７４の底面７４ｂは、第１の開口部７２の底面７２ｂよりも深い位置に形成されており、第２の開口部７４の底面７４ｂと第１の開口部７２の底面７２ｂとの間で段部が形成される。本実施の形態においては、第１の開口部７２の底面７２ｂにおける第２の開口部７４側の端を第１の開口部７２の底面７２ｂの角部７２ｃと記載する。尚、この状態においては、第１の開口部７２の壁面７２ａ及び第２の開口部７４の壁面７４ａはａ面（１１−２０）、またはこれに近いものである。また、第１の開口部７２の底面７２ｂ及び第２の開口部７４の底面７４ｂはｃ面（０００１）、またはこれに近いものである。
図９（ａ）に示す状態より、高温のＫＯＨ溶液またはＴＭＡＨ溶液を用いてウェットエッチングを行うことにより、第１の開口部７２の底面７２ｂの角部７２ｃより徐々にエッチングが進行する。これにより、図９（ｂ）に示すように、基板１１面に対し１０°〜３０°の傾斜面７２ｄが形成される。この際、第１の開口部７２の壁面７２ａは、上にハードマスク７１が形成されているため、殆どエッチングされることはない。
この後、更にウェットエッチングを行うことにより、図９（ｃ）に示すように、第１の開口部７２の底面７２ｂの角部７２ｃを基点として進行したエッチングが更に進行し、傾斜面７２ｄと第２の開口部７４の底面７４ｂとが接続される。これにより、ゲートトレンチ５０が形成される。このゲートトレンチ５０においては、傾斜面７２ｄにより底面の端部５０ａが形成され、第２の開口部７４の底面７４ｄにより底面の中央部５０ｂが形成されている。即ち、第１の開口部７２の底面７２ｂはｃ面（０００１）、またはこれに近いものであり、第２の開口部７４の壁面はａ面（１１−２０）、またはこれに近いものである。よって、図１０に示されるように、第１の開口部７２の底面７２ｂの角部７２ｃにおけるＧａはダングリングボンドを有しており、このようなダングリングボンドを有するＧａは除去されやすいため、この部分よりエッチングが進行してゆく。
次に、図７（ａ）に示すように、ハードマスク７１をウェットエッチングにより除去する。このウェットエッチングにおいては、エッチング液としてフッ酸等が用いられる。尚、図１１は、この状態における上面図であり、図７（ａ）は、図１１における一点鎖線１１Ａ−１１Ｂにおいて切断した断面図である。
次に、図７（ｂ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域のキャップ層２３を除去し、電子供給層２２を露出させる。この際、電子供給層２２の一部を除去してもよい。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングによりレジストパターンが形成されていない領域のキャップ層２３を除去し、電子供給層２２を露出させる。尚、不図示のレジストパターンは有機溶剤等により除去する。
次に、図７（ｃ）に示すように、ゲートトレンチ５０の形成されている領域の電子供給層２２等の上及びキャップ層２３の上に、絶縁膜３１ｔを形成する。具体的には、絶縁膜３１ｔは、ＡＬＤ（Atomic Layer Deposition）により、厚さが約５０ｎｍのＡｌ２Ｏ３を成膜することにより形成する。形成される絶縁膜３１ｔは、酸化物、窒化物であれば、Ａｌ２Ｏ３以外であってもよく、例えば、ＳｉＯ２、ＨｆＯ２、Ｇａ２Ｏ３、Ｓｉ３Ｎ４等から選ばれる１又は２以上の材料により形成された膜であってもよく、更に、これらを積層した膜であってもよい。
次に、図８（ａ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域における絶縁膜３１ｔを除去し、電子供給層２２を露出させる。このように、ソース電極４２及びドレイン電極４３が形成される領域における絶縁膜３１ｔを除去することにより、残存する絶縁膜３１ｔにより絶縁層３１が形成される。具体的には、絶縁膜３１ｔの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の絶縁膜３１ｔをドライエッチングまたはウェットエッチング等により除去することにより、ゲート絶縁膜となる絶縁層３１を形成する。尚、絶縁膜３１ｔがＡｌ２Ｏ３により形成されている場合には、絶縁膜３１ｔを除去する際には、イオンミリング等により除去してもよい。また、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図８（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁層３１及び電子供給層２２の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、Ｔｉ／Ａｌからなる積層金属膜を真空蒸着により成膜する。この際成膜される積層金属膜は、厚さが約１０ｎｍのＴｉ膜と、厚さが約３００ｎｍのＡｌ膜とが積層されたものである。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、７００℃の温度で、ＲＴＡ（Rapid Thermal Anneal）等の熱処理を行う。これにより、ソース電極４２及びドレイン電極４３において、オーミックコンタクトを確立させる。尚、図１２は、この状態における上面図であり、図８（ｂ）は、図１２における一点鎖線１２Ａ−１２Ｂにおいて切断した断面図である。
次に、図８（ｃ）に示すように、ゲート電極４１を形成する。具体的には、絶縁層３１、ソース電極４２及びドレイン電極４３の表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、Ｎｉ／Ａｕからなる積層金属膜を真空蒸着により成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、ゲートトレンチ５０において、残存する積層金属膜によりゲート電極４１が形成される。図１３は、この状態における上面図であり、図８（ｃ）は、図１３における一点鎖線１３Ａ−１３Ｂにおいて切断した断面図である。
この後、不図示の層間絶縁膜を形成し、配線等を形成したものであってもよい。
以上の工程により、本実施の形態における半導体装置を製造することができる。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置であるＵＭＯＳ構造のトランジスタについて、図１４及び図１５に基づき説明する。尚、図１４は本実施の形態における半導体装置の上面図であり、図１５は、図１４における一点鎖線１４Ａ−１４Ｂにおいて切断した断面図である。本実施の形態においては、複数のＵＭＯＳ構造のトランジスタを同一基板上に形成したものについて説明するが、形成されるＵＭＯＳ構造のトランジスタは１つであってもよい。
本実施の形態における半導体装置は、基板１１１の表面、即ち、一方の面の上に、窒化物半導体により、第１の半導体層１２１、第２の半導体層１２２、第３の半導体層１２３が、この順で積層形成されている。尚、基板１１１は、ｎ型基板、例えば、ｎ−ＧａＮ基板である。第１の半導体層１２１は、ｎ型であり、例えば、ｎ−ＧａＮにより形成されており、第２の半導体層１２２は、ｐ型であり、例えば、ｐ−ＧａＮにより形成されており、第３の半導体層１２３は、ｎ型であり、例えば、ｎ−ＧａＮにより形成されている。
また、ゲート電極１４１が形成される領域の第３の半導体層１２３、第２の半導体層１２２、第１の半導体層１２１の一部をドライエッチングにより除去することにより、ゲートトレンチ１５０が形成されている。ゲート電極１４１は、このように形成された、ゲートトレンチ１５０の内側における壁面及び底面において、ゲート絶縁膜となる絶縁層１３１を介して形成されている。即ち、ゲートトレンチ１５０の内側における壁面及び底面には、絶縁層１３１が形成されており、ゲート電極１４１は、絶縁層１３１の上に形成されている。尚、ソース電極１４２は第３の半導体層１２３の上に形成されており、ドレイン電極１４３は、基板１１１の裏面、即ち、一方の面とは反対側の他方の面に形成されている。また、図１４に示すように、複数のＵＭＯＳ構造のトランジスタが形成されている場合には、各々のＵＭＯＳ構造のトランジスタのゲート電極１４１は、ゲートバスライン１６１に接続され、ソース電極１４２はソースバスライン１６２に接続される。
本実施の形態における半導体装置では、ゲートトレンチ１５０は、ゲートトレンチ１５０の底面の端部１５０ａが、底面の他の部分、例えば、底面の中央部１５０ｂよりも浅く形成されている。これにより、ゲートトレンチ１５０の底面の端部１５０ａにおいて電界が集中することが抑制されるため、半導体装置の耐圧を向上させ、信頼性を高めることができる。尚、このように形成されるゲートトレンチ１５０の底面の中央部１５０ｂはｃ面（０００１）となっており、ゲートトレンチ１５０の壁面１５０ｃはａ面（１１−２０）となっている。
本実施の形態における半導体装置をより詳細に説明するため、ソース電極１４２とドレイン電極１４３との間には、ドレイン電極１４３が正となるように、バイアス電圧が定常的に印加されている場合について考える。
この場合において、ゲート電極１４１に電圧が印加されていないオフ状態においては、ゲートトレンチ１５０における底面の端部１５０ａ及び第１の半導体層１２１と第２の半導体層１２２との間のｐｎ接合において電界が集中する。特に、ＵＭＯＳ構造のトランジスタにおいては、ゲートトレンチ１５０における底面の端部１５０ａに電界が集中しやすく、破壊等が生じやすい。本実施の形態における半導体装置においては、ゲートトレンチ１５０において、底面の中央部１５０ｂよりも底面の端部１５０ａの方が浅い位置に形成されているため、電界の集中を緩和させることができ、耐圧を向上させることができる。
また、ゲート電極１４１に電圧が印加されているオン状態においては、ソース電極１４２を基準とした正のバイアスがゲート電極１４１に印加される。この際、ｐ−ＧａＮ等により形成されている第２の半導体層１２２において、絶縁層１３１との界面近傍には反転層が形成されるため、ソース電極１４２とドレイン電極１４３との間が導通する。この際、本実施の形態における半導体装置においては、電流経路となるゲートトレンチ１５０の壁面１５０ｃは、非極性面であるａ面（１１−２０）であるため、ＧａＮによる分極電荷の影響を受けにくく移動度が高い。よって、オン抵抗を低くすることができる。また、ゲートトレンチ１５０の側壁が、特許文献２に示されるように、テーパ状に形成されている場合では、ＧａＮの分極電荷によって、ゲート閾値電圧が変動してしまい、オン抵抗及び流れる電流量にバラツキが生じるため、歩留り等が低下してしまう。しかしながら、本実施の形態における半導体装置においては、ゲートトレンチ１５０の側壁１５０ｃは非極性面であるため、ゲート閾値電圧に及ぼす影響は極めて小さく、半導体装置における歩留りを向上させることができる。
（半導体装置の製造方法）
次に、第２の実施の形態における半導体装置の製造方法について、図１６から図１９に基づき説明する。
最初に、図１６（ａ）に示すように、基板１１１の表面、即ち、一方の面の上に、第１の半導体層１２１、第２の半導体層１２２及び第３の半導体層１２３からなる窒化物半導体層をエピタキシャル成長により形成する。窒化物半導体層をエピタキシャル成長により形成する際には、ＭＯＣＶＤ法が用いられる。尚、本実施の形態においては、このように形成された窒化物半導体層の表面は、ｃ面（０００１）となっている。また、これらの窒化物半導体層は、ＭＯＣＶＤに代えて、ＭＢＥ法により形成してもよい。
基板１１１には、ｎ−Ｇａｎ基板が用いられており、ｎ型となる不純物元素としてＳｉが、約１×１０１９ｃｍ−３のドーピング濃度でドープされている。
第１の半導体層１２１は、膜厚が約１０μｍのｎ−ＧａＮにより形成されており、第２の半導体層１２２は、膜厚が約１μｍのｐ−ＧａＮにより形成されており、第３の半導体層１２３は、膜厚が約１００ｎｍのｎ−ＧａＮにより形成されている。これにより、基板１１１の上には、第１の半導体層１２１であるｎ−Ｇａｎ、第２の半導体層１２２であるｐ−ＧａＮ、第３の半導体層１２３であるｎ−ＧａＮが順に積層されて形成される。
これら窒化物半導体層をＭＯＣＶＤにより成膜する際には、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。また、これらの窒化物半導体層を形成する際に、反応炉内に供給されるアンモニアガスは、１００〜１００００ｓｃｃｍの流量であり、窒化物半導体層を形成する際の成長圧力、即ち、反応炉内の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒである。
具体的には、第１の半導体層１２１は、原料ガスとしてＴＭＧとＮＨ３の混合ガス及びｎ型となる不純物元素を含む原料ガスを用いて、基板温度９００℃〜１１００℃の条件で、ｎ−ＧａＮを成長させることにより形成する。ｎ型となる不純物元素としては、Ｓｉが挙げられ、原料ガスとしてＳｉＨ４等を用いて、Ｓｉのドーピング濃度が、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３、例えば、５×１０１６ｃｍ−３となるようにドープする。
第２の半導体層１２２は、原料ガスとしてＴＭＧとＮＨ３の混合ガス及びｐ型となる不純物元素を含む原料ガスを用いて、基板温度９００℃〜１１００℃の条件で、ｐ−ＧａＮを成長させることにより形成する。ｐ型となる不純物元素としては、Ｍｇが挙げられる。具体的には、原料ガスとしてＣｐ２Ｍｇ（bis-cycropentadienyl magnesium）等を用いて、Ｍｇのドーピング濃度が、５×１０１８ｃｍ−３〜５×１０２９ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにドープする。尚、第２の半導体層１２２を成膜した後は、Ｎ２雰囲気中において、４００℃〜１０００℃の温度で熱処理を行うことにより、ｐ型に活性化させる。
第３の半導体層１２３は、原料ガスとしてＴＭＧとＮＨ３の混合ガス及びｎ型となる不純物元素を含む原料ガスを用いて、基板温度９００℃〜１１００℃の条件で、ｎ−ＧａＮを成長させることにより形成する。ｎ型となる不純物元素としては、Ｓｉが挙げられ、原料ガスとしてＳｉＨ４等を用いて、Ｓｉのドーピング濃度が、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３、例えば、５×１０１６ｃｍ−３となるようにドープする。
次に、図１６（ｂ）に示すように、第３の半導体層１２３の上に、ハードマスク１７１を形成する。具体的には、第３の半導体層１２３の上に、ＣＶＤにより、厚さが約５００ｎｍのＳｉ３Ｎ４膜を形成する。この後、Ｓｉ３Ｎ４膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域におけるＳｉ３Ｎ４膜を除去することにより、第３の半導体層１２３の上に、ハードマスク１７１が形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。尚、上記においては、Ｓｉ３Ｎ４膜をドライエッチングにより除去する場合について説明したが、エッチング液としてバッファードフッ酸等を用いたウェットエッチングにより、Ｓｉ３Ｎ４膜を除去してもよい。また、ハードマスク１７１を形成している材料は、ＣＶＤ、スパッタリング、ＳＯＧ等により形成されたＳｉＯ２であってもよい。このように形成されるハードマスク１７１は、電子走行層２１におけるＧａＮのｍ軸＜１−１００＞に沿ったフィンガー状の開口部１７１ａを有している。
次に、図１６（ｃ）に示すように、ハードマスク１７１をマスクとしてＲＩＥ等によるドライエッチングにより、第３の半導体層１２３、第２の半導体層１２２及び第１の半導体層１２１の一部を除去することにより、第１の開口部１７２を形成する。このドライエッチングにおいては、塩素系ガスがエッチングガスとして用いられる。この際、第１の開口部１７２における壁面１７２ａは、ａ面（１１−２０）または、ａ面（１１−２０）に近い面となるように、基板１１１面に対し開口部１７２の壁面１７２ａが略垂直となるようなエッチングが行われる。これにより、底面１７２ｂにおいて第１の半導体層１２１が露出している第１の開口部１７１が形成される。
次に、図１７（ａ）に示すように、ハードマスク１７１及び第１の開口部１７２の底面１７２ｂにおいて露出している第１の半導体層１２１等の上に、レジストパターン１７３を形成する。このレジストパターン１７３は、第１の開口部１７２の底面１７２ｂの中央部に、開口部１７３ａが形成されているものである。具体的には、ハードマスク１７１及び第１の開口部１７２の底面１７２ｂにおいて露出している第１の半導体層１２１等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン１７３を形成する。
次に、図１７（ｂ）に示すように、レジストパターン１７３の開口部１７３ａにおける第１の半導体層１２１の一部をＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１７４を形成する。この際、第１の開口部１７２の底面１７２ｂに対し、第２の開口部１７４の底面１７４ｂが数ｎｍ〜数十ｎｍ程度深くなるように、ＲＩＥ等のドライエッチングにより第２の開口部１７４を形成する。これにより、第２の開口部１７４の壁面１７４ａは、第１の開口部１７２の底面１７２ｂと第２の開口部１７４の底面１７４ｂとの間に形成される。この後、レジストパターン１７３は、有機溶剤等により除去する。
次に、図１７（ｃ）に示すように、第１の開口部１７２の底面１７２ｂにおける第１の半導体層１２１の一部をウェットエッチングにより除去する。このウェットエッチングでは、エッチング液として、高温のＫＯＨ溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液が用いられ、例えば、温度が７５℃で濃度が２ｍｏｌ／ＬのＫＯＨ溶液、温度が７５℃で濃度が２５％のＴＭＡＨ溶液が用いられる。尚、このウェットエッチングに用いられるエッチング液としては、ＫＯＨ溶液またはＴＭＡＨ溶液以外のアルカリ系のエッチング液を用いることも可能である。このように、第１の開口部１７２と第２の開口部１７４とを加工することにより、ゲートトレンチ１５０を形成する。このゲートトレンチ１５０は、底面の端部１５０ａが基板１１１面に対し１０°から３０°の角度の傾斜を有する傾斜面により形成されており、底面の端部１５０ａは、底面の中央部１５０ｂよりも浅い位置に形成される。また、第２の開口部１７４の底面１７４ｂはｃ面（１０００）であるため、ウェットエッチングにおいては殆ど除去されることがない。従って、第２の開口部１７４の底面１７４ｂが、ゲートトレンチ１５０における底面の中央部１５０ｂとなる。
このウェットエッチングの工程について、図２０に基づき、より詳細に説明する。図２０（ａ）は、図１７（ｂ）に示される状態における要部拡大図である。この状態においては、上述したように、第１の開口部１７２の底面１７２ｂに第２の開口部１７４が形成されている。また、第１の開口部１７２及び第２の開口部１７４が形成されている領域を除く領域の第３の半導体層１２３の上には、ハードマスク１７１が形成されている。第２の開口部１７４の底面１７４ｂは、第１の開口部１７２の底面１７２ｂよりも深い位置に形成されており、第２の開口部１７４の底面１７４ｂと第１の開口部１７２の底面１７２との間で段部が形成される。本実施の形態においては、第１の開口部１７２の底面１７２ｂにおける第２の開口部１７４側の端を第１の開口部１７２の底面１７２ｂの角部１７２ｃと記載する。尚、この状態においては、第１の開口部１７２の壁面１７２ａ及び第２の開口部１７４の壁面１７４ａはａ面（１１−２０）、またはこれに近いものである。また、第１の開口部１７２の底面１７２ｂ及び第２の開口部１７４の底面１７４ｂはｃ面（０００１）、またはこれに近いものである。
図２０（ａ）に示す状態より、高温のＫＯＨ溶液またはＴＭＡＨ溶液を用いてウェットエッチングを行うことにより、第１の開口部１７２の底面１７２ｂの角部１７２ｃより徐々にエッチングが進行する。これにより、図２０（ｂ）に示すように、基板１１１面に対し１０°〜３０°の傾斜面１７２ｄが形成される。この際、第１の開口部１７２の壁面１７２ａは、上にハードマスク１７１が形成されているため、殆どエッチングされることはない。
この後、更にウェットエッチングを行うことにより、図２０（ｃ）に示すように、第１の開口部１７２の底面１７２ｂの角部１７２ｃを基点として進行したエッチングが更に進行し、傾斜面１７２ｄと第２の開口部１７４の底面１７４ｂとが接続される。これにより、ゲートトレンチ１５０が形成される。この、ゲートトレンチ１５０においては、傾斜面１７２ｄにより底面の端部１５０ａが形成され、第２の開口部１７４の底面１７４ｄにより底面の中央部１５０ｂが形成されている。即ち、第１の開口部１７２の底面１７２ｂはｃ面（０００１）、またはこれに近いものであり、第２の開口部１７４の壁面はａ面（１１−２０）、またはこれに近いものである。よって、図１０に示されるように、第１の開口部１７２の底面１７２ｂの角部１７２ｃにおけるＧａはダングリングボンドを有しており、このようなダングリングボンドを有するＧａは除去されやすいため、この部分よりエッチングが進行してゆく。
次に、図１８（ａ）に示すように、ハードマスク１７１をウェットエッチングにより除去する。このウェットエッチングにおいては、エッチング液としてフッ酸等が用いられる。尚、図２１は、この状態における上面図であり、図１８（ａ）は、図２１における一点鎖線２１Ａ−２１Ｂにおいて切断した断面図である。
次に、図１８（ｂ）に示すように、基板１１１の裏面、即ち、他方の面にドレイン電極１４３を形成する。具体的には、Ｔｉ／Ａｌからなる積層金属膜を真空蒸着により成膜することによりドレイン電極１４３を形成する。この際成膜される積層金属膜は、厚さが約１０ｎｍのＴｉ膜と、厚さが約３００ｎｍのＡｌ膜とが積層されたものである。
次に、図１８（ｃ）に示すように、ソース電極１４２を形成する。具体的には、第３の半導体層１２３及び、ゲートトレンチ１５０において露出している第１の半導体層１２１の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、Ｔｉ／Ａｌからなる積層金属膜を真空蒸着により成膜する。この際成膜される積層金属膜は、厚さが約１０ｎｍのＴｉ膜と、厚さが約３００ｎｍのＡｌ膜とが積層されたものである。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜によりソース電極１４２が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、７００℃の温度で、ＲＴＡ等の熱処理を行う。これにより、ソース電極１４２及びドレイン電極１４３において、オーミックコンタクトを確立させる。尚、図２２は、この状態における上面図であり、図１８（ｃ）は、図２２における一点鎖線２２Ａ−２２Ｂにおいて切断した断面図である。
次に、図１９（ａ）に示すように、ゲートトレンチ１５０の形成されている領域の第１の半導体層１２１等の上及び第３の半導体層１２３の上に、絶縁膜１３１ｔを形成する。具体的には、絶縁膜１３１ｔは、ＡＬＤにより、厚さが約５０ｎｍのＡｌ２Ｏ３を成膜することにより形成する。形成される絶縁１３１ｔは、酸化物、窒化物であれば、Ａｌ２Ｏ３以外であってもよく、例えば、ＳｉＯ２、ＨｆＯ２、Ｇａ２Ｏ３、Ｓｉ３Ｎ４等から選ばれる１又は２以上の材料により形成された膜であってもよく、また、これらを積層した膜であってもよい。
次に、図１９（ｂ）に示すように、ゲート電極１４１を形成する。具体的には、絶縁膜１３１ｔの表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、Ｎｉ／Ａｕからなる積層金属膜を真空蒸着により成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、ゲートトレンチ１５０において、残存する積層金属膜によりゲート電極１４１が形成される。
次に、図１９（ｃ）に示すように、ソース電極１４２を覆う絶縁膜１３１ｔを除去することにより、ソース電極１４２を露出させる。具体的には、絶縁膜１３１ｔの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２を露出させる領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の絶縁膜１３１ｔをドライエッチングまたはウェットエッチング等により除去することにより、ゲート絶縁膜となる絶縁層１３１を形成する。尚、絶縁膜１３１ｔがＡｌ２Ｏ３により形成されている場合には、絶縁膜１３１ｔを除去する際には、イオンミリング等により除去してもよい。また、不図示のレジストパターンは、有機溶剤等により除去する。また、図２３は、この状態における上面図であり、図１９（ｃ）は、図２３における一点鎖線２３Ａ−２３Ｂにおいて切断した断面図である。
この後、不図示の層間絶縁膜を形成し、配線等を形成したものであってもよい。また、ソース電極１４２の一部を第２の半導体層１２２であるｐ−ＧａＮ等に接触させることにより、ボディダイオードを形成してもよい。
以上の工程により、本実施の形態における半導体装置を製造することができる。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２４に基づき説明する。尚、図２４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。また、本実施の形態においては、第１または第２の実施の形態における半導体装置においてＨＥＭＴまたはＵＭＯＳ構造のトランジスタを１つ形成した場合について説明する場合がある。
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の実施の形態におけるいずれかの半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１の実施の形態における半導体装置のゲート電極４１または第２の実施の形態における半導体装置のゲート電極１４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１の実施の形態における半導体装置のソース電極４２または第２の実施の形態における半導体装置のソース電極１４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１の実施の形態における半導体装置のドレイン電極４３または第２の実施の形態における半導体装置のドレイン電極１４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図２５に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２５に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２５に示す例では３つ）４６８を備えている。図２５に示す例では、第１または第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図２６に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２６に示す例では、パワーアンプ４７３は、第１または第２の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２６に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、
前記ゲートトレンチに形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、
前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、
前記ゲートトレンチにおける底面の中央部は、ｃ面であり、
前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする半導体装置。
（付記２）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲートトレンチには、絶縁層が形成されており、
前記ゲート電極は、前記絶縁層の上に形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２の半導体層の上には、窒化物半導体により形成された第１の導電型の第３の半導体が形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
導電性を有する基板の一方の面の上に、窒化物半導体により形成された第１の導電型の第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の導電型の第２の半導体層と、
前記第２の半導体層の上に、窒化物半導体により形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、
前記ゲートトレンチに形成された絶縁層と、
前記ゲートトレンチにおける前記絶縁層の上に形成されたゲート電極と、
前記第３の半導体層の上に形成されたソース電極と、
前記基板の他方の面の上に形成されたドレイン電極と、
を有し、
前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、
前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、
前記ゲートトレンチにおける底面の中央部は、ｃ面であり、
前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする半導体装置。
（付記６）
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１の導電型はｎ型であって、前記第１の半導体層及び前記第３の半導体層は、不純物元素としてＳｉがドープされており、
前記第２の導電型はｐ型であって、前記第２の半導体層は、不純物元素としてＭｇがドープされていることを特徴とする付記５または６に記載の半導体装置。
（付記８）
基板の上に、窒化物半導体により第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエッチングにより形成する工程と、
前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、
前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、
前記ゲートトレンチに、ゲート電極を形成する工程と、
前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記９）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
前記第１の半導体層及び前記第２の半導体層は、ＭＯＣＶＤにより形成されていることを特徴とする付記８または９に記載の半導体装置の製造方法。
（付記１１）
前記ゲートトレンチを形成した後に、前記ゲートトレンチに、絶縁層を形成する工程を有し、
前記ゲート電極を形成する工程において、前記ゲート電極は、前記ゲートトレンチに形成された絶縁層の上に形成されることを特徴とする付記８から１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
導電性を有する基板の一方の面の上に、窒化物半導体により第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の導電型の第２の半導体層を形成し、前記第２の半導体層の上に、窒化物半導体により第１の導電型の第３の半導体層を形成する工程と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエチングにより形成する工程と、
前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、
前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、
前記ゲートトレンチに、絶縁層を形成する工程と、
前記ゲートトレンチに形成された前記絶縁層の上、ゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記基板の他方の面にドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＣＶＤにより形成されていることを特徴とする付記１２または１３に記載の半導体装置の製造方法。
（付記１５）
前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されていることを特徴とする付記８から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記ウェットエッチングは、ＫＯＨまたはＴＭＡＨを用いて行なうことを特徴とする付記８から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
付記１から７のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１８）
付記１から７のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１１ 基板
１２ 初期成長層
１３ バッファ層
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 電子供給層（第２の半導体層）
２３ キャップ層（第３の半導体層）
３１ 絶縁層
３１ｔ 絶縁膜
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５０ ゲートトレンチ
５０ａ ゲートトレンチの底面の中央部
５０ｂ ゲートトレンチの底面の端部
５０ｃ ゲートトレンチの壁面
７２ 第１の開口部
７２ａ 第１の開口部の壁面
７２ｂ 第１の開口部の底面
７２ｃ 第１の開口部の角部
７４ 第２の開口部
７４ａ 第２の開口部の壁面
７４ｂ 第２の開口部の底面
１１１ 基板
１２１ 第１の半導体層（ｎ−ＧａＮ）
１２２ 第２の半導体層（ｐ−ＧａＮ）
１２３ 第３の半導体層（ｎ−ＧａＮ）
１３１ 絶縁層
１３１ｔ 絶縁膜
１４１ ゲート電極
１４２ ソース電極
１４３ ドレイン電極
１５０ ゲートトレンチ
１５０ａ ゲートトレンチの底面の中央部
１５０ｂ ゲートトレンチの底面の端部
１５０ｃ ゲートトレンチの壁面
１７２ 第１の開口部
１７２ａ 第１の開口部の壁面
１７２ｂ 第１の開口部の底面
１７２ｃ 第１の開口部の角部
１７４ 第２の開口部
１７４ａ 第２の開口部の壁面
１７４ｂ 第２の開口部の底面

Claims (8)

  1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、
    前記ゲートトレンチに形成されたゲート電極と、
    前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
    を有し、
    前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、
    前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、
    前記ゲートトレンチにおける底面の中央部は、ｃ面であり、
    前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする半導体装置。
  2. 前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 導電性を有する基板の一方の面の上に、窒化物半導体により形成された第１の導電型の第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の導電型の第２の半導体層と、
    前記第２の半導体層の上に、窒化物半導体により形成された第１の導電型の第３の半導体層と、
    前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に形成されたゲートトレンチと、
    前記ゲートトレンチに形成された絶縁層と、
    前記ゲートトレンチにおける前記絶縁層の上に形成されたゲート電極と、
    前記第３の半導体層の上に形成されたソース電極と、
    前記基板の他方の面の上に形成されたドレイン電極と、
    を有し、
    前記ゲートトレンチは、前記ゲートトレンチの底面の中央部よりも、底面の端部が浅く形成されており、
    前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されており、
    前記ゲートトレンチにおける底面の中央部は、ｃ面であり、
    前記ゲートトレンチの底面の前記端部は、ｃ面からａ面に至る傾斜面により形成されていることを特徴とする半導体装置。
  4. 前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 基板の上に、窒化物半導体により第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
    前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエッチングにより形成する工程と、
    前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、
    前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、
    前記ゲートトレンチに、ゲート電極を形成する工程と、
    前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 導電性を有する基板の一方の面の上に、窒化物半導体により第１の導電型の第１の半導体層を形成し、前記第１の半導体層の上に、窒化物半導体により第２の導電型の第２の半導体層を形成し、前記第２の半導体層の上に、窒化物半導体により第１の導電型の第３の半導体層を形成する工程と、
    前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層に、第１の開口部をドライエチングにより形成する工程と、
    前記第１の開口部の底面に、第２の開口部をドライエッチングにより形成し、ｃ面となる前記第１の開口部の底面と、ａ面となる前記第２の開口部の壁面と、により角部を形成する工程と、
    前記第２の開口部を形成した後、ウェットエッチングによって、前記角部より除去することにより傾斜面を形成し、ゲートトレンチを形成する工程と、
    前記ゲートトレンチに、絶縁層を形成する工程と、
    前記ゲートトレンチに形成された前記絶縁層の上、ゲート電極を形成する工程と、
    前記第３の半導体層上にソース電極を形成する工程と、
    前記基板の他方の面にドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記ゲートトレンチにおける壁面の一部は、ａ面を含む面により形成されていることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 前記ウェットエッチングは、ＫＯＨまたはＴＭＡＨを用いて行なうことを特徴とする請求項５から７のいずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022030079A (ja) * 2020-08-06 2022-02-18 株式会社東芝 半導体装置
US11276774B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017054960A (ja) 2015-09-10 2017-03-16 株式会社東芝 半導体装置
ITUB20155536A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
US10069002B2 (en) 2016-07-20 2018-09-04 Semiconductor Components Industries, Llc Bond-over-active circuity gallium nitride devices
TWI706566B (zh) * 2016-08-01 2020-10-01 晶元光電股份有限公司 一種高功率半導體元件
US10204995B2 (en) * 2016-11-28 2019-02-12 Infineon Technologies Austria Ag Normally off HEMT with self aligned gate structure
CN106449419A (zh) * 2016-12-08 2017-02-22 西安电子科技大学 基于Ga2O3材料的U型栅MOSFET及其制备方法
GB2565805B (en) 2017-08-23 2020-05-13 X Fab Semiconductor Foundries Gmbh Noff III-nitride high electron mobility transistor
CN111183523A (zh) * 2018-01-12 2020-05-19 英特尔公司 在源极区和漏极区之间包括第一和第二半导体材料的晶体管及其制造方法
US11164950B2 (en) * 2019-03-07 2021-11-02 Toyoda Gosei Co., Ltd. Semiconductor device and production method
CN109841677A (zh) * 2019-03-28 2019-06-04 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
JP7151620B2 (ja) * 2019-05-15 2022-10-12 株式会社デンソー 半導体装置の製造方法
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
JP7242489B2 (ja) * 2019-09-18 2023-03-20 株式会社東芝 半導体装置
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
WO2023035103A1 (en) * 2021-09-07 2023-03-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2005210105A (ja) * 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20070114567A1 (en) * 2005-11-18 2007-05-24 General Electric Company Vertical heterostructure field effect transistor and associated method
WO2008093824A1 (ja) * 2007-02-01 2008-08-07 Rohm Co., Ltd. ＧａＮ系半導体素子
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2008311489A (ja) * 2007-06-15 2008-12-25 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0034877A3 (en) * 1980-01-28 1981-09-09 General Electric Company Mildew resistant rtv silicone compositions
SE512813C2 (sv) 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
US6020226A (en) * 1998-04-14 2000-02-01 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for enhancement mode field-effect transistor
JP4631103B2 (ja) * 1999-05-19 2011-02-16 ソニー株式会社 半導体装置およびその製造方法
US20020055193A1 (en) * 2000-04-28 2002-05-09 Trw, Inc. Process perturbation to measured-modeled method for semiconductor device technology modeling
JP4857487B2 (ja) 2001-05-30 2012-01-18 富士電機株式会社 トレンチ型半導体装置の製造方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4865189B2 (ja) * 2002-02-21 2012-02-01 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
US20050139838A1 (en) 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2008205414A (ja) * 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP2009164235A (ja) * 2007-12-28 2009-07-23 Rohm Co Ltd 窒化物半導体素子およびその製造方法
JP5442229B2 (ja) 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP2011134985A (ja) * 2009-12-25 2011-07-07 Fuji Electric Co Ltd トレンチゲート型半導体装置とその製造方法
JP5728922B2 (ja) 2010-12-10 2015-06-03 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012169470A (ja) 2011-02-15 2012-09-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2005210105A (ja) * 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20070114567A1 (en) * 2005-11-18 2007-05-24 General Electric Company Vertical heterostructure field effect transistor and associated method
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
WO2008093824A1 (ja) * 2007-02-01 2008-08-07 Rohm Co., Ltd. ＧａＮ系半導体素子
JP2008311489A (ja) * 2007-06-15 2008-12-25 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276774B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2022030079A (ja) * 2020-08-06 2022-02-18 株式会社東芝 半導体装置
JP7332548B2 (ja) 2020-08-06 2023-08-23 株式会社東芝 半導体装置

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