CN104183636B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，其包括：在衬底上由氮化物半导体形成的第一半导体层；在第一半导体层上由氮化物半导体形成的第二半导体层；在第二半导体层中或者在第二半导体层和第一半导体层中形成的栅极沟槽；在栅极沟槽处形成的栅电极；以及在第二半导体层上形成的源电极和漏电极。栅极沟槽具有形成为比栅极沟槽的底部的中部更浅的底部的端部。栅极沟槽的侧壁的一部分由包括a面的表面形成。底部的中部为c面。底部的端部形成从c面到a面的斜面。

Description

半导体器件及其制造方法
技术领域
本文中的公开内容一般性涉及半导体器件及其制造方法。
背景技术
氮化物半导体(例如GaN、AlN和InN)或这些氮化物半导体材料的混晶具有宽带隙，并且用作高输出电子器件、短波发光器件等。已经开发了与场效应晶体管(FET)(具体地，高电子迁移率晶体管(HEMT))有关的技术(参见例如专利文献1)以用作高输出器件。使用这样的氮化物半导体的HEMT用于高输出高效率放大器、高功率开关器件等。
顺便提及，要求常断作为高输出高效率放大器、开关器件等的特性之一。此外，从安全操作的角度来看，常断是重要的。然而，在使用GaN的HEMT中，因为由于GaN中的压电极化和自发极化而在电子渡越层中生成的2DEG(二维电子气)中电子的密度极高，所以认为难以实现常断。因此，正在研究各种方法以实现使用GaN的HEMT的常断。
用于实现HEMT的常断(normally-off)的方法之一为形成栅极凹槽的方法。具体地，该方法在栅电极紧下方的电子供给层中形成凹槽以使2DEG在栅电极紧下方的区域中消失以实现常断。
此外，作为使用氮化物半导体的半导体器件之一，存在具有UMOS(U金属氧化物半导体)结构的晶体管，其中在堆叠的氮化物半导体层中形成有U形开口并且在开口上形成有氧化膜。
[相关技术文献]
[专利文献]
[专利文献1]日本公开特许公报第2002-359256号
[专利文献2]日本公开特许公报第2012-124442号
[专利文献3]日本公开特许公报第2010-62381号
顺便提及，当在HEMT中形成栅极凹槽时，栅极凹槽通常通过借助干法蚀刻去除氮化物半导体层的一部分来形成。图1示出其中栅极凹槽通过干法蚀刻而形成的HEMT。HEMT具有形成在衬底811上的层，这些层包括依次堆叠的由GaN制成的电子渡越层821、由AlGaN制成的电子供给层822以及由n-GaN制成的盖层823。此外，在形成栅电极841的区域的紧下方，通过借助干法蚀刻去除盖层823和电子供给层822的一部分形成栅极凹槽850。栅电极841形成在如上所形成的栅极凹槽850的内部的侧壁和底部上，在栅电极841和栅极凹槽850内部的侧壁和底部之间层叠有绝缘层831作为栅极绝缘膜。注意源电极842和漏电极843形成为与电子供给层822接触。
在具有这样的结构的HEMT中，因为形成有栅极凹槽850，所以电子供给层822在栅电极841的紧下方具有较小的厚度。因此，尽管在电子渡越层821中的电子渡越层821与电子供应层822之间的界面附近生成2DEG821a，但是2DEG821a在栅电极841的紧下方消失，原因是电子供给层822在栅电极841的紧下方具有较小的厚度。这使得在HEMT中可以实现常断。
顺便提及，在具有以上结构的HEMT中，当通过干法蚀刻形成栅极凹槽850时，下层在栅极凹槽850的底部的端部850a处比在底部的其他部分(例如中部850b)处去除得更多。也就是说，栅极凹槽850的底部的端部850a比底部的其他部分(例如中部850b)形成得更深。该现象是当通过干法蚀刻在氮化物半导体中形成栅极凹槽时出现的固有问题。如果将电压施加到其中栅极凹槽850的底部的端部850a比底部的中部850b形成得更深的器件，则电场集中在栅极凹槽850的底部的端部850a中。这导致栅极凹槽850的底部的端部850a上的破坏，降低了可靠性。
此外，当在具有UMOS结构的晶体管中形成开口时，开口通常通过借助干法蚀刻去除氮化物半导体层的一部分来形成。图2示出其中开口通过干法蚀刻形成的具有UMOS结构的晶体管。具有UMOS结构的晶体管具有形成在由n-GaN形成的衬底911的表面上的层，这些层包括依次堆叠的n-GaN层921、p-GaN层922以及n-GaN层923。在形成栅电极941的区域的紧下方，通过借助干法蚀刻去除n-GaN层923、p-GaN层922和n-GaN层921的一部分来形成栅极沟槽950。栅电极941形成在如上所形成的栅极沟槽950的内部的侧壁和底部上，在栅电极941和栅极沟槽950内部的侧壁和底部之间层叠有绝缘层931作为栅极绝缘膜。注意源电极942形成为与n-GaN层923接触并且漏电极943形成在衬底911的背面上。因此，当具有UMOS结构的晶体管工作时电流沿与衬底911垂直的方向流动。
在具有以上结构的HEMT中，当通过干法蚀刻形成栅极沟槽950时，下层在栅极沟槽950的底部的端部950a处比在底部的其他部分(例如中部950b)处去除得更多。也就是说，栅极沟槽950的底部的端部950a比底部的其他部分(例如中部950b)形成得更深。该现象是当通过干法蚀刻在氮化物半导体中形成开口时出现的固有问题，这与以上所述的栅极凹槽的情况类似。如果将电压施加到其中栅极沟槽950的底部的端部950a比底部的中部950b形成得更深的器件，则电场集中在栅极沟槽950的底部的端部950a中。这导致栅极沟槽950的底部的端部950a上的破坏，降低了可靠性。
发明内容
鉴于以上，需要一种使用氮化物半导体(例如GaN)的半导体器件的制造方法，在所述半导体器件中栅极凹槽或开口的底部的端部形成为不比中部深，以实现高耐压和高可靠性。
根据本发明的至少一个实施方案，半导体器件包括：衬底上的由氮化物半导体形成的第一半导体层；第一半导体层上的由氮化物半导体形成的第二半导体层；在第二半导体层中或者在第二半导体层和第一半导体层中形成的栅极沟槽；在栅极沟槽处形成的栅电极；以及在第二半导体层上形成的源电极和漏电极。栅极沟槽具有形成为比栅极沟槽的底部的中部更浅的底部的端部。栅极沟槽的侧壁的一部分由包括a面的表面形成。底部的中部为c面。底部的端部形成从c面到a面的斜面。
根据所公开的半导体器件以及半导体器件制造方法，可以提高使用氮化物半导体(例如GaN)的半导体器件上的耐压和可靠性。
附图说明
图1为示出形成有栅极凹槽的HEMT的示意图；
图2为示出具有UMOS结构的晶体管的示意图；
图3为根据第一实施方案的半导体器件的顶视图；
图4为示出根据第一实施方案的半导体器件的结构的示意图；
图5A至图5C为示出根据第一实施方案的半导体器件的制造方法的第一工序图；
图6A至图6C为示出根据第一实施方案的半导体器件的制造方法的第二工序图；
图7A至图7C为示出根据第一实施方案的半导体器件的制造方法的第三工序图；
图8A至图8C为示出根据第一实施方案的半导体器件的制造方法的第四工序图；
图9A至图9C为示出根据第一实施方案的栅极凹槽的形成方法的示意图；
图10为示出GaN材料的湿法蚀刻的示意图；
图11为根据第一实施方案的半导体器件的制造工艺的第一顶视图；
图12为根据第一实施方案的半导体器件的制造工艺的第二顶视图；
图13为根据第一实施方案的半导体器件的制造工艺的第三顶视图；
图14为根据第二实施方案的半导体器件的顶视图；
图15为示出根据第二实施方案的半导体器件的结构的示意图；
图16A至图16C为示出根据第二实施方案的半导体器件的制造方法的第一工序图；
图17A至图17C为示出根据第二实施方案的半导体器件的制造方法的第二工序图；
图18A至图18C为示出根据第二实施方案的半导体器件的制造方法的第三工序图；
图19A至图19C为示出根据第二实施方案的半导体器件的制造方法的第四工序图；
图20A至图20C为示出根据第二实施方案的栅极凹槽的形成方法的示意图；
图21为根据第二实施方案的半导体器件的制造工艺的第一顶视图；
图22为根据第二实施方案的半导体器件的制造工艺的第二顶视图；
图23为根据第二实施方案的半导体器件的制造工艺的第三顶视图；
图24为示出根据第三实施方案的在分立封装件中的半导体器件的示意图；
图25为示出根据第三实施方案的电源装置的电路图；以及
图26为示出根据第三实施方案的高输出放大器的结构的示意图。
具体实施方式
下面，将参照图描述本发明的实施方案。注意在整个图中相同的部件等通过相同的数字编号标识，并且相应地省略其描述。
[第一实施方案]
(半导体器件)
将基于图3至图4描述作为第一实施方案中的半导体器件的HEMT。注意图3为根据本实施方案的半导体器件的顶视图，并且图4为沿图3的点划线3A-3B所截取的半导体器件的横截面图。尽管本实施方案中的描述假设在相同衬底上形成有多个HEMT，但是也可以仅形成一个HEMT。
本实施方案中的半导体器件具有形成在衬底11上的层，这些层包括依次堆叠并且由氮化物半导体制成的初始生长层12、缓冲层13、电子渡越层21、电子供给层22和盖层23。此外，在待形成栅电极41的区域中通过借助干法蚀刻去除盖层23和电子供给层22的一部分而形成栅极沟槽50。栅电极41形成在如上所形成的栅极沟槽50的内部的侧壁和底部上，在栅电极41和栅极凹槽50内部的侧壁和底部之间层叠有绝缘层31作为栅极绝缘膜。也就是说，绝缘层31形成在栅极沟槽50的内部的侧壁和底部上，并且栅电极41形成在绝缘层31上。注意源电极42和漏电极43形成为与电子供给层22接触。此外，如果如图3所示形成多个HEMT，则各个HEMT的栅电极41与栅极总线61连接。此外，源电极42经由桥部62a与源极总线62连接，并且漏电极43与漏极总线63连接。
在本实施方案中的半导体器件中，因为形成有栅极沟槽50，所以电子供给层22在栅电极41的紧下方具有较小的厚度。因此，尽管在电子渡越层21中的电子渡越层21与电子供应层22之间的界面附近生成2DEG21a，但是2DEG21a在栅电极41的紧下方消失，原因是电子供给层22在栅电极41的紧下方具有较小的厚度。这使得半导体器件在本实施方案中能够保持常断的状态。
此外，在本实施方案中的半导体器件中，栅极沟槽50使其底部的端部50a形成为比底部的其他部分(例如，底部的中部50b)更浅。这防止了电场集中在栅极沟槽50的底部的端部50a中，提高了耐压并且提升了半导体器件的可靠性。注意，栅极沟槽50以如下方式形成：栅极沟槽50的底部的中部50b为c面(0001)，并且栅极沟槽50的侧壁50c为a面(11-20)。
注意以上所述的为具有MIS(金属绝缘体半导体)结构的HEMT，其中GaN用于电子渡越层21并且AlGaN用于电子供给层22。可替代地，本实施方案中的半导体器件可以为其中GaN用于电子渡越层21并且InAlN用于电子供给层22的HEMT，或者可以为未形成绝缘层31的肖特基型HEMT。还注意在本发明的实施方案中n型可以称作第一导电型，并且p型可以称作第二导电型。
(半导体器件的制造方法)
接下来，将基于图5A至图8C描述第一实施方案中的半导体器件的制造方法。
首先，如图5A所示，通过外延生长在衬底11上形成包括初始生长层12、缓冲层13、电子渡越层21、电子供给层22和盖层23的氮化物半导体层。这在电子渡越层21中的电子渡越层21与电子供给层22之间的界面附近生成2DEG21a。当通过外延生长形成氮化物半导体层时，使用MOCVD(金属有机化学气相沉积)法。注意在本实施方案中以该方式形成的氮化物半导体层的表面为c面(0001)。此外，可以通过MBE(分子束外延)法而不是MOCVD来形成这些氮化物半导体层。
例如，可以将蓝宝石衬底、Si衬底或SiC衬底用于衬底11。在本实施方案中，将Si衬底用于衬底11。初始生长层12由膜厚为约100nm的AlN形成，并且缓冲层13由膜厚为约100nm的AlGaN形成。
电子渡越层21由膜厚为约1μm的i-GaN形成。
电子供给层22由膜厚为约30nm的AlGaN形成，使得当表示为AlXGa1-XN时，X取0.1至0.3的值。电子供给层22可以为i-AlGaN或n-AlGaN。在本实施方案中，电子供给层22由n-AlGaN形成。
盖层23由膜厚为约5nm的n-GaN形成。
当通过MOCVD形成这些氮化物半导体层的膜时，将TMA(三甲基铝)用作Al的原料气体，将TMG(三甲基镓)用作Ga的原料气体，并且将NH3(氨气)用作N的原料气体。注意使用氢气(H2)作为载气将这些原料气体供应到MOVPE装置的反应室。此外，当将氨气供应到用于形成这些氮化物半导体层的反应室时，氨气的流量为100sccm至10000sccm，并且形成氮化物半导体层的生长压力(即，反应室中的压力)为50Torr至300Torr。
具体地，在衬底温度在1000℃至1300℃的条件下通过使用TMA和NH3的混合气体作为原料气体生长AlN来形成初始生长层12。
在衬底温度在900℃至1300℃的条件下通过使用TMG、TMA和NH3的混合气体作为原料气体生长AlGaN来形成缓冲层13。注意可以通过调节供应到反应室的TMG与TMA的流量比来以期望的组成比生长AlGaN。
在衬底温度在900℃至1100℃的条件下通过使用TMG和NH3的混合气体作为原料气体生长GaN来形成电子渡越层21。
在衬底温度在900℃至1300℃的条件下通过使用TMG、TMA和NH3的混合气体作为原料气体生长n-AlGaN来形成电子供给层22。电子供给层22掺杂有作为n型杂质元素的Si，使得Si的密度为1×1018cm-3至1×1020cm-3(例如，1×1019cm-3)。将SiH4等用作Si的原料气体。注意可以通过调节供应到反应室的TMG与TMA的流量比来以期望的组成比生长n-AlGaN。
在衬底温度在900℃至1100℃的条件下通过使用TMA和NH3的混合气体作为原料气体生长n-GaN来形成盖层23。盖层23掺杂有作为n型杂质元素的Si，使得Si的密度为1×1018cm-3至1×1020cm-3(例如，1×1019cm-3)。将SiH4等用作Si的原料气体。
接下来，如图5B所示，在盖层23上形成硬掩模71。具体地，通过CVD(化学气相沉积)在盖层23上形成Si3N4膜以具有约200nm的厚度。此后，在Si3N4膜上施加光致抗蚀剂，然后将该光致抗蚀剂通过曝光装置进行曝光并且进行显影使得形成光致抗蚀剂图案(未示出)。此后，通过使用氟基气体作为蚀刻气体的干法蚀刻(例如RIE(反应离子蚀刻)等)在未形成光致抗蚀剂图案的区域中去除Si3N4膜。由此，在盖层23上形成硬掩模71。此后，通过有机溶剂等去除光致抗蚀剂图案(未示出)。注意以上所述的为Si3N4膜通过干法蚀刻去除的情况。可替代地，可以通过使用缓冲氢氟酸等作为蚀刻液的湿法蚀刻来去除Si3N4膜。此外，形成硬掩模71的材料可以为通过CVD、溅射、SOG等形成的SiO2。以该方式形成的硬掩模71包括沿着电子渡越层21中的GaN的m轴<1-100>的指状开口71a。
接下来，如图5C所示，通过使用硬掩模71作为掩模借助干法蚀刻(例如RIE等)去除盖层23和电子供给层22的一部分来形成第一开口72。氯基气体用作该干法蚀刻的蚀刻气体。此时，进行蚀刻使得开口72的侧壁72a几乎垂直于衬底11以使第一开口72的侧壁72a为a面(11-20)或接近于a面(11-20)的表面。注意以上所述的为电子供给层22在第一开口72的底部72b处的情况。可替代地，第一开口72可以形成为使得盖层23在第一开口72的底部72b处，或者可以在第一开口72的底部72b处完全去除电子供给层22以使电子渡越层21露出。
接下来，如图6A所示，在硬掩模71、第一开口72的底部72b处露出的电子供给层22等上形成光致抗蚀剂图案73。该光致抗蚀剂图案73具有形成在第一开口72的底部72b的中部处的开口73a。具体地，光致抗蚀剂图案73通过在硬掩模71、在第一开口72的底部72b处露出的电子供给层22等上施加光致抗蚀剂来形成，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影。
接下来，如图6B所示，通过借助使用氯基气体作为蚀刻气体的干法蚀刻(例如RIE等)去除电子供给层22的在光致抗蚀剂图案73的开口73a处的部分来形成第二开口74。此时，第二开口74通过使用氯基气体作为蚀刻气体的干法蚀刻(例如RIE等)形成为使得第二开口74的底部74b位于比第一开口72的底部72b深数纳米。因而，第二开口74的侧壁74a形成在第一开口72的底部72b与第二开口74的底部74b之间。此后，通过有机溶剂等去除光致抗蚀剂图案73。
接下来，如图6C所示，通过湿法蚀刻去除电子供给层22的在第一开口72的底部72b处的部分。将高温KOH溶剂或TMAH(三甲基铝氢氧化物)溶剂用作该湿法蚀刻的蚀刻液，该蚀刻液为例如温度在75℃并且浓度为2mol/L的KOH溶剂或者温度在75℃浓度为25％的TMAH溶剂。注意可以将除KOH溶剂或TMAH溶剂之外的碱性蚀刻液用作用于该湿法蚀刻的蚀刻液。因而，通过处理第一开口72和第二开口74形成栅极沟槽50。该栅极沟槽50具有形成为相对于衬底11的角度为10°至30°的斜面的在底部处的端部50a，并且在底部处的端部50a在比底部的中部50b更浅的位置处形成。此外，通过湿法蚀刻几乎没有去除第二开口74的底部74b，原因是其为c面(0001)。因此，第二开口74的底部74b为栅极沟槽50的底部的中部50b。
将基于图9A至图9C详细描述该湿法蚀刻工艺。图9A为图6B中所示的状态下的核心部分的放大图。在该状态下，第二开口74如上所述形成在第一开口72的底部72b处。此外，硬掩模71形成在除形成第一开口72和第二开口74的区域以外的盖层23上。第二开口74的底部74b形成在比第一开口72的底部72b更深的位置处，并且在第二开口74的底部74b与第一开口72的底部72b之间形成台阶部分。在本实施方案中，第一开口72的底部72b中的第二开口74的一侧上的边缘将称作第一开口72的底部72b的角部72c。注意，在该状态下，第一开口72的侧壁72a和第二开口74的侧壁74a为a面(11-20)或接近于a面(11-20)的表面。此外，第一开口72的底部72b和第二开口74的底部74b为c面(0001)或接近于c面(0001)的表面。
通过从图9A中所示的状态进行使用高温KOH溶剂或TMAH溶剂的湿法蚀刻，蚀刻从第一开口72的底部72b的角部72c开始逐渐进行。因而，如图9B所示，形成相对于衬底11的角度为10°至30°的斜面72d。此时，因为上方形成有硬掩模71，所以第一开口72的侧壁72a几乎未被蚀刻。
此后，通过进一步进行湿法蚀刻，如图9C所示，从第一开口72的底部72b的角部72c开始的蚀刻进一步进行，这使斜面72d与第二开口74的底部74b接触。因而，形成栅极沟槽50。在该栅极沟槽50中，端部50a通过底部处的斜面72d形成，并且底部的中部50b通过第二开口74的底部74b形成。也就是说，第一开口72的底部72b为c面(0001)或接近于c面(0001)的表面。并且第二开口74的侧壁为a面(11-20)或接近于a面(11-20)的表面。因此，如图10所示第一开口72的底部72b处的角部72c处的Ga具有悬空键，并且具有这样的悬空键的Ga倾向于被去除，这使蚀刻从这样的部分进行。
接下来，如图7A所示通过湿法蚀刻去除硬掩模71。对于该湿法蚀刻，将氢氟酸等用作蚀刻液。注意图11为该状态下的顶视图，并且图7A为沿着图11的点划线11A-11B所截取的横截面图。
接下来，如图7B所示，在待形成源电极42和漏电极43的区域中去除盖层23以使电子供给层22露出。此时，可以去除电子供给层22的一部分。具体地，通过在盖层23上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成源电极42和漏电极43的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过干法蚀刻(例如RIE等)在未形成光致抗蚀剂图案的区域中去除盖层23以使电子供给层22露出。注意光致抗蚀剂图案(未示出)通过有机溶剂等去除。
接下来，如图7C所示，在形成栅极沟槽50的区域中的电子供给层22等上以及在盖层23上形成绝缘膜31t。具体地，绝缘膜31t通过借助ALD(原子层沉积)形成Al2O3的膜至具有约50nm的厚度来形成。绝缘膜31t可以由除Al2O3之外的材料形成，只要其为氧化物或氮化物即可，例如，选自SiO2、HfO2、Ga2O3、Si3N4等的一种或更多种材料。此外，可以将这些材料进行堆积以形成该膜。
接下来，如图8A所示，在待形成源电极42和漏电极43的区域中去除绝缘膜31t以使电子供给层22露出。因而，通过去除在待形成源电极42和漏电极43的区域中的绝缘膜31t，绝缘层31通过剩余的绝缘膜31t形成。具体地，通过在绝缘膜31t上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成源电极42和漏电极43的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过干法蚀刻或湿法蚀刻在未形成光致抗蚀剂图案的区域中去除绝缘膜31t以形成绝缘层31作为栅极绝缘膜。注意如果绝缘膜31t由Al2O3形成，则可以通过离子研磨等去除绝缘膜31t，此外，光致抗蚀剂图案(未示出)通过有机溶剂等去除。
接下来，如图8B所示，形成源电极42和漏电极43。具体地，通过在绝缘层31和电子供给层22的表面上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成源电极42和漏电极43的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过真空沉积在形成光致抗蚀剂图案的表面上形成由Ti/Al制成的堆叠金属膜。在堆叠金属膜中，堆积厚度为约10nm的Ti膜和厚度为约300nm的Al膜。此后，通过浸入到有机溶剂等中，形成在光致抗蚀剂图案上的堆叠金属膜通过剥离与光致抗蚀剂图案一起被去除。因而，源电极42和漏电极43通过剩余的堆叠金属膜形成。此后，在400℃至1000℃的温度下(例如在700℃的温度下)在氮气气氛中通过RTA(快速热退火)等施加热处理。因而，在源电极42和漏电极43之间建立欧姆接触。注意图12为该状态下的顶视图，并且图8B为沿着图12的点划线12A-12B所截取的横截面图。
接下来，如图8C所示，形成栅电极41。具体地，通过在绝缘层31、源电极42和漏电极43的表面上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成栅电极41的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过真空沉积在形成光致抗蚀剂图案的表面上形成由Ni/Al制成的堆叠金属膜。此后，通过浸入到有机溶剂等中，形成在光致抗蚀剂图案上的堆叠金属膜通过剥离与光致抗蚀剂图案一起被去除。因而，栅电极41通过栅极沟槽50中的剩余的堆叠金属膜形成。图13为该状态下的顶视图，并且图8C为沿着图13的点划线13A-13B所截取的横截面图。
此后，可以形成层间绝缘膜(未示出)以形成接线等。
本实施方案中的半导体器件可以通过以上工艺制造。
[第二实施方案]
(半导体器件)
接下来，将基于图14至图15描述第二实施方案中的作为半导体器件的具有UMOS结构的晶体管。注意图14为根据本实施方案的半导体器件的顶视图，并且图15为沿图14的点划线14A-14B所截取的半导体器件的横截面图。尽管本实施方案中的描述假设在本实施方案中相同衬底上形成有多个具有UMOS结构的晶体管，但是也可以形成仅一个具有UMOS结构的晶体管。
本实施方案中的半导体器件具有形成在衬底111的表面上的层，这些层包括依次堆叠的第一半导体层121、第二半导体层122和第三半导体层123。注意衬底111为n型衬底，例如，n-GaN衬底。第一半导体层121为n型并且由例如n-GaN形成；第二半导体层122为p型并且由例如p-GaN形成；并且第三半导体层123为n型并且由例如n-GaN形成。
此外，在形成栅电极141的区域中通过借助干法蚀刻去除第三半导体层123、第二半导体层122和第一半导体层121的一部分而形成有栅极沟槽150。栅电极141形成在如上所形成的栅极沟槽150的内部的侧壁和底部上，栅电极141和栅极凹槽150内部的侧壁和底部之间层叠有绝缘层131作为栅极绝缘膜。也就是说，绝缘层131形成在栅极沟槽150的内部的侧壁和底部上，并且栅电极141形成在绝缘层131上。注意源电极142形成在第三半导体层123上并且漏电极143形成在衬底111的背面(即，相反一侧的表面)上。此外，如果如图14所示形成有多个具有UMOS结构的晶体管，则各个具有UMOS结构的晶体管的栅电极141与栅极总线161连接，并且各个具有UMOS结构的晶体管的源电极142与源极总线162连接。
此外，在本实施方案中的半导体器件中，栅极沟槽150具有形成为比底部的其他部分(例如，底部的中部150b)更浅的底部的端部150a。这防止了电场在栅极沟槽150的底部的端部150a中集中，提高了耐压并且提升了半导体器件的可靠性。注意，以如下方式形成：栅极沟槽150的底部的中部150b为c面(0001)，并且栅极沟槽150的侧壁150c为a面(11-20)。
为了具体描述本实施方案中的半导体器件，将考虑在源电极142与漏电极143之间恒定地施加偏压同时使漏电极143正向偏置的情况。
在该情况下，在电压未施加到栅电极141的关断状态下，电场在栅极沟槽150的底部的端部150a处以及在第一半导体层121与第二半导体层122之间的p-n结处集中。尤其在具有UMOS结构的晶体管中，电场倾向于在栅极沟槽150的底部的端部处集中，引起破坏等。在本实施方案中的半导体器件中，栅极沟槽150具有形成为比底部的中部150b更浅的底部的端部150a，这防止了电场集中，并且提高了耐压。
此外，在电压施加到栅电极141的导通状态下，将相对于作为参照的源电极142的正偏压施加到栅电极141。此时，在由p-GaN等形成的第二半导体层122中与绝缘层131的界面附近形成有反型层，这引起源电极142与漏电极143之间导电。此时，在本实施方案中的半导体器件中，栅极沟槽150的侧壁150c具有高迁移率而作为电流路径，原因是其为非极化面或受GaN的极化电荷影响不是很多的a面(11-20)。因此，导通电阻可以保持为低。此外，如果如专利文献2中所公开的栅极沟槽150的侧壁形成为锥形，则栅极阈值电压受GaN的极化电荷的影响而波动，并且在导通电阻和流动电流的量上产生变化，这降低了产率等。然而，在本实施方案中的半导体器件中，栅极沟槽150的侧壁150c为对栅极阈值电压影响极其小的非极化表面，这提高了半导体器件的产率。
(半导体器件的制造方法)
接下来，将基于图16A至图19C描述第二实施方案中的半导体器件的制造方法。
首先，如图16A所示，通过外延生长在衬底111的表面上形成包括第一半导体层121、第二半导体层122和第三半导体层123的氮化物半导体层。当通过外延生长形成氮化物半导体层时，使用MOCVD(金属有机化学气相沉积)法。注意在本实施方案中以该方式形成的氮化物半导体层的表面为c面(0001)。此外，可以通过MBE(分子束外延)法而不是MOCVD来形成这些氮化物半导体层。
将n-GaN衬底用于衬底111，该n-GaN衬底掺杂有作为n型杂质元素的Si，使得Si的密度为约1×1019cm-3。
第一半导体层121由膜厚为约10μm的n-GaN形成；第二半导体层122由膜厚为约1μm的p-GaN形成；并且第三半导体层123由膜厚为约100nm的n-GaN形成。因而，在衬底111上依次形成且堆叠第一半导体层121、第二半导体层122和第三半导体层123。
当通过MOCVD形成这些氮化物半导体层的膜时，将TMG(三甲基镓)用作Ga的原料气体，并且将NH3(氨气)用作N的原料气体。注意使用氢气(H2)作为载气将这些原料气体供应到MOVPE装置的反应室。此外，氨气的流量在供应到用于形成这些氮化物半导体层的反应室时为100sccm至10000sccm，并且用于形成氮化物半导体层的生长压力(即，反应室中的压力)为50Torr至300Torr。
具体地，在衬底温度在900℃至1100℃的条件下通过使用TMG和NH3以及包含n型杂质元素的气体的混合气体的原料气体生长n-GaN来形成第一半导体层121。Si用作n型杂质元素，使用SiH4等作为原料气体将Si以1×1015 cm-3至1×1018 cm-3(例如，5×1016 cm-3)的密度掺杂。
在衬底温度在900℃至1100℃的条件下通过使用TMG和NH3以及包含p型杂质元素的气体的混合气体的原料气体生长p-GaN来形成第二半导体层122。Mg用作p型杂质元素，使用Cp2Mg(二茂镁)等作为原料气体将Mg以5×1018cm-3至5×1029cm-3(例如，1×1019cm-3)的密度掺杂。注意，在形成第二半导体层122的膜之后，在400℃至1000℃的温度下在N2气氛中实施热处理以将其活化为p型。
在衬底温度在900℃至1100℃的条件下通过使用TMG和NH3以及包含n型杂质元素的气体的混合气体的原料气体生长n-GaN来形成第三半导体层123。Si用作n型杂质元素，使用SiH4等作为原料气体将Si以1×1015cm-3至1×1018cm-3(例如，5×1016cm-3)的密度掺杂。
接下来，如图16B所示，在第三半导体层123上形成硬掩模171。具体地，通过CVD在第三半导体层123上形成厚度为约500nm的Si3N4膜。此后，在Si3N4膜上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成光致抗蚀剂图案(未示出)。此后，通过使用氟基气体作为蚀刻气体的干法蚀刻(例如RIE(反应离子蚀刻)等)在未形成光致抗蚀剂图案的区域中去除Si3N4膜。因而，硬掩模171形成在第三半导体层123上。此后，通过有机溶剂等去除光致抗蚀剂图案(未示出)。注意以上所述的为Si3N4膜通过干法蚀刻去除的情况。可替代地，可以通过使用缓冲氢氟酸等作为蚀刻液的湿法蚀刻来去除Si3N4膜。此外，形成硬掩模171的材料可以为通过CVD、溅射、SOG等形成的SiO2。以该方式形成的硬掩模171包括沿着第三半导体层123中的GaN的m轴<1-100>的指状开口171a。
接下来，如图16C所示，通过使用硬掩模171作为掩模借助干法蚀刻(例如RIE等)去除第三半导体层123、第二半导体层122和第一半导体层121的一部分来形成第一开口172。氯基气体用作该干法蚀刻的蚀刻气体。此时，进行蚀刻，使得开口172的侧壁172a几乎垂直于衬底111以使第一开口172的侧壁172a为a面(11-20)或接近于a面(11-20)的表面。因而，第一开口172形成为其中第一半导体层121在底部172b处露出。
接下来，如图17A所示，在硬掩模171、露出在第一开口172的底部172b上的第一半导体层121等上形成光致抗蚀剂图案173。该光致抗蚀剂图案173具有形成在第一开口172的底部172b的中部处的开口173a。具体地，光致抗蚀剂图案173通过在硬掩模171、在第一开口172的底部172b处露出的第一半导体层121等上施加光致抗蚀剂来形成，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影。
接下来，如图17B所示，通过借助干法蚀刻(例如RIE等)去除第一半导体层121的在光致抗蚀剂图案173的开口173a处的部分来形成第二开口174。此时，第二开口174通过干法蚀刻(例如RIE等)形成，使得第二开口174的底部174b位于相对于第一开口172的底部172b深数纳米至数十纳米。因而，第二开口174的侧壁174a形成在第一开口172的底部172b与第二开口174的底部174b之间。此后，通过有机溶剂等去除光致抗蚀剂图案173。
接下来，如图17C所示，通过湿法蚀刻去除第一半导体层121的在第一开口172的底部172b处的部分。将高温KOH溶剂或TMAH(三甲基铝氢氧化物)溶剂作为蚀刻液用于该湿法蚀刻，该蚀刻液为例如温度在75℃并且浓度为2mol/L的KOH溶剂或者温度在75℃浓度为25％的TMAH溶剂。注意可以将除KOH溶剂或TMAH溶剂之外的碱性蚀刻液用作该湿法蚀刻的蚀刻液。因而，通过处理第一开口172和第二开口174形成栅极沟槽150。该栅极沟槽150具有这样的底部的端部150a：该底部的端部150a形成为相对于衬底111的角度为10°至30°的斜面，并且底部的端部150a在比底部的中部150b更浅的位置处形成。此外，通过湿法蚀刻几乎没有去除第二开口174的底部174b，原因是其为c面(0001)。因此，第二开口174的底部174b为栅极沟槽150的底部的中部150b。
将基于图20A至图20C详细描述该湿法蚀刻工艺。图20A为图17B中所示的状态下的核心部分的放大图。在该状态下，如上所述第二开口174形成在第一开口172的底部172b处。此外，硬掩模171形成在除形成第一开口172和第二开口174的以外区域的第三半导体层123上。第二开口174的底部174b形成在比第一开口172的底部172b更深的位置处，并且在第二开口174的底部174b与第一开口172的底部172b之间形成台阶部分。在本实施方案中，第一开口172的底部172b中的第二开口174的一侧上的边缘将称为第一开口172的底部172b的角部172c。注意，在该状态下，第一开口172的侧壁172a和第二开口174的侧壁174a为a面(11-20)或接近于a面(11-20)的表面。此外，第一开口172的底部172b和第二开口174的底部174b为c面(0001)或接近于c面(0001)的表面。
通过从图20A中所示的状态进行使用高温KOH溶剂或TMAH溶剂的湿法蚀刻，蚀刻从第一开口172的底部172b的角部172c开始逐渐进行。因而，如图20B所示，形成相对于衬底111的角度为10°至30°的斜面172d。此时，因为上方形成有硬掩模171，所以第一开口172的侧壁172a几乎未被蚀刻。
此后，通过进一步进行湿法蚀刻，如图20C所示，进一步进行从第一开口172的底部172b的角部172c开始的蚀刻，这使斜面172d与第二开口174的底部174b接触。因而，形成栅极沟槽150。在该栅极沟槽150中，端部150a由底部处的斜面172d形成，并且底部的中部150b由第二开口174的底部174b形成。也就是说，第一开口172的底部172b为c面(0001)或接近于c面(0001)的表面，并且第二开口174的侧壁为a面(11-20)或接近于a面(11-20)的表面。因此，如图10所示第一开口172的底部172b处的角部172c处的Ga具有悬空键，并且具有这样的悬空键的Ga易于被去除，这使蚀刻从这种部分进行。
接下来，如图18A所示通过湿法蚀刻去除硬掩模171。对于该湿法蚀刻，将氢氟酸等用作蚀刻液。注意图21为该状态下的顶视图，并且图18A为沿着图21的点划线21A-21B所截取的横截面图。
接下来，如图18B所示，在衬底111的背面(即表面的另一侧)上形成漏电极143。具体地，通过真空沉积形成由Ti/Al制成的堆叠金属膜以形成漏电极143。在堆叠金属膜中，堆积厚度为约10nm的Ti膜和厚度为约300nm的Al膜。
接下来，如图18C所示，形成源电极142。具体地，通过在栅极沟槽150中的第一半导体层121和第三半导体层123上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成源电极142的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过真空沉积在形成光致抗蚀剂图案的表面上形成由Ti/Al制成的堆叠金属膜。在堆叠金属膜中，堆积有厚度为约10nm的Ti膜和厚度为约300nm的Al膜。此后，通过浸入到有机溶剂等中，形成在光致抗蚀剂图案上的堆叠金属膜通过剥离与光致抗蚀剂图案一起被去除。因而，源电极142由剩余的堆叠金属膜形成。此后，在400℃至1000℃的温度下(例如在700℃的温度下)在氮气气氛中实施热处理。因而，在源电极142和漏电极143之间建立欧姆接触。注意图22为该状态下的顶视图并且图18C为沿着图22的点划线22A-22B所截取的横截面图。
接下来，如图19A所示，在形成栅极沟槽150的区域中的第一半导体层121等上以及在第三半导体层123上形成绝缘膜131t。具体地，绝缘膜131t通过借助ALD(原子层沉积)形成具有约50nm厚度的Al2O3膜来形成。绝缘膜131t可以由除Al2O3之外的材料形成，只要其为氧化物或氮化物即可，例如，选自SiO2、HfO2、Ga2O3、Si3N4等的一种或更多种材料。此外，可以将这些材料进行堆叠以形成该膜。
接下来，如图19B所示，形成栅电极141。具体地，通过在绝缘膜131t的表面上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待形成栅电极141的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过真空沉积在形成光致抗蚀剂图案的表面上形成由Ni/Au制成的堆叠金属膜。此后，通过浸入到有机溶剂等中，形成在光致抗蚀剂图案上的堆叠金属膜通过剥离与光致抗蚀剂图案一起被去除。因而，栅电极141由栅极沟槽150中的剩余的堆叠金属膜形成。
接下来，如图19C所示，通过去除覆盖源电极142的绝缘膜131t来露出源电极142。具体地，通过在绝缘膜131t的表面上施加光致抗蚀剂，然后通过曝光装置对该光致抗蚀剂进行曝光并且进行显影，形成在待露出源电极142的区域中具有开口的光致抗蚀剂图案(未示出)。此后，通过干法蚀刻或湿法蚀刻在未形成光致抗蚀剂图案的区域中去除绝缘膜131t以形成绝缘层131作为栅极绝缘膜。注意如果绝缘膜131t由Al2O3形成，则可以通过离子研磨(ion milling)等去除绝缘膜131t，此外，光致抗蚀剂图案(未示出)通过有机溶剂等去除。
此后，可以形成层间绝缘膜(未示出)以形成接线等。此外，可以通过使源电极142的一部分与在第二半导体层122等中的GaN接触来形成体二极管。
本实施方案中的半导体器件可以通过以上工艺制造。
[第三实施方案]
接下来，将描述第三实施方案。本实施方案涉及半导体器件、电源装置以及高频放大器。
本实施方案中的半导体器件为包含在分立封装件中的根据第一实施方案或第二实施方案的半导体器件，并且将基于图24描述分立封装的半导体器件。注意图24示意性示出了分立封装的半导体器件的内部，其中电极等的位置可以与第一实施方案或第二实施方案中的电极等的位置不同。此外，在本实施方案中，存在如下情况，即，假设在第一实施方案或第二实施方案中，形成具有UMOS结构的单个晶体管或单个HEMT作为半导体器件。
首先，通过划片(dicing)等切开根据第一实施方案或第二实施方案制造的半导体器件以形成半导体芯片410，该半导体芯片410为由GaN半导体材料制成的HEMT等。通过管芯粘合剂430(例如钎料等)将半导体芯片410固定在引线框420上。注意半导体芯片410对应于第一实施方案和第二实施方案中的半导体器件之一。
接下来，通过接合线431将栅电极411与栅极引线421连接；通过接合线432将源电极412与源极引线422连接；并且通过接合线433将漏电极413与漏极引线423连接。注意接合线431、432和433由金属材料(例如Al)形成。此外，在本实施方案中栅电极411为栅电极焊盘，该栅电极焊盘与根据第一实施方案的半导体器件的栅电极41或根据第二实施方案的半导体器件的栅电极141连接。此外，源电极412为源电极焊盘，该源电极焊盘与根据第一实施方案的半导体器件的源电极42或根据第二实施方案的半导体器件的源电极142连接。此外，漏电极413为漏电极焊盘，该漏电极焊盘与根据第一实施方案的半导体器件的漏电极43或根据第二实施方案的半导体器件的漏电极143连接。
接下来，使用模制树脂440通过传递成型法进行树脂密封。因而，使用GaN半导体材料的HEMT等可以制造为分立封装的半导体器件。
接下来，将根据本实施方案描述电源装置和高频放大器。本实施方案中的电源装置和高频放大器分别为使用第一实施方案和第二实施方案中的半导体器件之一的电源装置和高频放大器。
首先，将基于图25描述本实施方案中的电源装置。本实施方案中的电源装置460包括高压初级电路461、低压次级电路462以及布置在初级电路461与次级电路462之间的变压器463。初级电路461包括AC电源464、所谓的桥式整流电路465、多个开关元件466(图25中所示的实施例中为四个)以及开关元件467。次级电路462包括多个开关元件468(图25中所示的实施例中为三个)。在图25中所示的实施例中，根据第一实施方案或第二实施方案的半导体器件用作初级电路461中的开关元件466和开关元件467。注意优选的是，初级电路461中的开关元件466和开关元件467为常断型半导体器件。此外，用在次级电路462中的开关元件468分别使用由硅形成的常规MISFET(金属绝缘半导体场效应晶体管)。
接下来，将基于图26描述本实施方案中的高频放大器。本实施方案中的高频放大器470可以用作例如用于手机用基站的功率放大器。该高频放大器470包括数字预失真电路471、混频器472、功率放大器473以及定向耦合器474。数字预失真电路471对输入信号的非线性失真进行补偿。混频器472将已经经非线性失真补偿的输入信号与交流信号进行混频。功率放大器473将已经与交流信号进行混频的输入信号放大。在图26中所示的实施例中，功率放大器473包括根据第一实施方案或第二实施方案的半导体器件。定向耦合器474监控输入信号和输出信号。在图26中所示的电路中，例如通过接通/断开开关元件，可以通过使用混频器472将输出信号与交流信号进行混频，并且将混频的信号传输到数字预失真电路471。
以上已经详细描述了实施方案。此外，本发明不限于这些实施方案，而是在未脱离本发明的范围的情况下可以做出各种变型和修改。

Claims (18)

1.一种半导体器件，包括：
由氮化物半导体制成并形成在衬底上的第一半导体层；
由氮化物半导体制成并形成在所述第一半导体层上的第二半导体层；
在所述第二半导体层中或者在所述第二半导体层和所述第一半导体层中形成的栅极沟槽；
在所述栅极沟槽处形成的栅电极；以及
在所述第二半导体层上形成的源电极和漏电极，
其中，所述栅极沟槽距所述栅极沟槽的底部在端部处的深度比在所述栅极沟槽的底部的中部处更浅，
所述栅极沟槽的侧壁由a面形成，
所述栅极沟槽的所述底部的所述中部由c面形成，并且
所述栅极沟槽的所述底部的所述端部形成从所述c面到所述a面的斜面。
2.根据权利要求1所述的半导体器件，其中所述第一半导体层由包含GaN的材料制成，并且所述第二半导体层由包含AlGaN的材料制成。
3.根据权利要求1所述的半导体器件，还包括：
在所述栅极沟槽处形成的绝缘层，其中所述栅电极形成在所述绝缘层上。
4.根据权利要求1所述的半导体器件，还包括：
由氮化物半导体制成并形成在所述第二半导体层上的第一导电型的第三半导体层。
5.一种半导体器件，包括：
由氮化物半导体制成并形成在具有导电性的衬底的表面上的第一导电型的第一半导体层；
由氮化物半导体制成并形成在所述第一半导体层上的第二导电型的第二半导体层；
由氮化物半导体制成并形成在所述第二半导体层上的所述第一导电型的第三半导体层；
在所述第三半导体层、所述第二半导体层和所述第一半导体层中形成的栅极沟槽；
在所述栅极沟槽处形成的绝缘层；
在所述栅极沟槽处形成的栅电极；
在所述第三半导体层上形成的源电极；以及
在所述衬底的另一表面上形成的漏电极，
其中，所述栅极沟槽距所述栅极沟槽的底部在端部处的深度比在所述栅极沟槽的底部的中部处更浅，
所述栅极沟槽的侧壁由a面形成，
所述栅极沟槽的所述底部的所述中部由c面形成，并且
所述栅极沟槽的所述底部的所述端部形成从所述c面到所述a面的斜面。
6.根据权利要求5所述的半导体器件，其中所述第一半导体层、所述第二半导体层和所述第三半导体层分别由包含GaN的材料制成。
7.根据权利要求5所述的半导体器件，其中所述第一导电型为n型，并且所述第一半导体层和所述第三半导体层具有作为杂质元素掺杂的Si，以及
其中所述第二导电型为p型，并且所述第二半导体层具有作为杂质元素掺杂的Mg。
8.一种半导体器件的制造方法，所述方法包括：
在衬底上形成由氮化物半导体制成的第一半导体层；
在所述第一半导体层上形成由氮化物半导体制成的第二半导体层；
通过干法蚀刻在所述第二半导体层中或者在所述第二半导体层和所述第一半导体层中形成第一开口；
通过干法蚀刻在所述第一开口的底部处形成第二开口，并且形成角部，所述角部由作为c面的所述第一开口的所述底部和作为a面的所述第二开口的侧壁形成；
在形成所述第二开口之后通过借助湿法蚀刻去除所述角部形成斜面，以形成栅极沟槽；
在所述栅极沟槽处形成栅电极；以及
在所述第二半导体层上形成源电极和漏电极。
9.根据权利要求8所述的制造方法，其中所述第一半导体层由包含GaN的材料制成，并且所述第二半导体层由包含AlGaN的材料制成。
10.根据权利要求8所述的制造方法，其中形成所述第一半导体层和形成所述第二半导体层分别通过MOCVD形成所述第一半导体层和所述第二半导体层。
11.根据权利要求8所述的制造方法，还包括：
在形成所述栅极沟槽之后，在所述栅极沟槽处形成绝缘层，
形成栅电极，其中所述形成栅电极为在形成在所述栅极沟槽处的所述绝缘层上形成所述栅电极。
12.一种半导体器件的制造方法，包括：
在具有导电性的衬底的表面上形成由氮化物半导体制成的第一导电型的第一半导体层，在所述第一半导体层上形成由氮化物半导体制成的第二导电型的第二半导体层，以及在所述第二半导体层上形成由氮化物半导体制成的所述第一导电型的第三半导体层；
通过干法蚀刻在第三半导体层、第二半导体层和第一半导体层中形成第一开口；
通过干法蚀刻在所述第一开口的底部处形成第二开口，并且形成角部，所述角部由作为c面的所述第一开口的所述底部和作为a面的所述第二开口的侧壁形成；
在形成所述第二开口之后通过借助湿法蚀刻去除所述角部形成斜面，以形成栅极沟槽；
在所述栅极沟槽处形成绝缘层；
在形成在所述栅极沟槽处的所述绝缘层上形成栅电极；
在所述第三半导体层上形成源电极；以及
在所述衬底的另一表面上形成漏电极。
13.根据权利要求12所述的制造方法，其中所述第一半导体层、所述第二半导体层和所述第三半导体层分别由包含GaN的材料制成。
14.根据权利要求12所述的制造方法，其中形成所述第一半导体层、所述第二半导体层和所述第三半导体层分别通过MOCVD形成所述第一半导体层、所述第二半导体层和所述第三半导体层。
15.根据权利要求12所述的制造方法，其中所述栅极沟槽的侧壁由a面形成。
16.根据权利要求12所述的制造方法，其中所述湿法蚀刻使用KOH或TMAH作为蚀刻剂。
17.一种电源装置，所述电源装置包括根据权利要求1所述的半导体器件。
18.一种放大器，所述放大器包括根据权利要求1所述的半导体器件。
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