JPH06338618A - 半導体記憶装置及びその情報記憶方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、新規な動作原理に基づく半導体記
憶装置に関し、単純な構造で１メモリセル当たりの配線
数が少なく、高速書込み、高速読出しが可能であり、微
細化に適している半導体記憶装置を提供する。 【構成】 半絶縁性半導体基板１０上に、ノンドープの
厚いバリア層１２と、不純物がドープされた浮遊導電層
１４と、浮遊導電層側のバリア高さが高い非対称なバリ
アを有する薄いバリア層１６と、チャネル層１８とを積
層し、チャネル層１８上に第１電２２極及び第２電極２
４とを設け、第１電極２２より第２電極２４間に書込み
バイアス電圧を印加することにより、第１電極２２から
薄いバリア層１６を介して浮遊電極層１４に電子を注入
して情報を書込み、第１電極２２と第２電極２４間に書
込バイアス電圧よりも低い読出しバイアス電圧を印加し
たときにチャネル層１８に電流が流れるか否かに基づい
て記憶された情報を読出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は新規な動作原理に基づく
半導体記憶装置及びその情報記憶方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の進歩には著しい
ものがあり、高速化・高集積化にたいする要求が益々高
まってきている。特に、シリコン半導体によるＭＯＳＦ
ＥＴを用いた半導体記憶装置の高集積化は著しく、例え
ば、メモリセルにひとつのＭＯＳＦＥＴを用いた１ＭＯ
Ｓセル方式のダイナミックメモリ（ＤＲＡＭ）の場合、
現在、１Ｍビットから４Ｍビットの大容量のＤＲＡＭが
市販されており、６４Ｍビットから１２８Ｍビットの大
容量のＤＲＡＭが試作の段階になっている。

【０００３】ＤＲＡＭの高集積化に伴なって、メモリセ
ルを構成するトランジスタやコンデンサの微細化が進ん
でおり、メモリセルのサイズも２μｍ角程度まで微細化
されてきている。１ＭＯＳメモリ方式のＤＲＡＭでは、
０と１の記憶状態を、コンデンサに蓄積された電荷量に
より識別しているため、コンデンサの容量を配線容量等
の外部の容量と比較して相対的に大きくとる必要があ
り、コンデンサとして大きな表面積が必要である。この
ため、半導体基板中に溝を掘る構造にしたり、コンデン
サをフィン型構造にしたりして、小さな面積のメモリセ
ルに大きな表面積のコンデンサを実現している。しかし
ながら、このような方法によっても現状以上の微細化は
困難な状況になっている。

【０００４】また、半導体記憶装置としてＤＲＡＭとは
別に、電気的に書込み可能な読出し専用のメモリ（ＥＰ
ＲＯＭ）が知られている（Ｓ．Ｍ．ジー編、「半導体デ
バイス」、第５０１頁、A WILEY INTER SCIENCE PUBLIC
ATION 、 １９８１）。このＥＲＯＭについても、ひとつ
のメモリセルに対して、電気的な書込みに時間がかかる
３本の配線を設ける必要があったり、また、配線が２本
の場合でも非常に高い電圧が必要なので、高集積化に対
する大きな障壁となっている。

【０００５】このような現状に対して、量子効果、特に
共鳴トンネル効果による微分負性抵抗を用いた記憶素子
（スタティックＲＡＭ（ＳＲＡＭ））の研究が行われて
いる（Federico Capasso (Ed.), "Physics of Quantum
Electron Devices", pp.207-208, Springer-Verlay, 19
90；Y.Watanabe, et al., "Monolithic Integrationof
InGaAs/InAlAs Resonant Tunneling Dioge and HEMT fo
r Single-TransistorCell SRAM Application", IEEE IE
DM 92-475, 1992) 。

【０００６】例えば、ＦＥＴの負荷素子として共鳴トン
ネルバリア（ＲＴＢ）を用いた記憶素子や、２つの共鳴
トンネルバリアを直列に接続し、この共鳴トンネリング
バリアによる２つの安定点の電圧を、隣接するＦＥＴの
ゲート電極により変化させて情報を書込み、このＦＥＴ
により記憶情報を読出すＳＲＡＭ素子や、２つの共鳴ト
ンネリングバリア下に設けられたしきい値ダイオードに
より書込み・読出しを行うＳＲＡＭ素子等が提案されて
いる。

【０００７】

【発明が解決しようとする課題】しかしながら、これら
の記憶素子においても、１メモリセル当たりの配線数が
３本以上であり、メモリセルの面積もそれほど小さくな
らないという問題があった。また、これら記憶素子は、
共鳴トンネルバリア（ＲＴＢ）のバレー電流により記憶
情報を保持するため、ピーク電流に対してバレー電流を
十分小さくすることが望ましいが、現状ではピーク電流
とバレー電流の比は１０〜１００程度であり、バレー電
流を十分小さくすることができないという問題があっ
た。

【０００８】本発明の目的は、単純な構造で１メモリセ
ル当たりの配線数が少なく、高速書込み、高速読出しが
可能であり、微細化に適している半導体記憶装置及びそ
の情報記憶方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成されたノンドープの厚いバ
リア層と、前記厚いバリア層上に形成され、不純物がド
ープされた浮遊導電層と、前記浮遊導電層上に形成さ
れ、前記浮遊導電層側のバリア高さが高い非対称なバリ
アを有する薄いバリア層と、前記薄いバリア層上に形成
されたチャネル層と、前記チャネル層上に形成された第
１電極及び第２電極とを有することを特徴とする半導体
記憶装置によって達成される。

【００１０】上記目的は、上述した半導体記憶装置に対
して、前記第１電極より前記第２電極の方が電位が高い
書込みバイアス電圧を印加することにより、前記第１電
極から前記薄いバリア層を介して前記浮遊電極層に電子
を注入して前記浮遊電極層に情報を書込み、前記第１電
極と前記第２電極間に前記書込バイアス電圧よりも低い
読出しバイアス電圧を印加し、前記チャネル層に電流が
流れるか否かに基づいて、前記浮遊電極層に記憶された
情報を読出すことを特徴とする半導体記憶装置の情報記
憶方法によって達成される。

【００１１】上記目的は、半導体基板と、前記半導体基
板上に形成されたノンドープの厚いバリア層と、前記厚
いバリア層上に形成され、不純物がドープされた浮遊導
電層と、前記浮遊導電層上に形成され、前記浮遊導電層
側の共鳴準位が高い非対称な共鳴トンネリングバリアを
有する薄いバリア層と、前記薄いバリア層上に形成され
たチャネル層と、前記チャネル層上に形成された第１電
極及び第２電極とを有することを特徴とする半導体記憶
装置によって達成される。

【００１２】上記目的は、上述した半導体記憶装置に対
して、前記第１電極より前記第２電極の方が電位が高い
書込みバイアス電圧を印加することにより、前記第１電
極から前記薄いバリア層を介して前記浮遊電極層に電子
を注入して前記浮遊電極層に情報を書込み、前記第１電
極と前記第２電極間に前記書込バイアス電圧よりも低い
読出しバイアス電圧を印加し、前記チャネル層に電流が
流れるか否かに基づいて、前記浮遊電極層に記憶された
情報を読出し、前記書込みバイアス電圧よりも高い消去
バイアス電圧を前記第１電極及び前記第２電極に印加す
ることにより、前記第２電極から前記薄いバリア層を介
して前記浮遊電極層に蓄積された電子を放出して前記浮
遊電極層の情報を消去することを特徴とする半導体記憶
装置の情報記憶方法によって達成される。

【００１３】上記目的は、半導体基板と、前記半導体基
板上に形成されたノンドープの厚いバリア層と、前記厚
いバリア層上に形成され、不純物がドープされた浮遊導
電層と、前記浮遊導電層上に形成され、前記浮遊導電層
側のバリア高さが低い非対称なバリアを有する中間バリ
ア層と、前記中間バリア層上に形成されたチャネル層
と、前記チャネル層上に形成され、バリア高さが変化し
ない対称なバリアを有する薄いバリア層と、前記薄いバ
リア層上に形成された第１電極及び第２電極とを有する
ことを特徴とする半導体記憶装置によって達成される。

【００１４】上記目的は、半導体基板と、前記半導体基
板上に形成されたノンドープの厚いバリア層と、前記厚
いバリア層上に形成され、不純物がドープされた浮遊導
電層と、前記浮遊導電層上に形成され、バリア高さが変
化しない対称なバリアを有する中間バリア層と、前記中
間バリア層上に形成されたチャネル層と、前記チャネル
層上に形成され、共鳴トンネリングバリアを有する薄い
バリア層と、前記薄いバリア層上に形成された第１電極
及び第２電極とを有することを特徴とする半導体記憶装
置によって達成される。

【００１５】上記目的は、上述した半導体記憶装置に対
して、前記第１電極より前記第２電極の方が電位が高い
書込みバイアス電圧を印加することにより、前記第１電
極から前記薄いバリア層及び前記中間バリア層を通して
前記浮遊電極層に電子を注入して前記浮遊電極層に情報
を書込み、前記第１電極と前記第２電極間に前記書込バ
イアス電圧よりも低い読出しバイアス電圧を印加し、前
記チャネル層に電流が流れるか否かに基づいて、前記浮
遊電極層に記憶された情報を読出し、前記書込みバイア
ス電圧よりも高い消去バイアス電圧を前記第１電極及び
前記第２電極に印加することにより、前記第２電極から
前記薄いバリア層及び前記中間バリア層を通して前記浮
遊電極層に蓄積された電子を放出して前記浮遊電極層の
情報を消去することを特徴とする半導体記憶装置の情報
記憶方法によって達成される。

【００１６】上記目的は、半導体基板と、前記半導体基
板上に形成されたノンドープの厚いバリア層と、前記厚
いバリア層上に形成され、不純物がドープされた浮遊導
電層と、前記浮遊導電層上に形成され、前記浮遊導電層
側のバリア高さが低い非対称なバリアを有する薄いバリ
ア層と、前記薄いバリア層上に形成されたチャネル層
と、前記チャネル層上に形成された第１電極及び第２電
極とを有することを特徴とする半導体記憶装置によって
達成される。

【００１７】上記目的は、上述した半導体記憶装置に対
して、前記第１電極より前記第２電極の方が電位が高い
書込みバイアス電圧を印加することにより、前記浮遊電
極層から前記薄いバリア層を介して電子を放出し、前記
チャネル層内に電子蓄積層を形成して、前記浮遊電極層
に情報を書込み、前記第１電極と前記第２電極間に前記
書込バイアス電圧よりも低い読出しバイアス電圧を印加
し、前記チャネル層に電流が流れるか否かに基づいて、
前記浮遊電極層に記憶された情報を読出し、前記第１電
極と前記第２電極間に前記書込バイアス電圧よりも低く
前記読出しバイアス電圧よりも高い消去バイアス電圧を
印加することにより、前記チャネル層内の前記電子蓄積
層から前記薄いバリア層を通して前記浮遊電極層に電子
を注入して前記浮遊電極層の情報を消去することを特徴
とする半導体記憶装置の情報記憶方法によって達成され
る。

【００１８】

【作用】本発明によれば、半導体基板上に、ノンドープ
の厚いバリア層と、不純物がドープされた浮遊導電層
と、浮遊導電層側のバリア高さが高い非対称なバリアを
有する薄いバリア層と、チャネル層とを積層し、チャネ
ル層上に第１電極及び第２電極とを設けたので、第１電
極より第２電極の方が電位が高い書込みバイアス電圧を
印加することにより、第１電極から薄いバリア層を介し
て浮遊電極層に注入される電子の量が浮遊電極層から薄
いバリア層を介して第２電極に放出される電子の量より
多いことを利用して、浮遊電極層に電子を注入して情報
を書込み、第１電極と第２電極間に書込バイアス電圧よ
りも低い読出しバイアス電圧を印加したときにチャネル
層に電流が流れるか否かに基づいて記憶された情報を読
出すようにすることができる。

【００１９】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側の共鳴準位が高い非対称な共
鳴トンネリングバリアを有する薄いバリア層と、チャネ
ル層とを積層し、チャネル層上に第１電極及び第２電極
とを設けたので、第１電極より第２電極の方が電位が高
い書込みバイアス電圧を印加することにより、第１電極
から薄いバリア層を介して浮遊電極層に注入される電子
の量が浮遊電極層から薄いバリア層を介して第２電極に
放出される電子の量より多いことを利用して、浮遊電極
層に電子を注入して情報を書込み、第１電極と第２電極
間に書込バイアス電圧よりも低い読出しバイアス電圧を
印加したときにチャネル層に電流が流れるか否かに基づ
いて記憶された情報を読出し、書込みバイアス電圧より
も高い消去バイアス電圧を第１電極及び第２電極に印加
することにより、浮遊電極層から薄いバリア層を介して
第２電極に放出される電子の量が第１電極から薄いバリ
ア層を介して浮遊電極層に注入される電子の量より多い
ことを利用して、浮遊電極層に蓄積された電子を放出し
て情報を消去するようにすることができる。

【００２０】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側のバリア高さが低い非対称な
バリアを有する中間バリア層と、チャネル層と、バリア
高さが変化しない対称なバリアを有する薄いバリア層と
を積層し、薄いバリア層上に第１電極及び第２電極とを
設けたので、第１電極より第２電極の方が電位が高い書
込みバイアス電圧を印加することにより、第１電極から
薄いバリア層及び中間バリア層を介して浮遊電極層に注
入される電子の量が浮遊電極層から中間バリア層及び薄
いバリア層を介して第２電極に放出される電子の量より
多いことを利用して、第１電極から薄いバリア層及び中
間バリア層を通して浮遊電極層に電子を注入して浮遊電
極層に情報を書込み、第１電極と第２電極間に書込バイ
アス電圧よりも低い読出しバイアス電圧を印加したとき
にチャネル層に電流が流れるか否かに基づいて記憶され
た情報を読出し、書込みバイアス電圧よりも高い消去バ
イアス電圧を第１電極及び第２電極に印加することによ
り、浮遊電極層から薄いバリア層及び中間バリア層を介
して第２電極に放出される電子の量が第１電極から薄い
バリア層及び中間バリア層を介して浮遊電極層に注入さ
れる電子の量より多いことを利用して、第２電極から薄
いバリア層及び中間バリア層を通して浮遊電極層に蓄積
された電子を放出して浮遊電極層の情報を消去するよう
にすることができる。

【００２１】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、バリア高さが変化しない対称なバリアを有
する中間バリア層と、チャネル層と、共鳴トンネリング
バリアを有する薄いバリア層とを積層し、薄いバリア層
上に第１電極及び第２電極とを設けたので、第１電極よ
り第２電極の方が電位が高い書込みバイアス電圧を印加
することにより、第１電極から薄いバリア層及び中間バ
リア層を介して浮遊電極層に注入される電子の量が浮遊
電極層から中間バリア層及び薄いバリア層を介して第２
電極に放出される電子の量より多いことを利用して、第
１電極から薄いバリア層及び中間バリア層を通して浮遊
電極層に電子を注入して浮遊電極層に情報を書込み、第
１電極と第２電極間に書込バイアス電圧よりも低い読出
しバイアス電圧を印加したときにチャネル層に電流が流
れるか否かに基づいて記憶された情報を読出し、書込み
バイアス電圧よりも高い消去バイアス電圧を第１電極及
び第２電極に印加することにより、浮遊電極層から薄い
バリア層及び中間バリア層を介して第２電極に放出され
る電子の量が第１電極から薄いバリア層及び中間バリア
層を介して浮遊電極層に注入される電子の量より多いこ
とを利用して、第２電極から薄いバリア層及び中間バリ
ア層を通して浮遊電極層に蓄積された電子を放出して浮
遊電極層の情報を消去するようにすることができる。

【００２２】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側のバリア高さが高い非対称な
バリアを有する薄いバリア層と、チャネル層とを積層
し、チャネル層上に第１電極及び第２電極とを設けたの
で、第１電極より第２電極の方が電位が高い書込みバイ
アス電圧を印加することにより、浮遊電極層から薄いバ
リア層を介して第２電極に放出される電子の量が第１電
極から薄いバリア層を介して浮遊電極層に注入される電
子の量より多いことを利用して、浮遊電極層から電子を
放出して情報を書込み、第１電極と第２電極間に書込バ
イアス電圧よりも低い読出しバイアス電圧を印加したと
きにチャネル層に電流が流れるか否かに基づいて記憶さ
れた情報を読出し、第１電極と第２電極間に書込バイア
ス電圧よりも低く読出しバイアス電圧よりも高い消去バ
イアス電圧を印加することにより、チャネル層内の電子
蓄積層から薄いバリア層を通して浮遊電極層に電子を注
入して浮遊電極層の情報を消去するようにすることがで
きる。

【００２３】

【実施例】本発明の第１の実施例による半導体記憶装置
を図１及び図２を用いて説明する。半絶縁性ＩｎＰ基板
１０上には、ノンドープのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓか
らなる約３００ｎｍ厚の厚いバリア層１２が形成されて
いる。厚いバリア層１２上には、シリコン（Ｓｉ）のド
ープ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ
からなる約２００ｎｍ厚の浮遊導電層１４が形成されて
いる。

【００２４】浮遊電極層１４上には、ノンドープのｉ−
Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる約２０
ｎｍ厚の薄いバリア層１６が形成されている。薄いバリ
ア層１６のｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓ
のアルミニウムの組成比（ｘ値）は、半絶縁性ＩｎＰ基
板１０側から表面側に向かってｘ＝１．０から０．５ま
で直線的に変化している。薄いバリア層１６は、図１
（ｂ）に示すように、浮遊電極層１４側のバリア高さが
０．５３ｅＶと高く、徐々にバリア高さが低くなり、上
面のバリア高さが０．２７ｅＶとなっている。

【００２５】薄いバリア層１６上には、シリコンのドー
プ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ _0.53Ｇａ_0.47Ａｓか
らなる約３０ｎｍ厚のチャネル層１８が形成されてい
る。チャネル層１８上には、シリコンのドープ量を５×
１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3まで変化させた約２
０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０ａと、シリ
コンのドープ量が５×１０¹⁹ｃｍ^-3の約５０ｎｍ厚のｎ
−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０ｂからなるコンタクト層
２０が形成されている。コンタクト層２０は、２つの電
極を形成するための凸部が設けられている。

【００２６】コンタクト層２０の２つの凸部には、約２
００ｎｍ厚のタングステンシリサイド（ＷＳｉ）層から
なる第１電極２２、第２電極２４が形成されている。第
１電極２２、第２電極２４は、タングステンシリサイド
層の代わりに、約２０ｎｍ厚のクロム層と約１９０ｎｍ
厚の金層とを積層したＣｒ／Ａｕ層や、約６０ｎｍ厚の
パラジウム層と約８０ｎｍ厚のゲルマニウム層を積層し
たＰｄ／Ｇｅ層を用いてもよい。

【００２７】次に、本実施例による半導体記憶装置の記
憶方法について図２を用いて説明する。図２は本実施例
の薄いバリア層の順方向と逆方向の電流電圧特性を示す
グラフである。まず、情報の書込み方法について説明す
る。この半導体記憶装置に情報を書込む場合には、第１
電極２２と第２電極２４の一方、例えば、第１電極２２
を接地し、第２電極２４を正の電位にする書込みバイア
ス電圧を印加する。このような書込みバイアス電圧を印
加すると、電子は第１電極２２からチャネル層１８を通
って第２電極２４に流れると共に、チャネル層１８から
薄いバリア層１６をトンネルして浮遊電極層１４に注入
され、再度、薄いバリア層１６をトンネルしてチャネル
層１８に流れ、最終的に第２電極２４に達する。

【００２８】薄いバリア層１６は、図２（ｂ）に示すよ
うに、バリア高さが浮遊電極層１４側からチャネル層１
８側に向かって０．５３ｅＶから０．２７ｅＶに傾斜さ
せている。このため、第１電極２２から浮遊電極層１４
に流れる電子に対する順方向のバリアは、図２（ｃ）に
示すように、電子がトンネルしやすいバンド構造とな
る。これに対し、浮遊電極層１４から第２電極２４に流
れる電子に対する逆方向のバリアは、図２（ｄ）に示す
ように、電子がトンネルしにくいバンド構造となる。

【００２９】図２（ａ）に、７７Ｋにおける、傾斜した
バンド構造の薄いバイアス層１６に印加されるバイアス
電圧に対する順方向と逆方向に流れる電流値を示す。バ
イアス電圧が０．５Ｖ程度までは順方向と逆方向の電流
値はほとんど差がなく、その値も０．５Ａ／ｃｍ² 程度
と非常に小さい。しかしながら、０．９Ｖ程度になる
と、順方向と逆方向の電流値は順方向で１０⁵ Ａ／ｃｍ
² 、逆方向で１０² Ａ／ｃｍ² となり、電流値の差が約
１０００倍にもなる。

【００３０】このため、第１電極２２を接地して第２電
極２４に約１．８Ｖの電圧を印加すると、印加した時点
では順方向と逆方向の薄いバリア層１６にほぼ等しいバ
イアス電圧（約０．９Ｖ）が印加されるので、約１ｐｓ
程度の非常に短い時間内に１０^-6Ｃ／ｃｍ² 程度の電荷
量に相当する電子が浮遊電極層１４に蓄積される。その
結果、浮遊電極層１４の電位が約０．２Ｖ程度上がり、
順方向の電流値と逆方向の電流値がほぼ等しくなった電
圧（この場合は、順方向の薄いバリア層１６に０．７Ｖ
程度、逆方向の薄いバリア層１６に１．２Ｖ程度）で平
衡状態に達して、浮遊電極１４に電子が蓄積され情報を
書込むことができる。

【００３１】このとき、第２電極２４の電圧を０Ｖにす
ると、浮遊電極層１４の電位は０．２Ｖ程度高くなる。
しかし、浮遊電極層１４が０．２Ｖ程度高くなったとし
ても、図２（ａ）に示すように、順方向の電流値も逆方
向の電流値も１０^-5Ａ／ｃｍ ² 程度しかなく、浮遊電極
層１４に蓄積された電子はゆっくりと放出され、この状
態は約１０ｍｓ程度保持される。さらに、浮遊電極層１
４から電子が放出されると浮遊電極層１４の電位が低下
して電子はさらにゆっくりと放出される。例えば、浮遊
電極層１４の電位が約０．１Ｖになると、その状態は約
１ｓ程度保持される。

【００３２】次に、情報の読出し方法について説明す
る。第１電極２２からチャネル層１８を通して第２電極
２４に流れる電流は、浮遊電極層１４に電荷が蓄積され
ていない状態では、表面空乏層の影響を受けるだけなの
で、第１電極２２と第２電極２４間に書込みバイアス電
圧より低い１Ｖ程度の読出しバイアス電圧を印加する
と、１０³ Ａ／ｃｍ² 程度の電流が流れる。

【００３３】これに対し、浮遊電極層１４に電荷が蓄積
された状態では、浮遊電極層１４から空乏層が伸びてチ
ャネル層１８は殆ど空乏化され、第１電極２２と第２電
極２４間に電流は殆ど流れなくなる。このように、読出
しバイアス電圧を印加して、第１電極２２と第２電極２
４間に流れる電流の有無を検出することにより、浮遊電
極層１４に電荷が蓄積されたか否かによる記憶情報を読
出すことができる。

【００３４】なお、第１電極２２と第２電極２４間に１
Ｖ程度の読出しバイアス電圧を印加したときに、薄いバ
リア層１６をトンネルして第１電極２２から第２電極２
４間を流れる電流は１０^-4Ａ／ｃｍ² 程度しかないの
で、記憶情報の読出しに影響することはない。本実施例
では、浮遊電極層１４に蓄積された電子は約１秒程度で
放出され、記憶情報は失われるが、薄いバリア層１６を
約２０ｎｍ厚から約３０ｎｍ厚に厚くすることにより、
２４時間程度保持するようにすることが可能である。

【００３５】紫外線を照射することにより浮遊電極層１
４に蓄積された電子を放出して、情報を一括消去するこ
とができる。なお、本実施例ではバリア高さが低いので
可視光線でも消去可能である。なお、本実施例の半導体
記憶装置は、熱電的(thermonic) な電流成分を抑えるた
めに７７Ｋ以下の低温で動作させることが望ましい。

【００３６】このように、本実施例によれば、高速に電
気的に書込み可能な読出し専用のメモリ（ＥＰＲＯＭ）
を実現できる。２本の配線を設けるだけでよいので高集
積化が可能であると共に書込み時間を短縮することがで
きる。また、書込み電圧をシリコンを用いた従来のＤＲ
ＡＭ素子の１０分の１程度に低くすることができる。次
に、本実施例による半導体記憶装置の製造方法について
説明する。

【００３７】まず、電子線ビームエピタキシャル（ＭＢ
Ｅ）法により、半絶縁性ＩｎＰ基板１０上に、ノンドー
プのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚
の厚いバリア層（バッファ層）１２、シリコンのドープ
量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓから
なる約２００ｎｍ厚の浮遊導電層１４、ノンドープのｉ
−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる約２
０ｎｍ厚の薄いバリア層１６、シリコンのドープ量が５
×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約
３０ｎｍ厚のチャネル層１８、シリコンのドープ量を５
×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3まで変化させた約
２０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０ａ、シリ
コンのドープ量が５×１０¹⁹ｃｍ^-3の約５０ｎｍ厚のｎ
−Ｉｎ_{0. 53}Ｇａ_0.47Ａｓ層２０ｂを連続的に結晶成長さ
せる。

【００３８】次に、コンタクト層２０上に、約２００ｎ
ｍ厚のタングステンシリサイド（ＷＳｉ）層、約２０ｎ
ｍ厚のクロム層と約１９０ｎｍ厚の金層とを積層したＣ
ｒ／Ａｕ層、又は、約６０ｎｍ厚のパラジウム層と約８
０ｎｍ厚のゲルマニウム層を積層したＰｄ／Ｇｅ層を形
成する。続いて、通常のフォトリソグラフィ技術により
パターンエッチングして第１電極２２と第２電極２４を
形成する。

【００３９】次に、第１電極２２と第２電極２４をマス
クとして、ＣＨ₄ とＨ₂ を用いたＲＩＥ法によりガス圧
４Ｐａ、ＲＦパワー６０Ｗのエッチング条件により、第
１電極２２と第２電極間のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層
２０ｂとｎ−Ｉｎ_0.53Ｇａ_{0. 47}Ａｓ層２０ａをエッチン
グ除去すると共に、第１電極２２と第２電極２４を取り
囲むように厚いバリア層１２に達するまでエッチング除
去して、本実施例の半導体記憶装置を完成する。

【００４０】次に、本発明の第２の実施例による半導体
記憶装置を図３を用いて説明する。図１に示す第１の実
施例の半導体記憶装置と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。本実施例では、浮
遊導電層１４とチャネル層１８の間の表面リーク電流を
防止するために、図３に示すように、側面にノンドープ
のｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚の
保護層２６を設けている。

【００４１】第１電極２２と第２電極２４周囲をメサエ
ッチングした後に、メサ形状の側面全面に、ＭＢＥ法又
はＭＯＣＶＤ法によりノンドープのｉ−Ｉｎ_0.52Ａｌ
_0.48Ａｓからなる約３００ｎｍ厚の保護層２６を形成す
る。本実施例によれば、側面を保護層により覆ったので
表面リーク電流を防止して浮遊電極層に蓄積された電子
による記憶情報の保持時間が長くなる。

【００４２】次に、本発明の第３の実施例による半導体
記憶装置を図４を用いて説明する。図１に示す第１の実
施例の半導体記憶装置と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。半絶縁性ＩｎＰ基
板１０上には、第１の実施例と同様に、ノンドープのｉ
−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚の厚い
バリア層１２、シリコンのドープ量が５×１０¹⁷ｃｍ^-3
のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約２００ｎｍ厚の
浮遊導電層１４、Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａ
ｓからなる約３０ｎｍ厚の薄いバリア層１６が順番に積
層されている。

【００４３】薄いバリア層１６のＩｎ_0.52（ＡｌｘＧａ
１−ｘ）_0.48Ａｓのアルミニウムの組成比（ｘ値）は、
半絶縁性ＩｎＰ基板１０側から表面側に向かってｘ＝
１．０から０．５まで直線的に変化している。このた
め、薄いバリア層１６は、図４（ｂ）に示すように、浮
遊電極層１４側のバリア高さが０．５３ｅＶと高く、徐
々にバリア高さが低くなり、上面のバリア高さが０．２
７ｅＶとなっている。また、図４（ｂ）に示すように、
薄いバリア層１６の表面側の一部、又は薄いバリア層１
６全部をシリコンによりドープ量が１×１０¹⁸ｃｍ^-3に
ドープしている。

【００４４】薄いバリア層１６上には、ノンドープのｉ
−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約３０ｎｍ厚のチャネ
ル層１８が形成されている。薄いバリア層１６からチャ
ネル層１８中に電子が染みだし、チャネル層１８中に２
次元電子チャネル２８が形成される。薄いバリア層１６
から電子が染みだして空乏化されるために、ノンドープ
のＩｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる薄い
バリア層１６と同様の働きをする。

【００４５】チャネル層に２次元電子チャネルが形成さ
れる以外の構成及び動作については第１の実施例と同様
であるので説明を省略する。本実施例によれば、チャネ
ル層内の２次元電子チャネルに電流が流れるか否かによ
り情報の読出しを行っているので、非常に高速に情報の
読出しを行うことができる。

【００４６】次に、本発明の第４の実施例による半導体
記憶装置を図５及び図６を用いて説明する。図１に示す
第１の実施例の半導体記憶装置と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。半絶縁性
ＩｎＰ基板１０上には、第１の実施例と同様に、ノンド
ープのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ
厚の厚いバリア層１２、シリコンのドープ量が５×１０
¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約２００
ｎｍ厚の浮遊導電層１４が順番に積層されている。

【００４７】浮遊導電層１４上には、第１乃至第３の実
施例におけるバリア高さが非対照のバリアを有する薄い
バリア層１６の代わりに、共鳴準位の高さが非対称な共
鳴トンネリングバリア（ＲＴＢ）を有する薄いバリア層
３０が形成されている。薄いバリア層３０は、図５
（ｂ）に示すように、浮遊導電層１４側から、バリア高
さ１．３６ｅＶの約３ｎｍ厚のｉ−ＡｌＡｓバリア層３
０ａ、約３ｎｍ厚のｉ−ＩｎＧａＡｓ井戸層３０ｂ、バ
リア高さ０．７８５ｅＶの約３ｎｍ厚のｉ−Ｉｎ_0.35Ａ
ｌ_0.65Ａｓバリア層３０ｃ、約３ｎｍ厚のｉ−ＩｎＧａ
Ａｓ井戸層３０ｄ、バリア高さ０．５３ｅＶの約３ｎｍ
厚のｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓバリア層３０ｅが積層さ
れた構造となっている。

【００４８】薄いバリア層３０上には、シリコンのドー
プ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ _0.53Ｇａ_0.47Ａｓか
らなる約３０ｎｍ厚のチャネル層１８、シリコンのドー
プ量を５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3まで変化
させた約２０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０
ａ、シリコンのドープ量が５×１０¹⁹ｃｍ^-3の約５０ｎ
ｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０ｂからなるコン
タクト層２０が順番に積層されている。このコンタクト
層２０上には第１電極２２と第２電極２４が形成されて
いる。

【００４９】次に、本実施例による半導体記憶装置の記
憶方法について図６を用いて説明する。図６は本実施例
の薄いバリア層の順方向と逆方向の電流電圧特性を示す
グラフである。図６から明らかなように、本実施例にお
ける共鳴トンネリングバリアを有する薄いバリア層３０
に対する順方向、逆方向の電流とも、印加電圧が０．５
Ｖ程度までは殆ど流れない。しかし、印加電圧が０．８
Ｖになると、順方向において薄いバリア層３０が共鳴ト
ンネリング状態となり、約４×１０⁴ Ａ／ｃｍ²の電流
が流れるのに対して、逆方向では薄いバリア層３０が共
鳴状態とならず１０¹ Ａ／ｃｍ² 程度の電流しか流れな
い。

【００５０】逆に、印加電圧が１．５Ｖになると、順方
向において薄いバリア層３０が非共鳴状態となり１０²
Ａ／ｃｍ² 程度の電流しか流れないのに対して、逆方向
において薄いバリア層３０が共鳴トンネリング状態とな
り、約４×１０⁴ Ａ／ｃｍ²の電流が流れるという逆転
現象と発生する。本実施例では、この逆転現象を利用し
て、情報の書込みと共に情報の消去も可能にしている。

【００５１】第１電極２２と第２電極２４の一方、例え
ば、第１電極２２を接地し、第２電極２４を約１．６Ｖ
の電位にする。このような書込みバイアス電圧を印加す
ると、薄いバリア層３０を順方向に流れる電流の方が、
逆方向に流れる電流に比べて非常に大きいため、１ｐｓ
〜１０ｐｓの短時間で浮遊電極層１４に電子が注入され
る。浮遊電極層１４に電子が蓄積されると、浮遊電極層
１４の電位が約０．２Ｖ程度上昇する。

【００５２】この状態で、第２電極２４に印加していた
電圧を０Ｖにすると、浮遊電極層１４の電位は一定時
間、例えば約１μｓだけ０．２Ｖ程度に保たれる。次
に、浮遊電極層１４に電子が蓄積された状態で、第１電
極２２と第２電極２４間に書込みバイアス電圧よりも高
い３Ｖ程度の消去バイアス電圧を印加すると、薄いバリ
ア層３０を順方向に流れる電流よりも、逆方向に流れる
電流の方が大きくなり、浮遊電極層１４に蓄積された電
子は薄いバリア層３０を通して第２電極２４から放出さ
れて記憶された情報が消去される。

【００５３】一方、第１電極２２からチャネル層１８を
通して第２電極２４に流れる電流は、浮遊電極層１４に
電荷が蓄積されていない状態では、表面空乏層の影響を
受けるだけなので、第１電極２２と第２電極２４間に書
込みバイアス電圧より低い１Ｖ程度の読出しバイアス電
圧を印加すると、１０³ Ａ／ｃｍ² 程度の電流が流れ
る。

【００５４】これに対し、浮遊電極層１４に電荷が蓄積
された状態では、浮遊電極層１４から空乏層が伸びてチ
ャネル層１８は殆ど空乏化され、第１電極２２と第２電
極２４間に電流は殆ど流れなくなる。このように、読出
しバイアス電圧を印加して、第１電極２２と第２電極２
４間に流れる電流の有無を検出することにより、浮遊電
極層１４に電荷が蓄積されたか否かによる記憶情報を読
出すことができる。

【００５５】なお、本実施例では、共鳴トンネルバリア
を２つ直列に接続した、いわゆる双安定状態の回路は用
いておらず、双安定状態にならないようにそれぞれの順
方向のバリア特性と逆方向のバリアの特性により、印加
する電圧を決定している。本実施例によれば、第１電極
２２と第２電極２４間に１．６Ｖ程度の書込みバイアス
電圧を加えると、浮遊電極層１４に電子が蓄積されて記
憶情報１が書き込まれ、第１電極２２と第２電極２４間
に３Ｖ程度の消去バイアス電圧を印加すると浮遊電極層
１４に蓄積された電子が放出されて、記憶情報０が書き
込まれる。このような情報の書込み消去動作を利用して
ダイナミックＲＡＭ（ＤＲＡＭ）が実現できる。

【００５６】ただし、本実施例の半導体記憶装置におけ
る記憶情報はある時間が経過すると消えてしまうので、
その時間内に記憶情報の再書き込みを行うリフレッシュ
制御が必要となる。なお、記憶情報の保持時間を１ｓ程
度に長くするためには、薄いバリア層１６の基板側のバ
リアをより厚くするか高くする方法が有効である。基板
側のバリア層３０ａを約２０ｎｍ厚のｉ−Ｉｎ_0.52Ａｌ
_0.48Ａｓ層３０ａにすると、０．２Ｖでの蓄積時間が１
〜１０ｓ程度となる。これは、シリコンのＭＯＳＦＥＴ
とキャパシタを用いたＤＲＡＭの保持時間とほぼ同様で
ある。なお、保持時間を長くするためには、メサ部分を
ｉ−ＩｎＡｌＡｓで埋め込んだ状態にすることが望まし
い。

【００５７】次に、本発明の第５の実施例による半導体
記憶装置を図７を用いて説明する。図６に示す第４の実
施例の半導体記憶装置と同一の構成要素には同一の符号
を付して説明を省略又は簡略にする。半絶縁性ＩｎＰ基
板１０上には、ノンドープのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓ
からなる約３００ｎｍ厚の厚いバリア層１２が形成され
ている。この厚いバリア層１２上には、図７左側の領域
に素子分離された状態で、第４の実施例と同様に、シリ
コンのドープ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ
_0.47Ａｓからなる約２００ｎｍ厚の浮遊導電層１４、共
鳴準位の高さが非対称な共鳴トンネリングバリア（ＲＴ
Ｂ）を有する薄いバリア層３０が形成されている。

【００５８】薄いバリア層３０は、第４の実施例と同様
に、浮遊導電層１４側から、バリア高さ１．３６ｅＶの
約３ｎｍ厚のｉ−ＡｌＡｓバリア層３０ａ、約３ｎｍ厚
のｉ−ＩｎＧａＡｓ井戸層３０ｂ、バリア高さ０．７８
５ｅＶの約３ｎｍ厚のｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア
層３０ｃ、約３ｎｍ厚のｉ−ＩｎＧａＡｓ井戸層３０
ｄ、バリア高さ０．５３ｅＶの約３ｎｍ厚のｉ−Ｉｎ
_0.52Ａｌ_0.48Ａｓバリア層３０ｅが積層されている。本
実施例では、薄いバリア層３０の表面側の一部、又は薄
いバリア層３０全部、例えば、最も上層のｉ−Ｉｎ_0.52
Ａｌ_0.48Ａｓバリア層３０ｅをシリコンによりドープ量
が１×１０¹⁸ｃｍ^-3にドープされている。

【００５９】薄いバリア層３０上には、ノンドープのｉ
−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約３０ｎｍ厚のチャネ
ル層１８、シリコンのドープ量を５×１０¹⁷ｃｍ^-3から
５×１０¹⁹ｃｍ^-3まで変化させた約２０ｎｍ厚のｎ−Ｉ
ｎ_0.53Ｇａ_0.47Ａｓ層２０ａ、シリコンのドープ量が５
×１０¹⁹ｃｍ^-3の約５０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_{0. 47}
Ａｓ層２０ｂからなるコンタクト層２０が順番に積層さ
れている。このコンタクト層２０上には第１電極２２と
第２電極２４が形成されている。このようにして半絶縁
性ＩｎＰ基板１０上の左側の領域に本実施例の半導体記
憶装置が形成されている。

【００６０】本実施例の半導体記憶装置では、薄いバリ
ア層３０からチャネル層１８中に電子が染みだし、チャ
ネル層１８中に２次元電子チャネル２８が形成される。
チャネル層に２次元電子チャネルが形成される以外の動
作については第４の実施例と同様であるので説明を省略
する。一方、半絶縁性ＩｎＰ基板１０上の右側の領域に
も、半導体記憶装置と同様の層構造のＨＥＭＴが形成さ
れている。すなわち、厚いバリア層１２上に、素子分離
された状態で、シリコンのドープ量が５×１０¹⁷ｃｍ^-3
の約２００ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層３２、
電子供給層３４、能動層３６、コンタクト層２０が順番
に積層されている。

【００６１】電子供給層３４は、半導体記憶装置の薄い
バリア層３０と同様に共鳴準位の高さが非対称な共鳴ト
ンネリングバリア（ＲＴＢ）を有する層構造をしてお
り、ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層３２側から、バリア高
さ１．３６ｅＶの約３ｎｍ厚のｉ−ＡｌＡｓバリア層３
０ａ、約３ｎｍ厚のｉ−ＩｎＧａＡｓ井戸層３０ｂ、バ
リア高さ０．７８５ｅＶの約３ｎｍ厚のｉ−Ｉｎ_0.35Ａ
ｌ_0.65Ａｓバリア層３０ｃ、約３ｎｍ厚のｉ−ＩｎＧａ
Ａｓ井戸層３０ｄ、バリア高さ０．５３ｅＶの約３ｎｍ
厚のｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓバリア層３０ｅが積層さ
れている。薄いバリア層３０の表面側の一部、又は薄い
バリア層３０全部、例えば、最も上層のｉ−Ｉｎ_0.52Ａ
ｌ_0.48Ａｓバリア層３０ｅをシリコンによりドープ量が
１×１０¹⁸ｃｍ^-3にドープされている。

【００６２】能動層３６は、チャネル層１８と同じ約３
０ｎｍ厚のノンドープのｉ−Ｉｎ_{0. 53}Ｇａ_0.47Ａｓから
なる。電子供給層３４から能動層３６中に電子が染みだ
し、能動層３４中に２次元電子チャネル３８が形成され
る。コンタクト層２０上にはソース電極４０とドレイン
電極４２が形成され、これらソース電極４０とドレイン
電極４２間の能動層３６上には、タングステンシリサイ
ド（ＷＳｉ）やアルミニウム（Ａｌ）からなるゲート電
極４４が形成されている。

【００６３】本実施例によれば、チャネル層内の２次元
電子チャネルに電流が流れるか否かにより情報の読出し
を行っているので、非常に高速に情報の読出しを行うこ
とができる。また、半導体記憶装置と同じ半絶縁性Ｉｎ
Ｐ基板上にＨＥＭＴを形成することができ、記憶情報の
増幅やメモリ素子用の周辺回路を簡単に形成することが
できる。次に、本発明の第６の実施例による半導体記憶
装置を図８を用いて説明する。図１に示す第１の実施例
の半導体記憶装置と同一の構成要素には同一の符号を付
して説明を省略又は簡略にする。

【００６４】半絶縁性ＩｎＰ基板１０上には、ノンドー
プのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚
の厚いバリア層１２が形成されている。厚いバリア層１
２上には、シリコンのドープ量が１×１０¹⁸ｃｍ^-3のｎ
−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約２００ｎｍ厚の浮遊
導電層１４が形成されている。浮遊電極層１４上には、
ノンドープのｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａ
ｓからなる約２００ｎｍ厚の中間バリア層４６が形成さ
れている。この中間バリア層４６のｉ−Ｉｎ_0.52（Ａｌ
ｘＧａ１−ｘ）_0.48Ａｓのアルミニウムの組成比（ｘ
値）は、基板側から表面側に向かってｘ＝０．５から
０．７５まで直線的に増加している。中間バリア層４６
は、図８（ｃ）に示すように、浮遊電極層１４側のバリ
ア高さが０．２７ｅＶと低く、徐々にバリア高さが高く
なり、上面のバリア高さが０．４１ｅＶとなっている。

【００６５】中間バリア層４６上には、シリコンのドー
プ量が１×１０¹⁸ｃｍ^-3のｎ−Ｉｎ _0.53Ｇａ_0.47Ａｓか
らなる約３０ｎｍ厚のチャネル層４８が形成されてい
る。チャネル層４８上には、ノンドープのｉ−Ｉｎ_0.52
Ａｌ_0.48Ａｓからなる約２０ｎｍ厚の薄いバリア層５０
が形成されている。薄いバリア層５０は、図８（ｂ）に
示すように、常にバリア高さが０．５３ｅＶの対称的な
バリアを有している。

【００６６】薄いバリア層５０上には、シリコンのドー
プ量を５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3まで変化
させた約２０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層５２
ａと、シリコンのドープ量が５×１０¹⁹ｃｍ^-3の約６０
ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_{0. 47}Ａｓ層５２ｂからなるコ
ンタクト層５２が形成されている。コンタクト層５２
は、２つの電極を形成するための凸部が設けられ、これ
らコンタクト層５２の２つの凸部上には第１電極２２、
第２電極２４が形成されている。

【００６７】次に、本実施例による半導体記憶装置の記
憶方法について説明する。まず、情報の書込み方法につ
いて説明する。この半導体記憶装置に情報を書込む場合
には、第１電極２２と第２電極２４の一方、例えば、第
１電極２２を接地し、第２電極２４を１．５〜２．０Ｖ
程度の正の電位にする書込みバイアス電圧を印加する。
このような書込みバイアス電圧を印加すると、第１電極
から薄いバリア層５０を通して薄いチャネル層４８に電
子が注入される。薄いチャネル層４８に注入された電子
は、０．５〜０．６ｅＶ程度のエネルギーを有するホッ
トエレクトロンとなり、中間バリア層４６をも通過して
厚い浮遊導電層１４に注入され、蓄積される。

【００６８】厚い浮遊導電層１４に電子が蓄積される
と、浮遊導電層１４の電位が上がり、チャネル層４８が
半絶縁性ＩｎＰ基板１０側から空乏化される。チャネル
層４８が空乏化されると、チャネル層４８を通して第２
電極２４に流れ込む電子がなくなり、第２電極２４から
第１電極２２に電流が流れなくなる。このように浮遊導
電層１４に電子が蓄積された状態を記憶情報「１」とし
て書込むことができる。

【００６９】次に、情報の読み出し方法について説明す
る。浮遊電極層１４に電荷が蓄積されていない状態で
は、チャネル層４８は空乏化されていないため、第１電
極２２と第２電極２４間に書込みバイアス電圧より低い
１Ｖ程度の読出しバイアス電圧を印加すると、１０³ Ａ
／ｃｍ² 程度の電流が流れる。

【００７０】これに対し、浮遊電極層１４に電荷が蓄積
された状態では、浮遊電極層１４から空乏層が伸びてチ
ャネル層４８は殆ど空乏化され、第１電極２２と第２電
極２４間に電流が殆ど流れなくなる。このように、読出
しバイアス電圧を印加して、第１電極２２と第２電極２
４間に流れる電流の有無を検出することにより、浮遊電
極層１４に電荷が蓄積されたか否かによる記憶情報を読
出すことができる。

【００７１】なお、浮遊導電層１４に電子が蓄積されて
いない状態（記憶情報「０」）では、１Ｖ程度の読出し
バイアス電圧を印加しても、チャネル層４８に注入され
た電子は厚い中間バリア層４６で反射され、浮遊導電層
１４に達しないので、情報を読み出しにより浮遊導電層
１４に電子が注入されて記憶情報が変化することがな
い。

【００７２】また、浮遊導電層１４に電子が蓄積された
状態（記憶情報「１」）では、チャネル層４８が空乏化
しているため、１Ｖ程度の読み出しバイアス電圧では、
電子は殆ど注入されないので、情報を読み出しにより浮
遊導電層１４から電子が放出されて記憶情報が変化する
ことがない。次に、書込まれた情報の消去方法について
説明する。

【００７３】浮遊導電層１４に電子が蓄積され情報が書
込まれた状態で第１電極２２と第２電極２４間に３〜４
Ｖ程度の電圧を印加すると、ｉ−Ｉｎ_0.52（ＡｌｘＧａ
１−ｘ）_0.48Ａｓからなる中間バリア層４６を通して電
流が流れ出す。このとき、中間バリア層４６は、表面側
から基板側に向かってバリア高さが低くなっているた
め、第１電極２２から浮遊導電層１４への電流よりも、
浮遊導電層１４から第２電極２４への電流の方が大き
く、浮遊導電層１４に蓄積された電子は第２電極２４に
放出され、書込まれた情報が消去される。

【００７４】浮遊導電層１４に蓄積された電子が放出さ
れると、チャネル層４８の空乏層が短くなり、読出しバ
イアス電圧を印加したときに、第１電極２２と第２電極
２４間に電流が流れるようになる。本実施例では、中間
バリア層４６を厚くすれば、浮遊導電層１４に蓄積され
た電子が放出し難くすることができ、記憶情報「１」の
保持時間を例えば１０分程度に非常に長くすることがで
きる。なお、浮遊導電層１４に電子が蓄積されていない
状態（記憶情報「０」）は書込みが行われない限り永久
に保持される。

【００７５】このように、本実施例によれば、高速に電
気的に書込み可能な読出し専用のメモリ（ＥＰＲＯＭ）
や、書込み読出しができ、再書込みが必要なメモリ（Ｄ
ＲＡＭ）を実現できる。２本の配線を設けるだけでよい
ので高集積化が可能であると共に書込み時間を短縮する
ことができる。次に、本発明の第７の実施例による半導
体記憶装置を図９を用いて説明する。図８に示す第６の
実施例の半導体記憶装置と同一の構成要素には同一の符
号を付して説明を省略又は簡略にする。

【００７６】半絶縁性ＩｎＰ基板１０上には、ノンドー
プのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚
の厚いバリア層１２が形成されている。この厚いバリア
層１２上には、図９左側の領域に素子分離された状態
で、第６の実施例と同様に、ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ
からなる約２００ｎｍ厚の浮遊導電層１４、ｉ−Ｉｎ_0.
52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる約２００ｎｍ
厚の中間バリア層４６、ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓから
なる約３０ｎｍ厚のチャネル層４８、ｉ−Ｉｎ_{0. 52}Ａｌ
_0.48Ａｓからなる約２０ｎｍ厚の薄いバリア層５０、ｎ
−Ｉｎ_0.53Ｇａ_{0. 47}Ａｓからなるコンタクト層５０が形
成され、コンタクト層５０上には第１電極２２と第２電
極２４が形成されている。このようにして半絶縁性Ｉｎ
Ｐ基板１０上の左側の領域に本実施例の半導体記憶装置
が形成されている。

【００７７】一方、半絶縁性ＩｎＰ基板１０上の右側の
領域に、半導体記憶装置と同様の層構造のＨＥＴやＲＨ
ＥＴが形成されている。すなわち、厚いバリア層１２上
に、素子分離された状態で、ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ
からなる約２００ｎｍ厚のコレクタ層５４、ｉ−Ｉｎ
_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる約２００ｎ
ｍ厚のバリア層５６、ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからな
る約３０ｎｍ厚のベース引出し層５８、ｉ−Ｉｎ_0.52Ａ
ｌ_0.48Ａｓからなる約２０ｎｍ厚の薄いベース層６０、
ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約 ｎｍ厚のエミ
ッタ層６２が階段状に形成されている。

【００７８】コレクタ層５４は浮遊導電層１４に対応
し、バリア層５６は中間バリア層４６に対応し、ベース
引出し層５８はチャネル層４８に対応し、ベース層６０
は薄いバリア層５０に対応し、エミッタ層６２はコンタ
クト層５２に対応している。コレクタ層５４上にはコレ
クタ電極６４が形成され、ベース引出し層５８上にはベ
ース電極６６が形成され、エミッタ層６２上にはエミッ
タ電極６８が形成されている。

【００７９】このように、半絶縁性ＩｎＰ基板１０の右
側の領域には、マルチエミッタタイプのＩｎＧａＡｓ／
Ｉｎ（ＡｌＧａ）Ａｓホットエレクトロントランジスタ
（ＨＥＴ）や共鳴トンネリングホットエレクトロントラ
ンジスタ（ＲＨＥＴ）を形成することができる。次に、
本発明の第８の実施例による半導体記憶装置を図１０及
び図１１を用いて説明する。図８に示す第６の実施例の
半導体記憶装置と同一の構成要素には同一の符号を付し
て説明を省略又は簡略にする。

【００８０】半絶縁性ＩｎＰ基板１０上に、厚いバリア
層１２、浮遊導電層１４が形成され、浮遊電極層１４上
に中間バリア層４６が。本実施例の中間バリア層４６は
約３０ｎｍ厚のｉ−Ｉｎ_0.52（Ａｌ_0.875 Ｇａ_0.125 ）
_0.48Ａｓからなり、図１０（ｃ）に示すように、バリア
高さが０．４６ｅＶで一定の対称的なバリアを有してい
る。

【００８１】中間バリア層４６上にはチャネル層４８が
形成され、このチャネル層４８上には、共鳴トンネリン
グバリア（ＲＴＢ）を有する薄いバリア層７０が形成さ
れている。薄いバリア層７０は、図１０（ａ）に示すよ
うに、浮遊導電層１４側から、バリア高さ１．３６ｅＶ
の約２．３６ｎｍ厚のｉ−ＡｌＡｓバリア層７０ａ、約
３．３ｎｍ厚のｉ−ＩｎＧａＡｓ井戸層７０ｂ、バリア
高さ１．３６ｅＶの約２．３６ｎｍ厚のｉ−ＡｌＡｓバ
リア層７０ｃが積層された構造となっている。

【００８２】薄いバリア層７０上にはコンタクト層５２
が形成され、コンタクト層５２には第１電極２２、第２
電極２４が形成されている。次に、本実施例による半導
体記憶装置の記憶方法について図１１を用いて説明す
る。図１１は本実施例の中間バリア層４６と薄いバリア
層７０の７７Ｋにおける電流電圧特性を示すグラフであ
る。

【００８３】まず、情報の書込み方法について説明す
る。第１電極２２と第２電極２４間に１．６Ｖ程度のバ
イアス電圧を印加すると、薄いバリア層７０と中間バリ
ア層４６の両方に最初約０．８Ｖの電圧が印加される。
図１１に示すように、薄いバリア層７０を通して約５×
１０⁴ Ａ／ｃｍ² もの電流が流れてチャネル層４８に電
子が注入される。チャネル層４８に注入される電子は、
エネルギが０．７ｅＶと高いため、中間バリア層４６を
越えて浮遊導電層１４に達する。一方、図１１に示すよ
うに、約０．８Ｖの電圧が印加されても、中間バリア層
４６には１×１０^-3Ａ／ｃｍ² 程度の電流しか流れな
い。したがって、浮遊導電層１４は電子が蓄積されて、
記憶情報「１」が書込まれる。

【００８４】記憶情報「１」が書込まれて、浮遊導電層
１４に電子が蓄積されると電位が上がり、チャネル層４
８まで空乏層が伸びる。この状態で第１電極２２と第２
電極２４間のバイアス電圧を０Ｖにすると、浮遊導電層
１４の電位によりチャネル層４８が空乏化された状態と
なる。次に、情報の読出し方法について説明する。

【００８５】浮遊電極層１４に電荷が蓄積されていない
状態では、チャネル層４８は空乏化されていないため、
第１電極２２と第２電極２４間に書込みバイアス電圧よ
り低い０．７Ｖ程度の読出しバイアス電圧を印加する
と、薄いバリア層７０を通ってチャネル層４８を１０⁴
Ａ／ｃｍ² 程度の電流が流れる。これに対し、浮遊電極
層１４に電荷が蓄積された状態では、浮遊電極層１４か
ら空乏層が伸びてチャネル層４８は殆ど空乏化され、第
１電極２２と第２電極２４間に電流が殆ど流れなくな
る。

【００８６】このように、読出しバイアス電圧を印加し
て、第１電極２２と第２電極２４間に流れる電流の有無
を検出することにより、浮遊電極層１４に電荷が蓄積さ
れたか否かによる記憶情報を読出すことができる。な
お、第１電極２２と第２電極間に０．７Ｖ程度のバイア
ス電圧を印加すると、薄いバリア層７０を通ってチャネ
ル層４８に電子が注入されるが、電子の注入エネルギー
は０．３５ｅＶ程度と低いため、厚い中間バリア層４６
を電子が越えられず、浮遊導電層１４には電子が注入さ
れないで、電子の蓄積状態が保持される。

【００８７】また、この状態で、第１電極２２と第２電
極２４間に書込みバイアス電圧と同じ１．６Ｖ程度のバ
イアス電圧を印加しても、薄いバリア層７０には電圧は
かからず電子は注入されない。このとき、中間バリア層
４６には０．７Ｖ程度の電圧がかかるが、図１１に示す
ように、電流密度は１０^-6Ａ／ｃｍ² 程度と小さいの
で、蓄積された電子が放出されるのに時間がかかり、記
憶情報を１秒程度保持することが可能である。バイアス
電圧を１秒程度以下の短いパルスにすれば情報を保持し
続けることができる。

【００８８】次に、情報の消去方法について説明する。
第１電極２２と第２電極２４間に約４Ｖの高い消去バイ
アス電圧を印加すると、約２Ｖの電圧が中間バリア層４
６に印加される。中間バリア層４６を通る電流密度は、
図１１に示すように、１０⁴ Ａ／ｃｍ² 程度となり、１
０ｐｓ程度の時間で浮遊導電層１４に蓄積された電子は
急激に放出され、記憶情報「１」が消去され、記憶情報
「０」が書込まれる。

【００８９】浮遊導電層１４から電子が放出された状態
で、第１電極２２と第２電極２４間に４Ｖ程度の高い消
去バイアス電圧が印加され続けても、チャネル層４８は
空乏化されていないため、ほとんどの電圧（約２．５
Ｖ）は共鳴トンネリングバリアを有する薄いバリア層７
０に印加される。しかしながら、薄いバリア層７０は、
図１１に示すように、２．５Ｖではバレー状態にあり、
電流密度が１０² Ａ／ｃｍ² 程度と低いため、注入され
た電子は浮遊導電層１４に到達しない。また、注入され
た電子は殆どＬ谷へ散乱されてチャネル層４８を流れる
ため、浮遊導電層１４には電子は殆ど蓄積されない。し
たがって、書込みバイアス電圧よりも高い消去バイアス
電圧が印加されても電子が蓄積された記憶情報「１」が
書込まれることはない。

【００９０】次に、本発明の第９の実施例による半導体
記憶装置を図１２を用いて説明する。本実施例では所望
の領域に選択的に半導体記憶装置を形成するものであ
る。本実施例では第５の実施例による半導体記憶装置を
形成する場合を例として説明する。半絶縁性ＩｎＰ基板
１０上には、ノンドープのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓか
らなる約３００ｎｍ厚の厚いバリア層１２が形成されて
いる。この厚いバリア層１２上には全面に約２００ｎｍ
厚のＩｎ_0.53Ｇａ_0.47Ａｓ層７２が形成されている。こ
のＩｎ_0.53Ｇａ_0.47Ａｓ層７２には、半導体記憶装置が
形成される中央の領域にのみシリコンがドープされドー
プ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ _0.47Ａｓか
らなる浮遊導電層７２ａが形成され、浮遊導電層７２ａ
の周囲はノンドープのｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからな
る素子分離層７２ｂが形成されている。

【００９１】浮遊導電層７２ａ上には、共鳴準位の高さ
が非対称な共鳴トンネリングバリア（ＲＴＢ）を有する
薄いバリア層３０が形成されている。この薄いバリア層
３０は、浮遊導電層７２側から、バリア高さ０．５３ｅ
Ｖのｉ−ＡｌＡｓバリア層３０ａ、ｉ−ＩｎＧａＡｓ井
戸層３０ｂ、バリア高さ０．７８５ｅＶのｉ−Ｉｎ_{0. 35}
Ａｌ_0.65Ａｓバリア層３０ｃ、ｉ−ＩｎＧａＡｓ井戸層
３０ｄ、バリア高さ０．５３ｅＶのｉ−Ｉｎ_0.52Ａｌ
_0.48Ａｓバリア層３０ｅが積層されている。本実施例で
は、薄いバリア層３０の表面側の一部である、最も上層
のｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓバリア層３０ｅをシリコン
によりドープ量が１×１０¹⁸ｃｍ^-3にドープされてい
る。

【００９２】薄いバリア層３０上には、チャネル層１
８、コンタクト層２０が順番に積層され、このコンタク
ト層２０上に第１電極２２と第２電極２４が形成されて
いる。バリア層３０ｅからチャネル層１８中に電子が染
みだし、チャネル層１８中に２次元電子チャネル２８が
形成される。このようにして半絶縁性ＩｎＰ基板１０上
の所望の領域に本実施例の半導体記憶装置が形成された
構造になっている。

【００９３】なお、ノンドープのＩｎ_0.53Ｇａ_0.47Ａｓ
層７２の代わりにドープ量が５×１０¹⁷ｃｍ^-3程度のｐ
−Ｉｎ_0.53Ｇａ_0.47Ａｓ層又はｐ−Ｉｎ_0.0.52Ｇａ_0.48
Ａｓ層を用いてもよい。リーク電流の少ない、保持時間
の長い半導体記憶装置を実現することができる。次に、
本実施例による半導体記憶装置の製造方法について説明
する。

【００９４】まず、電子線ビームエピタキシャル（ＭＢ
Ｅ）法により、半絶縁性ＩｎＰ基板１０上に、ノンドー
プのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約３００ｎｍ厚
の厚いバリア層１２、ノンドープの約２００ｎｍ厚のＩ
ｎ_0.53Ｇａ_0.47Ａｓ層７２を滞積する。次に、Ｉｎ_0.53
Ｇａ_0.47Ａｓ層７２上にレジスト層（図示せず）を塗布
し、このレジスト層を半導体記憶装置を形成する領域が
開口するようにパターニングする。続いて、パターニン
グされたレジスト層をマスクとして、Ｉｎ_0.53Ｇａ_0.47
Ａｓ層７２に、不純物であるシリコンをドーズ量５×１
０¹²ｃｍ^-2、注入エネルギー１００ＫｅＶ程度で選択的
にイオン注入する。続いて、フラッシュランプ・アニー
ル法により、Ｉｎ_0.53Ｇａ_0.47Ａｓ層７２を９００℃で
５秒程度アニールして活性化し、Ｉｎ_0.53Ｇａ_0.47Ａｓ
層７２に選択的にドープ量が５×１０¹⁷ｃｍ^-3のｎ−Ｉ
ｎ_0.53Ｇａ_0.47Ａｓからなる浮遊導電層７２ａを形成す
る。

【００９５】なお、ノンドープの約２００ｎｍ厚のＩｎ
_0.53Ｇａ_0.47Ａｓ層７２の代わりにドープ量が５×１０
¹⁷ｃｍ^-3程度のｐ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層又はｐ−Ｉ
ｎ_{0. 0.52}Ｇａ_0.48Ａｓ層を滞積し、この層にシリコンを
イオン注入することにより、ｐ型半導体層中にｎ型半導
体層である浮遊導電層を形成するようにしてもよい。次
に、Ｉｎ_0.53Ｇａ_0.47Ａｓ層７２上の全面に、ノンドー
プのｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからな
る約２０ｎｍ厚の薄いバリア層１６、シリコンのドープ
量が５×１０¹⁷ｃｍ^-3のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓから
なる約３０ｎｍ厚のチャネル層１８、シリコンのドープ
量を５×１０¹⁷ｃｍ^-3から５×１０¹⁹ｃｍ^-3まで変化さ
せた約７０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる
コンタクト層２０を連続的に結晶成長させる。

【００９６】次に、コンタクト層２０上に、例えば、約
２００ｎｍ厚のタングステンシリサイド（ＷＳｉ）層を
形成する。続いて、通常のフォトリソグラフィ技術によ
りパターンエッチングして第１電極２２と第２電極２４
を形成する。次に、第１電極２２と第２電極２４をマス
クとして、ＣＨ₄ とＨ₂ を用いたＲＩＥ法によりガス圧
４パスカル（Ｐａ）、ＲＦパワー６０Ｗのエッチング条
件により、第１電極２２と第２電極間のコンタクト層２
０をエッチング除去すると共に、第１電極２２と第２電
極２４を取り囲むようにＩｎ_0.53Ｇａ_0.47Ａｓ層７２に
達するまでエッチング除去して、本実施例の半導体記憶
装置を完成する。

【００９７】次に、本発明の第１０の実施例による半導
体記憶装置を図１３及び図１４を用いて説明する。半絶
縁性ＩｎＰ基板１０上には、ノンドープのｉ−Ｉｎ_0.52
Ａｌ_0.48Ａｓからなる約３００ｎｍ厚の厚いバリア層１
２が形成されている。厚いバリア層１２上には、シリコ
ン（Ｓｉ）のドープ量が１×１０¹⁸ｃｍ^-3のｎ−Ｉｎ
_0.53Ｇａ_0.47Ａｓからなる約２００ｎｍ厚の浮遊導電層
１４が形成されている。

【００９８】浮遊電極層１４上には、ノンドープのｉ−
Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓからなる約２０
ｎｍ厚の薄いバリア層８０が形成されている。薄いバリ
ア層８０のｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓ
のアルミニウムの組成比（ｘ値）は、半絶縁性ＩｎＰ基
板１０側から表面側に向かってｘ＝０．５から１．０ま
で直線的に変化している。薄いバリア層８０は、図１３
（ｂ）に示すように、浮遊電極層１４側のバリア高さが
０．２７ｅＶと低く、徐々にバリア高さが高くなり、上
面のバリア高さが０．５３ｅＶとなっている。

【００９９】薄いバリア層８０上には、ノンドープのｉ
−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約３０ｎｍ厚のチャネ
ル層１８が形成されている。チャネル層１８上には、シ
リコンのドープ量を１×１０¹⁸ｃｍ^-3から５×１０¹⁹ｃ
ｍ^-3まで変化させた約２０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ
_0.47Ａｓ層２０ａと、シリコンのドープ量が５×１０¹⁹
ｃｍ^-3の約５０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２
０ｂからなるコンタクト層２０が形成されている。コン
タクト層２０には、２つの電極を形成するための凸部が
設けられている。

【０１００】コンタクト層２０の２つの凸部には、約２
００ｎｍ厚のタングステンシリサイド（ＷＳｉ）層から
なる第１電極２２、第２電極２４が形成されている。第
１電極２２、第２電極２４は、タングステンシリサイド
層の代わりに、約２０ｎｍ厚のクロム層と約１９０ｎｍ
厚の金層とを積層したＣｒ／Ａｕ層や、約６０ｎｍ厚の
パラジウム層と約８０ｎｍ厚のゲルマニウム層を積層し
たＰｄ／Ｇｅ層を用いてもよい。

【０１０１】次に、本実施例による半導体記憶装置の記
憶方法について図１４を用いて説明する。図１４は本実
施例の薄いバリア層の順方向と逆方向の電流電圧特性を
示すグラフである。まず、情報の書込み方法について説
明する。この半導体記憶装置に情報を書込む場合には、
第１電極２２と第２電極２４の一方、例えば、第１電極
２２を接地し、第２電極２４を正の電位にする書込みバ
イアス電圧を印加する。このような書込みバイアス電圧
を印加すると、浮遊電極層１４に蓄積された電子は薄い
バリア層８０をトンネルしてチャネル層１８に流れ、第
２電極２４から引き抜かれると共に、第１電極２２から
薄いバリア層８０をトンネルして浮遊電極層１４に電子
が注入される。

【０１０２】薄いバリア層８０は、図１４（ｂ）に示す
ように、バリア高さが浮遊電極層１４側からチャネル層
１８側に向かって０．２７ｅＶから０．５３ｅＶに傾斜
させている。このため、第１電極２２から浮遊電極層１
４に流れる電子に対する順方向のバリアは、図１４
（ｃ）に示すように、電子がトンネルしにくいバンド構
造となる。これに対し、浮遊電極層１４から第２電極２
４に流れる電子に対する逆方向のバリアは、図１４
（ｄ）に示すように、電子がトンネルしやすいバンド構
造となる。

【０１０３】図１４（ａ）に、７７Ｋにおける、傾斜し
たバンド構造の薄いバイアス層８０に印加されるバイア
ス電圧に対する順方向と逆方向に流れる電流値を示す。
バイアス電圧が０．５Ｖ程度までは順方向と逆方向の電
流値はほとんど差がなく、その値も０．５Ａ／ｃｍ² 程
度と非常に小さい。しかしながら、０．９Ｖ程度になる
と、順方向と逆方向の電流値は順方向で１０² Ａ／ｃｍ
² 、逆方向で１０⁵ Ａ／ｃｍ² となり、電流値の差が約
１０００倍にもなる。

【０１０４】このため、第１電極２２を接地して第２電
極２４に約１．８Ｖの電圧を印加すると、印加した時点
では順方向と逆方向の薄いバリア層８０にほぼ等しいバ
イアス電圧（約０．９Ｖ）が印加されるので、約１ｐｓ
程度の非常に短い時間内に１０^-6Ｃ／ｃｍ² 程度の電荷
量に相当する電子が浮遊電極層１４から引き抜かれる。

【０１０５】その結果、浮遊電極層１４の電位が約０．
２Ｖ程度下がり、順方向の電流値と逆方向の電流値がほ
ぼ等しくなった電圧（この場合は、順方向の薄いバリア
層８０に１．２Ｖ程度、逆方向の薄いバリア層８０に
０．７Ｖ程度）で平衡状態に達して、浮遊電極１４から
電子が引き抜かれる。浮遊電極１４から電子が引き抜か
れると、チャネル層１８に２次元電子チャネル２８が形
成されるので、第１電極２２と第２電極２４間に電流が
流れるようになり、情報を書込むことができる。

【０１０６】このとき、第２電極２４の電圧を０Ｖにす
ると、浮遊電極層１４の電位は０．２Ｖ程度低くなって
いる。しかし、浮遊電極層１４が０．２Ｖ程度低くなっ
たとしても、図１４（ａ）に示すように、順方向の電流
値も逆方向の電流値も１０^-5Ａ／ｃｍ² 程度しかなく、
浮遊電極層１４に電子はゆっくりと注入され、この状態
は約１０ｍｓ程度保持される。さらに、浮遊電極層１４
に電子が注入されると浮遊電極層１４の電位が上昇して
電子はさらにゆっくりと注入される。例えば、浮遊電極
層１４の電位が０．１Ｖ程度低い状態では、その状態は
約１ｓ程度保持される。

【０１０７】次に、情報の読出し方法について説明す
る。第１電極２２からチャネル層１８を通して第２電極
２４に流れる電流は、浮遊電極層１４から電子が引き抜
かれていない状態では、第１電極２２と第２電極２４間
に０．５Ｖ程度の電圧を加えても、ほとんど電流は流れ
ない。これに対し、浮遊電極層１４から電子が引き抜か
れた状態では、チャネル層１８に２次元電子チャネル２
８が形成されるので、第１電極２２と第２電極２４間に
大きな電流が流れる。

【０１０８】このように、読出しバイアス電圧を印加し
て、第１電極２２と第２電極２４間に流れる電流の有無
を検出することにより、浮遊電極層１４から電子が引き
抜かれたか否かによる記憶情報を読出すことができる。
なお、第１電極２２と第２電極２４間に０．５Ｖ程度の
読出しバイアス電圧を印加したときに、薄いバリア層８
０を介して流れる電流は１０^-4Ａ／ｃｍ² 程度しかない
ので、記憶情報の読出しに影響することはない。

【０１０９】本実施例では、浮遊電極層１４に蓄積され
た電子は約１秒程度で放出され、記憶情報は失われる
が、薄いバリア層８０を約２０ｎｍ厚から約３０ｎｍ厚
に厚くすることにより、２４時間程度保持するようにす
ることが可能である。次に、情報の消去方法について説
明する。浮遊電極層１４から電子が引き抜かれ、チャネ
ル層１８に２次元電子チャネル２８が形成された状態
で、第１電極２２と第２電極２４間に１．０Ｖ程度の消
去電圧を印加すると、２次元電子チャネル２８の電子は
ホットエレクトロンとなり、薄いバリア層８０を越えて
浮遊電極層１４に注入される。この場合、薄いバリア層
８０が表面側から基板側に向かってバリア高さが低くな
っているため、ホットエレクトロンは浮遊電極層１４に
戻りやすい。所定時間以上、第１電極２２と第２電極２
４間に１．０Ｖ程度の電圧を印加しつづけると、チャネ
ル層１８の２次元電子チャネル２８は消滅し、浮遊電極
層１４に書き込まれた情報が消去される。

【０１１０】また、紫外線を照射することにより浮遊電
極層１４に電子を注入して、情報を一括消去することが
できる。なお、本実施例の半導体記憶装置は、熱電的(t
hermonic) な電流成分を抑えるために７７Ｋ以下の低温
で動作させることが望ましい。このように、本実施例に
よれば、高速に電気的に書込み可能な読出し専用のメモ
リ（ＥＰＲＯＭ）を実現できる。２本の配線を設けるだ
けでよいので高集積化が可能であると共に書込み時間を
短縮することができる。

【０１１１】次に、本実施例による半導体記憶装置の製
造方法について説明する。まず、電子線ビームエピタキ
シャル（ＭＢＥ）法により、半絶縁性ＩｎＰ基板１０上
に、ノンドープのｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓからなる約
３００ｎｍ厚の厚いバリア層（バッファ層）１２、シリ
コン（Ｓｉ）のドープ量が１×１０¹⁸ｃｍ ^-3のｎ−Ｉｎ
_0.53Ｇａ_0.47Ａｓからなる約２００ｎｍ厚の浮遊導電層
１４、ノンドープのｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）
_0.48Ａｓからなる約２０ｎｍ厚の薄いバリア層８０、ノ
ンドープのｉ−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約３０ｎ
ｍ厚のチャネル層１８、シリコンのドープ量を１×１０
¹⁸ｃｍ^-3から５×１０¹⁹ｃｍ ^-3まで変化させた約２０ｎ
ｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０ａ、シリコンの
ドープ量が５×１０¹⁹ｃｍ^-3の約５０ｎｍ厚のｎ−Ｉｎ
_0.53Ｇａ_0.47Ａｓ層２０ｂを連続的に結晶成長させる。

【０１１２】次に、コンタクト層２０上に、約２００ｎ
ｍ厚のタングステンシリサイド（ＷＳｉ）層、約２０ｎ
ｍ厚のクロム層と約１９０ｎｍ厚の金層とを積層したＣ
ｒ／Ａｕ層、又は、約６０ｎｍ厚のパラジウム層と約８
０ｎｍ厚のゲルマニウム層を積層したＰｄ／Ｇｅ層を形
成する。続いて、通常のフォトリソグラフィ技術により
パターンエッチングして第１電極２２と第２電極２４を
形成する。

【０１１３】次に、第１電極２２と第２電極２４をマス
クとして、ＣＨ₄ とＨ₂ を用いたＲＩＥ法によりガス圧
４Ｐａ、ＲＦパワー６０Ｗのエッチング条件により、第
１電極２２と第２電極間のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層
２０ｂとｎ−Ｉｎ_0.53Ｇａ_{0. 47}Ａｓ層２０ａをエッチン
グ除去すると共に、第１電極２２と第２電極２４を取り
囲むように厚いバリア層１２に達するまでエッチング除
去して、本実施例の半導体記憶装置を完成する。

【０１１４】次に、本発明の第１１の実施例による半導
体記憶装置を図１５を用いて説明する。図１３に示す第
１０の実施例の半導体記憶装置と同一の構成要素には同
一の符号を付して説明を省略又は簡略にする。半絶縁性
ＩｎＰ基板１０上には、ノンドープのｉ−Ｉｎ_0.52Ａｌ
_0.48Ａｓからなる約３００ｎｍ厚の厚いバリア層１２が
形成されている。この厚いバリア層１２上には、図１５
左側の領域に素子分離された状態で、第１０の実施例と
同様に、シリコンのドープ量が５×１０¹⁷ｃｍ^-3のｎ−
Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約２００ｎｍ厚の浮遊導
電層１４、ノンドープのｉ−Ｉｎ_0.52（ＡｌｘＧａ１−
ｘ）_0.48Ａｓからなる約２０ｎｍ厚の薄いバリア層８０
が形成されている。

【０１１５】薄いバリア層８０では、第１０の実施例と
同様に、ｉ−Ｉｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓの
アルミニウムの組成比（ｘ値）が、半絶縁性ＩｎＰ基板
１０側から表面側に向かってｘ＝０．５から１．０まで
直線的に変化している。薄いバリア層８０は、浮遊電極
層１４側のバリア高さが０．２７ｅＶと低く、徐々にバ
リア高さが高くなり、上面のバリア高さが０．５３ｅＶ
となっている。

【０１１６】薄いバリア層８０上には、ノンドープのｉ
−Ｉｎ_0.53Ｇａ_0.47Ａｓからなる約３０ｎｍ厚のチャネ
ル層１８が形成されている。チャネル層１８上には、シ
リコンのドープ量を１×１０¹⁸ｃｍ^-3から５×１０¹⁹ｃ
ｍ^-3まで変化させた約２０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ
_0.47Ａｓ層２０ａと、シリコンのドープ量が５×１０¹⁹
ｃｍ^-3の約５０ｎｍ厚のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２
０ｂからなるコンタクト層２０が形成されている。コン
タクト層２０には、２つの電極を形成するための凸部が
設けられている。

【０１１７】コンタクト層２０の２つの凸部には、約２
００ｎｍ厚のタングステンシリサイド（ＷＳｉ）層から
なる第１電極２２、第２電極２４が形成されている。こ
のようにして半絶縁性ＩｎＰ基板１０上の左側の領域
に、第１０の実施例と同様の半導体記憶装置が形成され
ている。一方、半絶縁性ＩｎＰ基板１０上の右側の領域
にも、半導体記憶装置と同様の層構造のＨＥＭＴが形成
されている。すなわち、厚いバリア層１２上に、素子分
離層８１により素子分離された状態で、シリコンのドー
プ量が５×１０¹⁷ｃｍ^-3の約２００ｎｍ厚のｎ−Ｉｎ
_0.53Ｇａ_0.47Ａｓ層８２、電子供給層８４、能動層８
６、コンタクト層２０が順番に積層されている。

【０１１８】電子供給層８４は、半導体記憶装置の薄い
バリア層８０と同じ約２０ｎｍ厚のノンドープのｉ−Ｉ
ｎ_0.52（ＡｌｘＧａ１−ｘ）_0.48Ａｓから構成されてい
る。能動層８６は、チャネル層１８と同じ約３０ｎｍ厚
のノンドープのｉ−Ｉｎ_{0. 53}Ｇａ_0.47Ａｓからなる。電
子供給層３４から能動層３６中に電子が染みだし、能動
層８６中に２次元電子チャネル８８が形成される。

【０１１９】コンタクト層２０上にはソース電極９０と
ドレイン電極９２が形成され、これらソース電極９０と
ドレイン電極９２間のｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層２０
ａ上には、アルミニウム（Ａｌ）や白金（Ｐｔ）からな
るゲート電極９４が形成されている。本実施例によれ
ば、チャネル層内の２次元電子チャネルに電流が流れる
か否かにより情報の読出しを行っているので、非常に高
速に情報の読出しを行うことができる。また、半導体記
憶装置と同じ半絶縁性ＩｎＰ基板上にＨＥＭＴを形成す
ることができ、記憶情報の増幅やメモリ素子用の周辺回
路を簡単に形成することができる。次に、本発明の第１
２の実施例による半導体記憶装置を図１６及び図１７を
用いて説明する。本実施例は、上述した第１乃至第１１
の実施例によるメモリセルをマトリックス状に多数配列
してメモリを構成したものである。

【０１２０】各メモリセルＭＣには、それぞれ第１電極
Ｅ１、第２電極Ｅ２とが設けられている。ワード線ＷＬ
は、Ｔｉ／Ｐｔ／Ａｕ等からなり、横方向に隣接するメ
モリセルＭＣの第１電極Ｅ１同志を接続する。ワード線
ＷＬと直交するビット線ＢＬは、Ｔｉ／Ｐｔ／Ａｕ等か
らなり、縦方向に隣接するメモリセルＭＣの第２電極Ｅ
２同志を接続する。

【０１２１】ワード線ＷＬにはそれぞれトライステート
バッファＴＢが接続され、ビット線ＢＬにもそれぞれト
ライステートバッファＴＢが接続されている。トライス
テートバッファＴＢは、図１７図（ａ）の真理値表に示
すような論理動作をする回路である。制御信号ＯＥがハ
イレベルであると、ハイレベルの入力信号に対してロー
レベルの信号が出力され、ローレベルの入力信号に対し
てハイレベルの信号が出力される。制御信号ＯＥがロー
レベルになると、入力信号がハイレベルでもローレベル
でも、出力信号がハイインピーダンスとなり、ワード線
ＷＬ、ビット線ＢＬと切り離された状態となる。

【０１２２】トライステートバッファの具体的回路例
を、図１７（ｂ）、図１７（ｃ）に示す。図１７（ｂ）
はＣＭＯＳ型トライステートバッファの回路であり、図
１７（ｃ）はＥ／Ｄ型トライステートバッファの回路で
ある。メモリセルアレイ中の特定のメモリセルＭＣに書
込みをするときには、トライステートバッファＴＢによ
り、そのメモリセルＭＣの第１電極Ｅ１に接続されたワ
ード線ＷＬをロ−レベル（０Ｖ）にした後に、そのメモ
リセルＭＣの第２電極Ｅ２に接続されたビット線ＢＬを
ハイレベル（２Ｖ）にする。このようにすると、その特
定のメモリセルＭＣに情報が書込まれる。その他のワー
ド線ＷＬ、ビット線ＢＬは、トライステートバッファＴ
Ｂによりハイインピーダンスにされるので、一方の電極
がハイレベル又はローレベルになっても情報が書込まれ
ることはない。

【０１２３】メモリセルアレイ中の特定のメモリセルＭ
Ｃに記憶された情報を読出すときには。トライステート
バッファＴＢにより、そのメモリセルＭＣの第２電極Ｅ
２に接続されたビット線ＢＬをロ−レベル（０Ｖ）にし
た後に、そのメモリセルＭＣの第１電極Ｅ１に接続され
たワード線ＷＬをハイレベル（１Ｖ）にする。このよう
にすると、その特定のメモリセルＭＣから選択的に情報
が読出される。その他のワード線ＷＬ、ビット線ＢＬ
は、トライステートバッファＴＢによりハイインピーダ
ンスにされる。

【０１２４】第１、第２、第３、第６、第７及び第９の
実施例のように、浮遊導電層側のバリア高さが高い非対
称なバリアを有するバリア層を用いたメモリセルＭＣに
対しては、上述したように、ワード線ＷＬのローレベル
を０Ｖ、ハイレベルを１Ｖにし、ビット線ＢＬのローレ
ベルを０Ｖ、ハイレベルを２Ｖにして、情報「０」
「１」の書込み、読出し、消去を選択的に行ったが、他
の実施例の場合にはそのメモリセルＭＣに応じてワード
線ＷＬ、ビット線ＢＬのレベルを定める。

【０１２５】例えば、第４、第５及び第８の実施例のよ
うに、共鳴トンネリングバリア層を用いたメモリセルＭ
Ｃでは、ワード線ＷＬのローレベルを０Ｖ、ハイレベル
を１Ｖにし、ビット線ＢＬのローレベルを０．５Ｖ、ハ
イレベルを２Ｖにすれば、情報「０」「１」の書込み、
読出し、消去を選択的に行うことができる。また、第１
０及び第１１の実施例のように、浮遊導電層側のバリア
高さが高い非対称なバリアを有するバリア層を用いたメ
モリセルＭＣに対しては、約１．８Ｖの書込みバイアス
電圧、約０．５Ｖの読出しバイアス電圧、約１．０の消
去バイアス電圧が選択に印加されるように、ワード線Ｗ
Ｌ及びビット線ＢＬのローレベル、ハイレベルを定めれ
ばよい。

【０１２６】本実施例によれば、ひとつのメモリセルに
対して２本の配線を設ければよいので、記憶情報を高速
で書込み又は読出しすることができる。また、従来の半
導体記憶装置、例えば、シリコンのＭＯＳＦＥＴとキャ
パシタを用いた１ＭＯＳセル方式のＤＲＡＭの場合、セ
ル面積は０．６μｍルールで約２μｍ² であるのに対
し、本実施例の場合、セル面積を約１μｍ² と小さくで
きる。

【０１２７】また、本実施例では大きな専有面積を必要
とするキャパシタを必要としないため、製造プロセスも
非常に簡単となる。さらに、より一層の微細化が要請さ
れた場合、シリコンを用いたＤＲＡＭではキャパシタの
容量に起因するノイズマージンが問題となっているのに
対し、本実施例の半導体記憶装置では、微細化に対する
本質的な問題点が特になく、より一層の微細化が可能で
ある。

【０１２８】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例ではＩｎＧａＡｓ／Ｉ
ｎ（ＡｌＧａ）Ａｓ系の化合物半導体材料を用いたが、
ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＰ系、
ＩｎＡｓ／ＡｌＧａＡｓＳｂ系等の化合物半導体材料
や、ＳｉとＳｉＧｅ、ＳｉとＳｉＯ₂ 等の半導体材料
や、ＣａＦとＣｏＳｉ等の金属と絶縁物の組合わせや、
ＮｂとＮｂＯ等の超伝導材料や、ＭｇＯとＳｒＴｉＯ₃
等の酸化物超伝導体等の他の材料を用いてもよい。

【０１２９】

【発明の効果】以上の通り、本発明によれば、半導体基
板上に、ノンドープの厚いバリア層と、不純物がドープ
された浮遊導電層と、浮遊導電層側のバリア高さが高い
非対称なバリアを有する薄いバリア層と、チャネル層と
を積層し、チャネル層上に第１電極及び第２電極とを設
けたので、第１電極より第２電極の方が電位が高い書込
みバイアス電圧を印加することにより、第１電極から薄
いバリア層を介して浮遊電極層に注入される電子の量が
浮遊電極層から薄いバリア層を介して第２電極に放出さ
れる電子の量より多いことを利用して、浮遊電極層に電
子を注入して情報を書込み、第１電極と第２電極間に書
込バイアス電圧よりも低い読出しバイアス電圧を印加し
たときにチャネル層に電流が流れるか否かに基づいて記
憶された情報を読出すようにすることができる。

【０１３０】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側の共鳴準位が高い非対称な共
鳴トンネリングバリアを有する薄いバリア層と、チャネ
ル層とを積層し、チャネル層上に第１電極及び第２電極
とを設けたので、第１電極より第２電極の方が電位が高
い書込みバイアス電圧を印加することにより、第１電極
から薄いバリア層を介して浮遊電極層に注入される電子
の量が浮遊電極層から薄いバリア層を介して第２電極に
放出される電子の量より多いことを利用して、浮遊電極
層に電子を注入して情報を書込み、第１電極と第２電極
間に書込バイアス電圧よりも低い読出しバイアス電圧を
印加したときにチャネル層に電流が流れるか否かに基づ
いて記憶された情報を読出し、書込みバイアス電圧より
も高い消去バイアス電圧を第１電極及び第２電極に印加
することにより、浮遊電極層から薄いバリア層を介して
第２電極に放出される電子の量が第１電極から薄いバリ
ア層を介して浮遊電極層に注入される電子の量より多い
ことを利用して、浮遊電極層に蓄積された電子を放出し
て情報を消去するようにすることができる。

【０１３１】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側のバリア高さが低い非対称な
バリアを有する中間バリア層と、チャネル層と、バリア
高さが変化しない対称なバリアを有する薄いバリア層と
を積層し、薄いバリア層上に第１電極及び第２電極とを
設けたので、第１電極より第２電極の方が電位が高い書
込みバイアス電圧を印加することにより、第１電極から
薄いバリア層及び中間バリア層を介して浮遊電極層に注
入される電子の量が浮遊電極層から中間バリア層及び薄
いバリア層を介して第２電極に放出される電子の量より
多いことを利用して、第１電極から薄いバリア層及び中
間バリア層を通して浮遊電極層に電子を注入して浮遊電
極層に情報を書込み、第１電極と第２電極間に書込バイ
アス電圧よりも低い読出しバイアス電圧を印加したとき
にチャネル層に電流が流れるか否かに基づいて記憶され
た情報を読出し、書込みバイアス電圧よりも高い消去バ
イアス電圧を第１電極及び第２電極に印加することによ
り、浮遊電極層から薄いバリア層及び中間バリア層を介
して第２電極に放出される電子の量が第１電極から薄い
バリア層及び中間バリア層を介して浮遊電極層に注入さ
れる電子の量より多いことを利用して、第２電極から薄
いバリア層及び中間バリア層を通して浮遊電極層に蓄積
された電子を放出して浮遊電極層の情報を消去するよう
にすることができる。

【０１３２】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、バリア高さが変化しない対称なバリアを有
する中間バリア層と、チャネル層と、共鳴トンネリング
バリアを有する薄いバリア層とを積層し、薄いバリア層
上に第１電極及び第２電極とを設けたので、第１電極よ
り第２電極の方が電位が高い書込みバイアス電圧を印加
することにより、第１電極から薄いバリア層及び中間バ
リア層を介して浮遊電極層に注入される電子の量が浮遊
電極層から中間バリア層及び薄いバリア層を介して第２
電極に放出される電子の量より多いことを利用して、第
１電極から薄いバリア層及び中間バリア層を通して浮遊
電極層に電子を注入して浮遊電極層に情報を書込み、第
１電極と第２電極間に書込バイアス電圧よりも低い読出
しバイアス電圧を印加したときにチャネル層に電流が流
れるか否かに基づいて記憶された情報を読出し、書込み
バイアス電圧よりも高い消去バイアス電圧を第１電極及
び第２電極に印加することにより、浮遊電極層から薄い
バリア層及び中間バリア層を介して第２電極に放出され
る電子の量が第１電極から薄いバリア層及び中間バリア
層を介して浮遊電極層に注入される電子の量より多いこ
とを利用して、第２電極から薄いバリア層及び中間バリ
ア層を通して浮遊電極層に蓄積された電子を放出して浮
遊電極層の情報を消去するようにすることができる。

【０１３３】また、本発明によれば、半導体基板上に、
ノンドープの厚いバリア層と、不純物がドープされた浮
遊導電層と、浮遊導電層側のバリア高さが高い非対称な
バリアを有する薄いバリア層と、チャネル層とを積層
し、チャネル層上に第１電極及び第２電極とを設けたの
で、第１電極より第２電極の方が電位が高い書込みバイ
アス電圧を印加することにより、浮遊電極層から薄いバ
リア層を介して第２電極に放出される電子の量が第１電
極から薄いバリア層を介して浮遊電極層に注入される電
子の量より多いことを利用して、浮遊電極層から電子を
放出して情報を書込み、第１電極と第２電極間に書込バ
イアス電圧よりも低い読出しバイアス電圧を印加したと
きにチャネル層に電流が流れるか否かに基づいて記憶さ
れた情報を読出し、第１電極と第２電極間に書込バイア
ス電圧よりも低く読出しバイアス電圧よりも高い消去バ
イアス電圧を印加することにより、チャネル層内の電子
蓄積層から薄いバリア層を通して浮遊電極層に電子を注
入して浮遊電極層の情報を消去するようにすることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体記憶装置を
示す図である。

【図２】本発明の第１の実施例による半導体記憶装置の
薄いバリア層の順方向と逆方向の電流電圧特性を示すグ
ラフである。

【図３】本発明の第２の実施例による半導体記憶装置を
示す図である。

【図４】本発明の第３の実施例による半導体記憶装置を
示す図である。

【図５】本発明の第４の実施例による半導体記憶装置を
示す図である。

【図６】本発明の第４の実施例による半導体記憶装置の
薄いバリア層の順方向と逆方向の電流電圧特性を示すグ
ラフである。

【図７】本発明の第５の実施例による半導体記憶装置を
示す図である。

【図８】本発明の第６の実施例による半導体記憶装置を
示す図である。

【図９】本発明の第７の実施例による半導体記憶装置を
示す図である。

【図１０】本発明の第８の実施例による半導体記憶装置
を示す図である。

【図１１】本発明の第８の実施例による半導体記憶装置
の中間バリア層と薄いバリア層の電流電圧特性を示すグ
ラフである。

【図１２】本発明の第９の実施例による半導体記憶装置
を示す図である。

【図１３】本発明の第１０の実施例による半導体記憶装
置を示す図である。

【図１４】本発明の第１０の実施例による半導体記憶装
置の薄いバリア層の順方向と逆方向の電流電圧特性を示
すグラフである。

【図１５】本発明の第１１の実施例による半導体記憶装
置を示す図である。

【図１６】本発明の第１２の実施例による半導体記憶装
置を示す図である。

【図１７】本発明の第１２の実施例による半導体記憶装
置で用いられるトライステートバッファを示す図であ
る。

【符号の説明】

１０…半絶縁性ＩｎＰ基板 １２…厚いバリア層 １４…浮遊導電層 １６…薄いバリア層 １８…チャネル層 ２０…コンタクト層 ２０ａ…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ２０ｂ…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ２２…第１電極 ２４…第２電極 ２６…保護層 ２８…２次元電子チャネル ３０…薄いバリア層 ３０ａ…ｉ−ＡｌＡｓバリア層 ３０ｂ…ｉ−ＩｎＧａＡｓ井戸層 ３０ｃ…ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層 ３０ｄ…ｉ−ＩｎＧａＡｓ井戸層 ３０ｅ…ｉ−Ｉｎ_0.52Ａｌ_0.48Ａｓバリア層 ３２…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ３４…電子供給層 ３６…能動層 ３８…２次元電子チャネル ４０…ソース電極 ４２…ドレイン電極 ４４…ゲート電極 ４６…中間バリア層 ４８…チャネル層 ５０…薄いバリア層 ５２…コンタクト層 ５２ａ…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ５２ｂ…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ５４…コレクタ層 ５６…バリア層 ５８…ベース引出し層 ６０…ベース層 ６２…エミッタ層 ６４…コレクタ電極 ６６…ベース電極 ６８…エミッタ電極 ７０…薄いバリア層 ７０ａ…ｉ−ＡｌＡｓバリア層 ７０ｂ…ｉ−ＩｎＧａＡｓ井戸層 ７０ｃ…ｉ−ＡｌＡｓバリア層 ７２…Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ７２ａ…浮遊導電層 ７２ｂ…素子分離層 ８０…薄いバリア層 ８１…素子分離層 ８２…ｎ−Ｉｎ_0.53Ｇａ_0.47Ａｓ層 ８４…電子供給層 ８６…能動層 ８８…２次元電子チャネル ９０…ソース電極 ９２…ドレイン電極 ９４…ゲート電極 ＭＣ…メモリセル Ｅ１…第１電極 Ｅ２…第２電極 ＷＬ…ワード線 ＢＬ…ビット線 ＴＢ…トライステートバッファ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成されたノンドープの厚いバリア
   層と、 前記厚いバリア層上に形成され、不純物がドープされた
   浮遊導電層と、 前記浮遊導電層上に形成され、前記浮遊導電層側のバリ
   ア高さが高い非対称なバリアを有する薄いバリア層と、 前記薄いバリア層上に形成されたチャネル層と、 前記チャネル層上に形成された第１電極及び第２電極と
   を有することを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板と、 前記半導体基板上に形成されたノンドープの厚いバリア
   層と、 前記厚いバリア層上に形成され、不純物がドープされた
   浮遊導電層と、 前記浮遊導電層上に形成され、前記浮遊導電層側の共鳴
   準位が高い非対称な共鳴トンネリングバリアを有する薄
   いバリア層と、 前記薄いバリア層上に形成されたチャネル層と、 前記チャネル層上に形成された第１電極及び第２電極と
   を有することを特徴とする半導体記憶装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上に形成されたノンドープの厚いバリア
   層と、 前記厚いバリア層上に形成され、不純物がドープされた
   浮遊導電層と、 前記浮遊導電層上に形成され、前記浮遊導電層側のバリ
   ア高さが低い非対称なバリアを有する中間バリア層と、 前記中間バリア層上に形成されたチャネル層と、 前記チャネル層上に形成され、バリア高さが変化しない
   対称なバリアを有する薄いバリア層と、 前記薄いバリア層上に形成された第１電極及び第２電極
   とを有することを特徴とする半導体記憶装置。
4. 【請求項４】 半導体基板と、 前記半導体基板上に形成されたノンドープの厚いバリア
   層と、 前記厚いバリア層上に形成され、不純物がドープされた
   浮遊導電層と、 前記浮遊導電層上に形成され、バリア高さが変化しない
   対称なバリアを有する中間バリア層と、 前記中間バリア層上に形成されたチャネル層と、 前記チャネル層上に形成され、共鳴トンネリングバリア
   を有する薄いバリア層と、 前記薄いバリア層上に形成された第１電極及び第２電極
   とを有することを特徴とする半導体記憶装置。
5. 【請求項５】 半導体基板と、 前記半導体基板上に形成されたノンドープの厚いバリア
   層と、 前記厚いバリア層上に形成され、不純物がドープされた
   浮遊導電層と、 前記浮遊導電層上に形成され、前記浮遊導電層側のバリ
   ア高さが低い非対称なバリアを有する薄いバリア層と、 前記薄いバリア層上に形成されたチャネル層と、 前記チャネル層上に形成された第１電極及び第２電極と
   を有することを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１乃至５のいずれかに記載の半導
   体記憶装置において、 前記薄いバリア層は、ノンドープの半導体層であり、 前記チャネル層は、不純物がドープされた半導体層であ
   ることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１乃至５のいずれかに記載の半導
   体記憶装置において、 前記薄いバリア層は、少なくとも前記チャネル層側の部
   分に不純物がドープされ、 前記チャネル層は、ノンドープの半導体層であり、 前記チャネル層に、前記薄いバリア層から供給された電
   子により２次元電子チャネルが形成されることを特徴と
   する半導体記憶装置。
8. 【請求項８】 請求項１記載の半導体記憶装置に情報を
   記憶する半導体記憶装置の情報記憶方法において、 前記第１電極より前記第２電極の方が電位が高い書込み
   バイアス電圧を印加することにより、前記第１電極から
   前記薄いバリア層を介して前記浮遊電極層に電子を注入
   して前記浮遊電極層に情報を書込み、 前記第１電極と前記第２電極間に前記書込バイアス電圧
   よりも低い読出しバイアス電圧を印加し、前記チャネル
   層に電流が流れるか否かに基づいて、前記浮遊電極層に
   記憶された情報を読出すことを特徴とする半導体記憶装
   置の情報記憶方法。
9. 【請求項９】 請求項２記載の半導体記憶装置に情報を
   記憶する半導体記憶装置の情報記憶方法において、 前記第１電極より前記第２電極の方が電位が高い書込み
   バイアス電圧を印加することにより、前記第１電極から
   前記薄いバリア層を介して前記浮遊電極層に電子を注入
   して前記浮遊電極層に情報を書込み、 前記第１電極と前記第２電極間に前記書込バイアス電圧
   よりも低い読出しバイアス電圧を印加し、前記チャネル
   層に電流が流れるか否かに基づいて、前記浮遊電極層に
   記憶された情報を読出し、 前記書込みバイアス電圧よりも高い消去バイアス電圧を
   前記第１電極及び前記第２電極に印加することにより、
   前記第２電極から前記薄いバリア層を介して前記浮遊電
   極層に蓄積された電子を放出して前記浮遊電極層の情報
   を消去することを特徴とする半導体記憶装置の情報記憶
   方法。
10. 【請求項１０】 請求項３又は４記載の半導体記憶装置
    に情報を記憶する半導体記憶装置の情報記憶方法におい
    て、 前記第１電極より前記第２電極の方が電位が高い書込み
    バイアス電圧を印加することにより、前記第１電極から
    前記薄いバリア層及び前記中間バリア層を通して前記浮
    遊電極層に電子を注入して前記浮遊電極層に情報を書込
    み、 前記第１電極と前記第２電極間に前記書込バイアス電圧
    よりも低い読出しバイアス電圧を印加し、前記チャネル
    層に電流が流れるか否かに基づいて、前記浮遊電極層に
    記憶された情報を読出し、 前記書込みバイアス電圧よりも高い消去バイアス電圧を
    前記第１電極及び前記第２電極に印加することにより、
    前記第２電極から前記薄いバリア層及び前記中間バリア
    層を通して前記浮遊電極層に蓄積された電子を放出して
    前記浮遊電極層の情報を消去することを特徴とする半導
    体記憶装置の情報記憶方法。
11. 【請求項１１】 請求項５記載の半導体記憶装置に情報
    を記憶する半導体記憶装置の情報記憶方法において、 前記第１電極より前記第２電極の方が電位が高い書込み
    バイアス電圧を印加することにより、前記浮遊電極層か
    ら前記薄いバリア層を介して電子を放出し、前記チャネ
    ル層内に電子蓄積層を形成して、前記浮遊電極層に情報
    を書込み、 前記第１電極と前記第２電極間に前記書込バイアス電圧
    よりも低い読出しバイアス電圧を印加し、前記チャネル
    層に電流が流れるか否かに基づいて、前記浮遊電極層に
    記憶された情報を読出し、 前記第１電極と前記第２電極間に前記書込バイアス電圧
    よりも低く前記読出しバイアス電圧よりも高い消去バイ
    アス電圧を印加することにより、前記チャネル層内の前
    記電子蓄積層から前記薄いバリア層を通して前記浮遊電
    極層に電子を注入して前記浮遊電極層の情報を消去する
    ことを特徴とする半導体記憶装置の情報記憶方法。