JPH01157567A - 半導体メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ集積回路、特に化合物半導体Ｇ
ａＡｓを用いたメモリＬ　Ｓ　Ｉ　（ＬａｒｇｅＳｃａ
ｌ、ｅ　Ｔｎｔｅｇｒａｔｊ、ｏｎ　）に関し、更に詳
細には、メモリセル構成素子が微細化され高集積メモリ
ＬＳＩにおける耐α線特性を向」ニさせた半導体メモリ
集積回路に関する。

〔従来の技術］ 従来、ＧａＡ、ｓ　　ＬＳＩは、α線に対する耐性に関
して認識が薄く、たとえば、アイ・イー・イー・インタ
ーナショナル、ソリットーステートキッツ、コンファレ
ンスダイジェス１−、オブテクニカルペーパーズ、ボリ
ュームＸＸＸ、１９８７年、第１４０頁から第１４１頁
（ＩＥＥＥ、■ｎｔｅｒｎａｔｊｏｎａｌＳｏｌｊ、ｄ
−ｓｔａｔｅ　　ｃｉｒｃｕ］、ｔｓ　　Ｃｏｎｆｅｒ
ｅｎｃｅ　　Ｄｉｇｅｓｔ　　ｏｆＴｅｃｈｎｉｃａｌ
　Ｐａｐｅｒｓ−Ｖｏｌｕｎｅ　Ｘ　Ｘ　Ｘ　、　　（
１９８７）ｐｐ、１．４Ｏ−１４１）において論しられ
ているように、半絶縁性基板上にそのまま、Ｍ、ＥＳＦ
ＥＴ（以下ＦＥＴと略す）ならびにその他の構成素子を
形成したものが一般的であり、α線に対する耐性ならび
にこれに対する対策等は、述へられていない。−方、ア
イ・イー・イー・イー・エレクトロンデバイスレター、
ボリュームイーデーエル−７、ナン／ バー６、（１９８６年７月）第３９６頁−第３９７頁（
ＩＥＥＥ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔ
ｔｅｒ、　Ｖｏｌ、　ＥＤＬ−７、Ｎ（１６，ｐｐ、３
９６−３９７．　Ｊｕｎｅ　１９８６）において指摘さ
れているように、ＧａＡｓ基板上に作製されたＦＥＴに
おいては、α線のエネルギーから予想される値の数倍以
上の約８００ｆｃの電荷が発生すること、また、ＦＥＴ
の下部にＦＥＴのＮ型のチャネル層とは逆の極性を有す
るｐ型層を設けるこ分 とにより、上記発生電荷が数州の１の約１００ｆＣにま
で低下することが述べられている。上記、埋込型のｐ型
層をＧａＡｓ　　ＬＳＩに適用した例として、上記ソリ
ッドステートサーキッツ、コンファレンスダイジェスト
第１３８頁から第１３９頁（Ｓｏｌｉｄ−ｓｔａｔｅ　
ｃｉｔｃｕｉｔｓ　Ｃｏｎｆｅｒｎｃｅ　Ｄｉｇｅｓｔ
Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐｐ１３８−１３
９）があるが、ＬＳＩ全体に同一作製条件でｐ型層を形
成しており、また、ｐ型層のイオン打込ドーズ量も最大
２×１０１２／ｃｍ２程度となっている。

上記従来技術では、高集積化によるメモリセルが微細化
された場合にα線に対する耐性を得ようとすると、ｐ型
層のイオン打込ドーズ量をさらに増加させる必要があり
、この場合ｐ型層が空乏化層から導電化層となり、新た
に寄生容量が発生してメモリＬＳＩの高速性がそこなわ
れるという問題があった。

〔発明が解決しようとする課題〕

ここで、本発明の解決すべき課題について説明する。ま
ず、回路素子であるＦＥＴの下部に、ＦＥＴのＮ型チャ
ネル層とは逆の極性をもつｐ型不純物層を設ける場合の
問題点について説明する。

第２図に示すように、打込エネルギー４００ｋｅＶで２
　Ｘ　１０１２／ｃｍ２のドーズ量のｐ型不純物層では
、α線により発生しＦＥＴに収集される電荷量、すなわ
ち収集電荷量は６０ｆｃ程度であり、高集積化に対応し
てメモリセルが微細化された場合、α線によるいわゆる
ソフトエラーが発生することが懸念される。

第３図は、メモリＬＳＩを構成する回路部分を大きく３
つの部分、すなわち、ワード系回路部、メモリセル部、
センス系回路部に分類し、誤差動作を発生させる収集電
荷量、すなわち臨界収集電荷量をシュミレーションによ
り求めたものである。

用いた素子構造は、埋込みｐ型層がなく、各回路の製造
条件は同一の場合である。第３図かられか鴎 るように、メモリセル部が最も離界収集電荷量が小さく
、誤動作を起こしやすいことがわかる。また、ワード系
回路部、センス系回路等の周辺回路部においては、α線
により誤動作が発生しても一時的であり、所定の時間後
には正常動作に復帰するが、メモリセルはフリップ・フ
ロップ回路から構成されており、α線により電荷が発生
するとフリップ・フロップが反転し、従情報が記憶され
てしまうことになる。この誤動作を正常動作に復帰させ
るためには再書き込みを行う必要がある等、波及効果も
大きい。

第４図は一般的にＧａＡｓメモリＬＳＩに用いられてい
る６トランジスタ型メモリセルの構成を示す図で、メモ
リセルはＦ４００〜Ｆ４０３のＭＥＳＦＥＴｓから構成
されるフリップ・フロップとＦ２Ｏ３−Ｆ２Ｏ３のＭＥ
ＳＦＥＴｓから構成されるトランスファＦＥＴから成り
立っている。

ＭＥＳＦＥＴｓＦ４０４．Ｆ２Ｏ３をオン状態にするこ
とにより行なわれる。今、ノード４００にＨｉｇｈレベ
ルが、ノード４０１にＬｏｗレベルが保持されていると
し、α線がＦ２Ｏ３に衝突したとするとＦ２Ｏ３は一時
的にオン状態となり、ノード４００のＨｉｇｈレベルは
低下し、逆にノード４０１のＬｏｗレベルは上昇するた
め、記憶情報が場合によっては反転してしまう。このよ
うな情報破壊が起こるかどうかは、ノード４００に蓄積
さ与えられる。ノード４００に付随する容量としては、
Ｆ２Ｏ３のゲート容量、Ｆ２Ｏ３、Ｆ２Ｏ３の寄生容量
、素子と素子を電気的に接続する配線の容量が含まれる
。今後、高集積化が進むにつれ、メモリセルの物理的寸
法を小さくする必要があり、ＦＥＴのゲート長、ゲート
幅、配線幅は微細化が進行し、蓄積容量もこれに伴い減
少することになる。

第５図は、メモリセルのフリップ・フロップを構成する
駆動Ｆ　Ｅ　Ｔのグー１〜幅と臨界収集電荷量の関係を
ゲート長がサブミクロン化した場合についてシミュレー
ションにより求めたものである。

ＦＥＴのゲート幅が２０μｍ以下となると、メモリセル
の臨界収集電荷量は６０ｆｃ以下となり、第２図かられ
かるように、２　Ｘ　１０”／ｃｍ２程度のドーズ量で
は、収集チャージの方が多くなり、α線入射に対しエラ
ーを起こすことになる。

これを避けるためには、第２図かられかるように、イオ
ン打込のｐ型層のドーズ量を増加させれが良いが、第６
図に示すように、ｐ型層のドーズ量を２　Ｘ　１０”／
ａ＋ｆ以上とすると、Ｐ−Ｎ接合容量か急激に増加する
。このことは、ｐ型層が空乏化層から導電化層に変化し
てしまうことを意味しており、その結果、ＦＥＴのチャ
ネル層、ソース、ｐ型不純物層との間に接合容量が新た
に発生し、この寄生容量は各回路部分の負荷容量となる
ため、アクセス時間の増大等、メモリセル部の性能を著
しく低下させる。

このように、高集積化によりメモリセルが微細化された
場合、埋込ｐ型不純物層の濃度を高めてα線に対する耐
性を得ようとすると、メモリＬＳＩの高速性が損なわれ
るという問題がある。そこで、本発明では、メモリセル
アレイ部及び周辺回路部を構成する回路素子の下部及び
その間に形成され、回路素子を構成する不純物層と逆極
性を有する不純物層の不純物濃度を、各回路部に応じて
異ならせる。すなわち、メモリＬＳＩを構成する回路部
のう４、例えば、メモリセルアレイ部に形成される不純
物層の濃度を高めて、導電化ｐ型層とし、周辺回路部に
形成される不純物層の濃度は低くして空乏化ｐ型層とす
ることにより、メモリＬＳＩの高速性を損うことなく、
メモリセルのα線耐性を高める。

＝１５− 〔課題を解決するための手段〕 本発明の目的は、微細化されたメモリセルにおいてもα
線に対する耐性を得ることができると共に、メモリＬＳ
Ｉの高速性もそこなわれない不生導体メモリ集積回路を
得ることにある。

本発明の半導体メモリ集積回路は、半絶縁性基板内に部
分的に形成された不純物層から構成される多数の回路素
子からなり、これら回路素子で構成された、複数のメモ
リがマＩ・リックス状に配置されたメモリセルアレイ部
とこれらモメリセルを選択し読み出し書き込み動作を行
うための周辺回路部とを有し、回路素子を構成する不純
物層と逆極性を有する不純物層であって、その不純物濃
度が互いに異なる少なくとも第１及び第２の領域からな
る不純物層をメモリセルアレイ部及び前周辺回路部を構
成する回路素子の下部及びその間に形成したことを特徴
とする。

より具体的にいえば、メモリセルアレイ部における回路
素子の下部及びその間に形成した第１の領域からなる不
純物層を導電化ｐ型層とし、周辺回路部における回路素
子の下部及びその間に形成した第２の領域からなる不純
物層を空乏化ｐ型層とする。

〔作用〕

メモリセルアレイ部に形成された導電化ｐ型層は、α線
に対し最も小さい臨界収集電荷量を有するメモリセルに
対し、微細化に対しても十分なα線耐性を得る゛ことを
可能とする。

一方、空乏化ｐ型層は、メモリセルよりも比較的大きな
臨界収集電荷量を有する周辺回路部に形成され、この部
分のα線耐性を可能にすると同時に、寄生容量の増大を
避けることができ、高速性を維持することが可能となる
。

本発明によれば、メモリＬＳＩ全体のα線耐性を決定し
ているメモリセルの耐性向上が可能となると共に、周辺
回路部の寄生容量の増大を避けることができ、メモリセ
ルが微細化された高集積メモリにおいて、優れたα線耐
性、ならびに高速動作特性の実現が可能となる。

また、メモリセル部に形成された導電化Ｐ型層に所定の
電位を印加することにより、メモリセルを構成するＦＥ
Ｔのしきい電圧（Ｖｔｈ）を変化させることができ、こ
の作用から、製造ばらつきによるＶｔｈばらつきの補償
、ならびに、周辺回路に用いられているデプレッション
型ＦＥＴのイオン打込層とメモリセルを構成するエンハ
ンス型ＦＥＴのイオン打込層を同時に形成することもで
き、プロセス工程の簡素化も可能とすることができる。

なお、メモリセルアレイ部に形成される第１の領域の不
純物層は、必ずしも全面的に導電化ｐ型層とする必要は
なく、不純物濃度を部分的に異なる値とし、部分的に空
乏化しても良い。例えば、各メモリセルを構成する回路
素子のうち、□フリップ・フロップを構成するＦＥＴ５
の下部及びその間を導電化ｐ型層とし、トランスファＦ
Ｅ’ｒｓの下部及びその周辺を空乏化ｐ型層とすること
ができる。また、周辺回路部に形成される第２の領域の
不純物層も全面的に濃度が同じ空乏化ｐ型層とする必要
はなく、不純物濃度を部分的に異なる値としてもよいし
、部分的に導電化しても良い。例えば、周辺回路部にお
いて、素子の下部と素子間とで不純物濃度を異ならせ、
α線耐性を高めることもできる。また、周辺回路部にお
いて、メモリセルのフリップ・フロップと同様の回路形
成を有する双安定回路を構成する素子の下部及びその間
に形成される不純物層を導電化し、周辺回路部における
双安定回路にもα線耐性を持たせることができる。

〔実施例〕

本発明の一実施例を第１図により説明する。

第１図において、１００は半絶縁性Ｇ　ａ　Ａ　ｓ基板
、１０１．１０２はメモリセルを構成するＦＥＴのゲー
ト電極、１０３．１０４は周辺回路を構成するＦＥＴの
ゲート電極、１０５．１０６はメモリセルを構成するＦ
ＥＴのソース電極、１０７゜１０８は周辺回路を構成す
るＦＥＴのソース電極、１０９．１１０はメモリセルを
構成するＦＥＴのドレイン電極、１１１，１１２．は周
辺回路を構成するＦＥＴのドレイン電極、１１３．１１
４はメモリセルを構成するＮ型チャネル層、１１５、１
１６は周辺回路を構成するＮ型チャネル層、１１７．１
１８．１１９．１２０はメモリセルを構成するＦＥＴの
ソース、ドレイン電極にオーミック接合を形成するため
のＮ型高濃度層、１２１．１２２．１２３．１２４は、
周辺回路を構成するＦＥＴのソース、ドレイン電極にオ
ーミック接合を形成するためのＮ型高濃度層、１２５は
導電化したｐ型層、１２６は空乏化したｐ型層である。

なお、１２５，１２６共、素子間のアイソレーション部
のα線耐性も向上させるため、ＦＥＴの下部だけでなく
、素子間にも設けられる構造となっている。１２７はｐ
型層１２５に所定の電位を丁 印加ちるための電極、１２８はｐ型層１２５にオーミッ
ク接合を形成するための高濃度ｐ型層である。

本実施例によれば、メモリセル下部はイオン打込のドー
ズ量が２　Ｘ　１０１２／ｄ以上と濃度の高い導電化ｐ
型層となっているため、大きなα線耐性を得ることがで
き、メモリセルのα線耐性すなわる。一方、周辺回路部
においては、ｐ型層のイオン打込ドーズ量が２　Ｘ　１
０１２／ｄ以下と濃度の低い空乏化ｐ型層となっている
ため、容土容量増加を抑えた状態でα線耐性の向上が可
能となる。

以上述べた上記構造を採用することにより、メモリセル
サイズが微細化した高集積メモリにおいても、寄生容量
の増大を極力抑えた状態でα線耐性を得ることができる
。また、電極１２７に電位を印加することにより、第７
図に示すようにｐ型層１２５上に形成されるＦＥＴのし
きい電圧Ｖｖｈを変化させることができ、製造ばらつき
によるＶ　ｉ　ｈばらつきの補償、ならびに周辺回路を
構成するＦＥＴとのイオン打込ドーズ量の共通化も可能
となる。

なお、最も臨界収集電荷量が小さいメモリセル部のみに
ｐ型層を形成する方法も考えられるがｐ型層を形成しな
い部分は、第２図に示すようにα線による収集チャージ
が８００ｆｃ以上となり、第３図に示すように周辺回路
部の一部であるワード系回路部において十分なα線耐性
を得られないこと、さらには、ｐ型層には、α線に対す
る耐性を向上させるだけでなく、ゲート長が１μｍ以下
になった場合にしきい電圧Ｖｔｈが急激に低下する短チ
ヤネル効果を抑止する効果も有ることから微細化に対し
ては、第１図に示すようにウェハーあるいはチップ全面
にｐ型層を形成することが重要である。

別の実施例を第８図に示す。この実施例では、メモリセ
ル部ならびに、周辺回路部両者のｐ型層１．２５，１２
６を導電化とし、周辺回路部にもｐ型層に電位を印加す
るための電極８００、高濃度ｐ型層８０１を設け、電極
８００に負方向の電位を印加してｐ型層１２６を空乏化
しても第１図の実施例と同様の効果を得ることができる
。

また、第９図に示すように、周辺回路部においてＦ　Ｅ
　Ｔ間の素子分離領域のｐ型イオン打込ドーズ量をＦＥ
Ｔ下部と異なる値に設定し、α線耐性を最適化しても良
い。

第１０図は、メモリセルのレイアラ１−例を示し第１０
図において、ゲーＩ〜電極１０００゜１００１．１００
２，１００３．］００４゜１００５はそれぞれ第４図に
おけるＦ２Ｏ３゜Ｆ　４．０３、Ｆ２Ｏ３，Ｆ２Ｏ３，
Ｆ４．０４．。

Ｆ　４．　Ｏ５１７１ゲートニ相当する。１００６はＦ
ＥＴを形成するＮ型チャネル層ならびにオーミック接合
を形成するための高濃度Ｎ型層である。また１００７は
第１図における１２８のｐ型窩濃度層、型層に相当する
。なお、第１０図においては説明を簡単にするため、ゲ
ート電極ならびにＮ型、ｐ型面者のイオン打込層のみ記
載しである。第１０図においては、導電化したｐ型層に
よる寄生容量の増大を極力抑えるため、α線に対して比
較的影響を受けにくい〆ｌ・ランスファＦＥＴ、Ｆ４０
４及びＦ２Ｏ３のゲート電極１００４．１００５の下部
及び周辺を空乏化ｐ型層とした場合が示されている。こ
のように、メモリセル下部を全面的に導電化２層とする
以外に、部分的に空乏化しても良い。

第１１図は、第１０図におけるＡ、−Ａ’部の断面構造
を示したものであり、前記のようにα線に対して比較的
影響を受けにくいゲーＩ−電極１−００５の周辺を空乏
化ｐ型Ｍ１２６とし、導電化したｐ型層１２５による寄
生容量の増大が１−２６のウェル上に存在する高濃度Ｎ
型層１００６に生しない構造となっている。

また、第１０図には、さらなるαが線耐性を向上を目的
した付加容量は示されていないが、これら容量を付加し
た構成であってもかまわない。上記付加容量は、第４図
においてノート４．　Ｏ０１４０６間ならびにノート４
０１．４０６間、ある等から構成されるものである。

なお、以上述べた実施例では、ｐ型層の濃度をメモリセ
ルアレイ部と周辺回路部とで異なる値とするとか、周辺
回路部の一部のｐ型層が導電化される等の構成であって
もがまわない。

第１２図は、］−０３をゲー１へ電極とするＦＥＴの下
部の空乏化ｐ型層１２６，１０４をゲート電極とするＦ
ＥＴの下部の導電化ｐ型Ｍ１２００゜１２００にオーミ
ック接合を形成するための高濃度ｐ型層１２０１．１２
００に所定の電位を印加し、１０４をゲート電極とする
ＦＥＴのＶ　ｔ　ｈを制御するための電極１２０２を示
したものである。

このように、周辺回路部においてもその一部を導電化さ
せることにより、たとえば、フリップフロップ等のメモ
リセルと同様の回路形式を有する双安定回路においても
、今後の乃細化に対して十分な、α線耐性を持たせるこ
とができる。

また、以上の説明では、ＦＥＴのチャネル層をＮ型、耐
α用の埋込層をｐ型としたが、まったく逆の極性の構成
であってもかまわない。

さらに第１図ならびに第８図の説明で電極１２７．８０
０には所定の電位を印加するとじた昭６２−１２５７０
９）に述べられているように、同一基板上に形成された
ＦＥＴのしきい電圧Ｖｔｈをモニターし、所定のしきい
電圧Ｖｉｈとなるよう補償機能を有する回路の出力が接
続されていても良い。

〔発明の効果〕

本発明によれば、周辺回路の寄生容量の増加を招くこと
なしコ鴨細化されるメモリセルのα線耐性を向上させる
ことが可能となるため、高速性を有する高集積、高耐α
線のメモリＬＳ○の実現が可能となる。

【図面の簡単な説明】

第２図〜第６図は、本発明の解決すべき課題を説明する
ための図であり、第２図はＰ型不純物ドーズ量と収集電
荷量の関係を示す図、第３図はメモリＬ＄Ｉを構成する
各回路部と臨界収集電荷量の関係を示す図、第４図は６
トランジスタ型メモ一ト幅と臨界収集電荷量の関係を示
す図、第６図はｐ型不純物ドーズ量と収集電荷量及びＰ
−Ｎ接合容量の関係を示す図である。 第７図は埋込ｐ型層の電位とこのｐ型層上に形成された
ＦＥＴのしきい電圧の関係を示す図、第８図、第９図は
それぞれ本発明による半導体メモリ集積回路の別の実施
例を示す断面図、第１０図は本発明による半導体メモリ
集積回路におけるメモリセルのレイアウト例を示す平面
図、第１１図は第１０図におけるＡ−Ａ’部の断面図、 第１２図は本発明による半導体メモリ集積回路の別の実
施例を示す断面図である。 １２図 ｏｙｚ：ｙ４ｊｌ Ｐ型／Ｆ−ａｔ物ドー入童 （Ｘｙρ′グＣγす 司　　　　　　　ぞ！ ４ρθ Ｆダρρ 〜Ｆ４．？一対Ｅ５ＦＥＴ ρρ　−−一訂゛陽、ノード ４ρ） ＃）３−−−ワー）°違衣 ４６７　−一−ヲ”−夕１１（ ｌρ５ 子夕凶 ＦＥＴθケ゛−ユ串洛　（μ砿Ｏ （Ａ戸気ブ奢・伐９

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルがマトリックス状に配置されたメ
   モリセルアレイ部と、上記メモリセルを選択し、読み出
   し書き込み動作を行うための周辺回路部と、上記メモリ
   セルアレイ部及び上記周辺回路部を構成する素子の下部
   ならびに素子間に形成された不純物層であって上記素子
   を構成する不純物層と逆極性を有し、その濃度が、メモ
   リセルアレイ部と周辺回路部とで異なる不純物層とから
   なることを特徴とする半導体メモリ集積回路。 ２、上記メモリアレイ部における素子の下部ならびに素
   子間に形成された不純物層が導電化し、上記周辺回路に
   おける素子の下部ならびに素子間に形成された不純物層
   が空乏化していることを特徴とする請求項１の半導体メ
   モリ集積回路。 ３、前記素子を構成する不純物層がＮ型であり、該素子
   の下部ならびに素子間に形成された不純物層がｐ型であ
   ることを特徴とする請求項１の半導体メモリ集積回路。 ４、前記メモリセルアレイ部におけるｐ型不純物層は、
   おおむね２×１０＾１＾２／ｃｍ＾２以上のイオン打込
   ドーズ量により形成され、また、前記周辺回路部におけ
   るｐ型不純物濃度層はおおむね２×１０＾１＾２／ｃｍ
   ＾２以下のイオン打込ドーズ量で形成されていることを
   特徴とする請求項３の半導体メモリ集積回路。 ５、前記メモリセルアレイ部における素子下部ならびに
   素子間に設けられた不純物層にオーミック接合を有する
   電極が少なくとも１個以上設けられていることを特徴と
   する請求項１乃至４のいずれかに記載の半導体メモリ集
   積回路。 ６、前記メモリアレイ部に設けられた電極に電位を印加
   し、上記回路素子のしきい電圧を制御する構成となって
   いることを特徴とする請求項５の半導体メモリ集積回路
   。 ７、前記周辺回路部における素子下部ならびに素子間に
   設けられた不純物層が導電化しており、上記不純物層に
   オーミック接合を有する電極が少なくとも１個以上設け
   られていると共に、上記電極に逆バイアスを印加し、上
   記不純物層を空乏化してなることを特徴とする請求項１
   の半導体メモリ集積回路。 ８、前記周辺回路部における素子部ならびに素子間に設
   けられた不純物層が部分的に導電化しており、上記不純
   物層の導電化部にオーミック接合を有する電極が少くと
   も１個以上設けられていると共に、該電極に電位を印加
   し、該導電化部に形成された回路素子のしきい電圧を制
   御する構成となっていることを特徴とする請求項１の半
   導体メモリ集積回路。 ９、前記メモリセル部における素子の下部ならびに素子
   間に形成された不純物層が部分的に導電化していると共
   に、前記導電化部にオーミック接合を有する電極が少く
   とも１個以上設けられ、該電極に電位を印加し、該導電
   化部に形成された回路素子のしきい電圧を制御する構成
   となっていることを特徴とする請求項１乃至８のいずれ
   かに記載の半導体メモリ集積回路。 １０、前記素子がＧａＡｓ基板上に構成されていること
   を特徴とする請求項１乃至９のいずれかに記載の半導体
   メモリ集積回路。 １１、半絶縁性基板と； 上記半絶縁性基板内に部分的に形成された不純物層から
   構成される多数の回路素子からなり、複数のメモリセル
   がマトリックス状に配置されたメモリセルアレイ部及び
   該メモリセルを選択し読み出し書き込み動作を行うため
   の周辺回路部と； 上記多数の回路素子の下部及び素子間に形成され、上記
   不純物層と逆極性を有する不純物層であって、不純物濃
   度が異なる少なくとも第１及び第２の領域からなる不純
   物層と； を有することを特徴とする半導体メモリ集積回路。 １２、上記メモリアレイ部における素子の下部ならびに
   素子間に形成された第１の領域の不純物層が導電化し、
   上記周辺回路における素子の下部ならびに素子間に形成
   された第２の領域の不純物層が空乏化していることを特
   徴とする請求項１１の半導体メモリ集積回路。 １３、前記素子を構成する不純物層がＮ型であり、該素
   子の下部ならびに素子間に形成された不純物層がｐ型で
   あることを特徴とする請求項１１又は１２の半導体メモ
   リ集積回路。 １４、前記メモリセルアレイ部におけるｐ型不純物層は
   、おおむね２×１０＾１＾２／ｃｍ＾２以上のイオン打
   込ドーズ量により形成され、また、前記周辺回路部にお
   けるｐ型不純物濃度層はおおむね２×１０＾１＾２／ｃ
   ｍ＾２以下のイオン打込ドーズ量で形成されていること
   を特徴とする請求項１３の半導体メモリ集積回路。 １５、上記第１の領域の不純物層にオーミック接合を有
   する電極が少くとも１個以上設けられ、該電極に電位を
   印加し、上記回路素子のしきい電圧を制御する構成とな
   っていることを特徴とする請求項１１乃至１４のいずれ
   かに記載の半導体メモリ集積回路。 １６、前記周辺回路部における素子下部ならびに素子間
   に設けられた第２の領域の不純物層が導電化しており、
   上記第２の領域の不純物層にオーミック接合を有する電
   極が少くとも１個以上設けられていると共に、上記電極
   に逆バイアスを印加し、上記第２の領域の不純物層を空
   乏化してなることを特徴とする請求項１１の半導体メモ
   リ集積回路。 １７、上記第２の領域の不純物層が部分的に導電化して
   おり、その導電化部にオーミック接合を有する電極が少
   くとも１個以上設けられていると共に、該電極に電位を
   印加し、該導電化部に形成された回路素子のしきい電圧
   を制御する構成となっていることを特徴とする請求項１
   １の半導体メモリ集積回路。 １８、上記第１の領域の不純物層が部分的に導電化して
   いると共に、その導電化部にオーミック接合を有する電
   極が少くとも１個以上設けられ、該電極に電位を印加し
   、該導電化部に形成された回路素子のしきい電圧を制御
   する構成となっていることを特徴とする請求項１１ の半導体メモリ集積回路。 １９、半絶縁性基板と； 上記半絶縁性基板内に形成された不純物層からなる第１
   の領域と； 上記半絶縁性基板内に形成され、上記第１の領域の不純
   物層の濃度とは異なる濃度を有する不純物層からなる第
   ２の領域と： 複数のメモリセルがマトリックス状に配置されたメモリ
   セルアレイ部であって、上記第１の領域に逆極性を有す
   る不純物層を部分的に形成して構成された多数の回路素
   子からなるメモリセルアレイ部と； 上記メモリセルを選択し、読み出し書き込み動作を行う
   ための周辺回路部であって、上記第２の領域に逆極性を
   有する不純物を部分的に形成して構成された多数の回路
   素子からなる周辺回路部と； からなることを特徴とする半導体メモリ集積回路。 ２０、上記第１の領域の不純物層が導電化し、上記第２
   の領域の不純物層が空乏化していることを特徴とする請
   求項１９の半導体メモリ集積回路。 ２１、前記素子を構成する不純物層がＮ型であり、上記
   第１の領域及び第２の領域の不純物層がｐ型であり、上
   記第１の領域のｐ型不純物層は、おおむね２×１０＾１
   ＾２／ｃｍ＾２以上のイオン打込ドーズ量により形成さ
   れ、また、前記第２の領域のｐ型不純物濃度層はおおむ
   ね２×１０＾１＾２／ｃｍ＾２以下のイオン打込ドーズ
   量で形成されていることを特徴とする請求項１９の半導
   体メモリ集積回路。 ２２、上記第１の領域の不純物層にオーミック接合を有
   する電極が少くとも１個以上設けられ、該電極に電位を
   印加し、上記回路素子のしきい電圧を制御する構成とな
   っていることを特徴とする請求項１９の半導体メモリ集
   積回路。 ２３、上記第２の領域の不純物層が導電化しており、上
   記第２の領域の不純物層にオーミック接合を有する電極
   が少くとも１個以上設けられていると共に、上記電極に
   逆バイアスを印加し、上記第２の領域の不純物層を空乏
   化してなること特徴とする請求項１９の半導体メモリ集
   積回路。 ２４、上記第２の領域の不純物層が部分的に導電化して
   おり、その導電化部にオーミック接合を有する電極が少
   くとも１個以上設けられていると共に、該電極に電位を
   印加し、該導電化部に形成された回路素子のしきい電圧
   を制御する構成となっていることを特徴とする請求項１
   ９の半導体メモリ集積回路。 ２５、上記第１の領域の不純物層が部分的に導電化して
   いると共に、その導電化部にオーミック接合を有する電
   極が少くとも１個以上設けられ、該電極に電位を印加し
   、該導電化部に形成された回路素子のしきい電圧を制御
   する構成となっていることを特徴とする請求項１９の半
   導体メモリ集積回路。