CN107735863A - 增强型双沟道高电子迁移率晶体管 - Google Patents

增强型双沟道高电子迁移率晶体管 Download PDF

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Abstract

本发明提供了增强型(E型)双沟道(DC)HEMT。在一个实施例中，提供了一种半导体器件，其包括衬底和形成在衬底上的异质结构。该异质结构可以包括下沟道层、上沟道层、形成在下沟道层与上沟道层之间的插入层、以及形成在上沟道层上的一个或多个势垒层。该半导体器件还包括凹槽结构。此凹槽结构形成在所述一个或多个势垒层内和所述上沟道层的至少第一部分内。栅极结构在凹槽内形成。在各种实施方式中，栅极结构包括形成在凹槽壁上的栅介质层和其上的栅电极。

Description

增强型双沟道高电子迁移率晶体管
相关申请的交叉引用
本专利合作条约(PCT)国际申请要求于2015年7月1日提交的题为“增强型GaN双沟道MOS-HEMT及制造方法”的美国临时专利申请No.62/231,294的优先权，其全文通过引用方式合并于此。
技术领域
本公开一般地涉及增强型高电子迁移率晶体管(HEMT)，更具体地涉及基于III族氮化物(III-N)复合半导体材料的增强型(E型)双沟道(DC)HEMT。
背景技术
诸如GaN之类的III族氮化物(III-N)复合半导体材料具有宽禁带、高击穿电场和高导热率的优点。另外，诸如结合了铝镓氮(AlGaN)/GaN异质结构的系统之类的宽禁带异质结构系统具有二维电子气(2DEG)沟道，该二维电子气(2DEG)沟道具有高电子迁移率。由于这些优点，基于III-N半导体异质结构(比如，AlGaN/GaN)的HEMT被认为是最有前景的下一代功率器件。然而，常规的III-NHEMT是具有负阈值电压的耗尽型器件。耗尽型工作模式阻碍了这些器件在应用中的迅速利用。
附图说明
参照以下附图描述了本主题公开的非限制性和非穷尽性实施例，其中，除非另有规定，否则相同附图标记在各示图中始终指代相同部件。
图1示出了栅极下方势垒层被完全去除的常规III族氮化物增强型(E型)HEMT器件。
图2示出了具有处于栅极下方势垒层被完全去除的常规III族氮化物增强型(E型)HEMT器件的电阻构成。
图3示出了具有处于栅极下方势垒层被部分去除的常规III族氮化物增强型(E型)HEMT器件。
图4示出了根据本文所述的一个或多个实施例的示例E型半导体器件。
图5示出了根据本文所述的各个方面和实施例的示例E型半导体器件的等效电阻的电路图。
图6提供了根据本文所述的方面和实施例的示例E型半导体器件的接入区处的导带的仿真图。
图7提供了根据本文所述的方面和实施例的示例E型半导体器件的凹槽栅极区处的导带的仿真图。
图8示出了根据本文所述的一个或多个实施例的具有不同的栅极凹槽深度的示例E型半导体器件的阈值电压稳定性。
图9-图14示出了根据本文所述的一个或多个实施例的示例E型半导体器件的示例制造过程。
图15示出了根据本文所述的一个或多个附加实施例的另一示例E型半导体器件。
图16-图20示出了根据本文所述的一个或多个附加实施例的另一示例E型半导体器件的示例制造过程。
图21示出了根据本文所述的一个或多个附加实施例的另一示例E型半导体器件。
图22示出了根据本文所述的一个或多个附加实施例的按整流模式构造的另一示例E型半导体器件。
图23提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT的转移ID-VGS特性的实验测试结果。
图24提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT的输出ID-VDS特性的实验测试结果。
图25提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT的场效应迁移率测量的实验测试结果。
图26提供了根据本文所述的一个或多个实施例的示例DC-MOS-HEMT的关态击穿特性的实验测试结果。
图27提供了根据本文所述的一个或多个实施例的被构造为场效应整流器的DC-MOS-HEMT的IV特性的实验测试结果。
图28示出了根据本文所述的一个或多个实施例的用于制造E型半导体器件的示例方法的流程图。
图29示出了根据本文所述的一个或多个实施例的用于制造E型半导体器件的另一示例方法的流程图。
图30示出了根据本文所述的一个或多个实施例的用于制造E型半导体器件的示例方法的流程图。
具体实施方式
参照附图描述本公开的各个方面或特征，其中相同附图标记始终用来指代相同元件。在本说明书中，为了提供对本主题公开的透彻理解，阐述了许多具体细节。然而应当理解的是，可以在没有这些具体细节的情况下或者利用其它方法、部件、材料等来实践本公开的某些方面。在其它例子中，以方框图形式示出公知的结构和装置，以利于描述本主题公开。
通过介绍的方式，本文公开的主题涉及增强型(E型)半导体器件，并且更具体地涉及包括双沟道(DC)的E型HEMT。在各种示例性实施例中，本主题半导体器件为包括III-N DC异质结构和金属氧化物半导体(MOS)结构的HEMT，在本文中也被称为DC-MOS-HEMT。还提供了用于制造这种DC-MOS-HEMT的方法。考虑并且想到的是，可以将本主题E型半导体器件的各种特征的设计应用于其它异质结构。为清楚起见，本主题E型半导体器件的各种示例性实施例基于AlGaN/GaN异质结构。然而，本领域普通技术人员可以将本主题E型半导体器件的各种特征扩展到其它异质结构变形和设计形式。
本主题E型半导体器件具有便于控制的阈值电压和低导通电阻。在一个或多个实施例中，本主题E型半导体器件特征在于上MOS沟道和处于控制栅极下方的下异质结沟道。在源栅和栅漏接入区中形成了上沟道和下沟道这两个异质结沟道，这两者均表现出高电子迁移率和相对高的电子密度。E型半导体器件中的载流子可以在非常低的电阻的情况下从上沟道流到下沟道或者从下沟道流到上沟道。根据一个或多个实施例，E型半导体器件包括III族氮化物异质结构，该III族氮化物异质结构包括衬底、结晶层、缓冲层、下沟道层、插入层、上沟道层、和一个或多个势垒层。所述一个或多个势垒层中的至少一个的禁带宽度比下方的上沟道层的禁带宽度大，并且插入层的禁带宽度比下方的下沟道层的禁带宽度相比而言更大。异质结构特征在于两个沟道，一个沟道在势垒层与上沟道层之间的界面处，另一个沟道在插入层与下沟道层之间的界面处。E型半导体器件还包括设置在形成于所述一个或多个势垒层内(并且在一些实施例中，上沟道层的至少一部分内)的凹槽内的凹形栅极结构。随后，在栅极凹槽中形成栅极电介质和栅电极。在栅电极的相对两侧形成源电极和漏电极。
由于栅极结构形成在穿过一个或多个势垒层的凹槽内，所以半导体器件可以作为增强型(E型)器件工作。由于凹槽终止于上沟道层处或上沟道层以内，因此下沟道层维持着高电子迁移率的异质结沟道。另外，接入区与栅极控制的沟道之间的电连接未被破坏，实现了低的连接电阻。因此，可以在所述的E型半导体器件中实现低通态电阻。只要凹槽栅终止于上沟道层处或沟道层以内，所述的E型半导体器件的阈值电压对凹槽栅极结构的槽深度的变化就不敏感。
在一个或多个实施例中，提供了一种半导体器件，其包括衬底和形成于衬底上的异质结构。异质结构可以包括下沟道层、上沟道层、形成于下沟道层与上沟道层之间的插入层、以及形成于上沟道层上的一个或多个势垒层。插入层具有比下沟道层大的禁带宽度。另外，所述一个或多个势垒层的至少一个具有比上沟道层大的禁带宽度。半导体器件还包括形成于所述一个或多个势垒层和上沟道层的至少第一部分内的凹槽、形成于凹槽内的栅极结构。在各种实施方式中，栅极结构包括形成于凹槽壁上的栅极电介质层和形成于栅极电介质层上的栅电极。
半导体器件还包括在上沟道层内靠近上沟道层与所述一个或多个势垒层之间的界面处形成的上沟道、以及在下沟道层内靠近下沟道层与插入层之间的界面处形成的下沟道。上沟道和下沟道可以电连接从而有利于上沟道和下沟道的合并电导。半导体器件可以具有基于上沟道和下沟道的合并电导的低通态电阻(例如，小于约7.0Ω·mm)。在另一实施例中，半导体器件具有形成于上沟道层与插入层之间的缓冲层，并且其凹槽穿过上沟道层到达缓冲层而不穿过缓冲层。此外，在一个或多个实施方式中，半导体器件的阈值电压不随上沟道层的至少第一部分内的凹槽深度而改变。
在另一实施例中，提供了一种半导体器件，其包括缓冲层、形成于缓冲层上的下沟道层、形成于下沟道层上的上沟道层、和形成于上沟道层上的一个或多个势垒层。上沟道层具有比下沟道层禁带宽度大。另外，所述一个或多个势垒层的至少一个具有比上沟道层的禁带宽度大。半导体器件还包括形成于所述一个或多个势垒层和上沟道层的至少第一部分内的凹槽、以及形成于凹槽内的栅极结构。在一个或多个实施方式中，栅极结构包括形成于凹槽壁上的栅极电介质层、以及形成于栅极电介质层上的栅电极。
半导体器件还可以包括在上沟道层内的靠近上沟道层与所述一个或多个势垒层之间的界面处形成的上沟道、以及在下沟道层内的靠近下沟道层与上沟道层之间的界面处形成的下沟道。上沟道和下沟道可以电连接从而引起上沟道和下沟道的合并电导。在一些实施方式中，半导体器件的通态电阻基于上沟道和下沟道的合并电导而小于约7.0Ω·mm。
在又一实施例中，提供了一种方法，其包括形成异质结构，该异质结构包括缓冲层、在缓冲层上的下沟道层、在下沟道层上的插入层、在插入层上的上沟道层、和在上沟道层上的势垒层。该方法还包括：在异质结构的势垒层上形成源电极和漏电极；在源电极与漏电极之间的势垒层上形成钝化层；以及形成穿过钝化层、势垒层和上沟道层的第一部分的凹槽，其中，上沟道层的第二部分保持在凹槽下方。在一个或多个实施方式中，该方法还包括：在凹槽壁和钝化层上形成栅极电介质层；以及在凹槽内栅极电介质层上形成栅电极。
在各种实施例中，该方法还包括：在上沟道层内靠近上沟道层与所述一个或多个势垒层之间的界面处形成上沟道；在下沟道层内靠近下沟道层与插入层之间的界面处形成下沟道；以及电连接上沟道和下沟道，从而引起上沟道和下沟道的合并电导。该方法还包括向栅电极施加正电压，基于上沟道和下沟道的合并电导来实现小于约7.0Ω·mm的通态电阻。
现在参照附图，图1示出根据本文所述的各个方面和实施例的常规III族氮化物增强型(E型)HEMT器件100。器件100具有这样一种异质结构，其包括衬底102、形成于衬底102上的结晶层104、形成于结晶层104上的缓冲层106、形成于缓冲层106上的沟道层108、和形成于沟道层108上的势垒层110。器件100还包括形成于势垒层110上的钝化层112。器件100还包括凹槽栅极结构，该凹槽栅极结构完全穿过钝化层112和势垒层110而进入沟道层108。凹槽栅极结构包括形成于凹槽的壁上(例如，为凹槽加内衬)的栅极电介质层114、以及形成于栅极电介质层114上的栅电极118。栅极电介质层114还覆盖了钝化层112的一些部分。源电极116和漏电极120分别设置在栅电极118的两侧的异质结构上。器件100还包括位于沟道层108内沟道122，该沟道122位于沟道层108与势垒层110之间的界面处或邻近沟道层108与势垒层110之间的界面。
器件100包括在栅电极118下方完全去除的势垒层110。具体地，凹槽栅极结构(例如包括栅极电介质层114和栅电极118)的底部或底区123延伸通过势垒层110的整个厚度。例如，如图1所示，凹槽栅极结构的底区123延伸到沟道层108的一部分中。由于将栅极结构穿过势垒层110，因此，器件100(和具有类似结构的器件)可以作为E型器件操作。栅极电介质层114用来抑制底区123处的栅极漏电流。然而，因为器件100在底区123之下不包括势垒层110的任何部分，所以栅极底区123处的电子或载流子在栅极电介质层114与下方的沟道层108之间的界面处流动。栅极电介质层114与下方的沟道层108之间的界面为金属绝缘物半导体沟道(简写为MIS沟道)。通常，流过MIS沟道的载流子与异质结的界面处的载流子相比表现出较小的迁移率。较小的载流子迁移率导致诸如高传导损耗和较低功率转换效率之类的不期望的效应。此外，对于器件100，凹槽栅极结构的深度d1实质上影响了分别位于栅电极114的两侧且分别与源电极116和漏电极120邻近的沟道122与接入区(未示出)之间的传导路径。特别地，栅极底区123的深度d1在沟道108的上表面的下方。例如，如果深度d1过度深入了即使是几纳米深的任何深度，都将破坏接入区(未示出)与沟道122之间的传导路径。
图2示出具有处于栅极下方的完全去除势垒层的常规III族氮化物E型HEMT器件100的电阻部件。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。线200代表处于通态时通过器件100的载流子的流动。沿着线200的各个矩形代表载流子流动受到阻碍的区。例如，如图2所示，由于器件100的完全去除势垒层110，器件100在底区123处的凹槽栅极结构下方的区域204处以及在栅极区的两个边缘处的两个角落区域202和206处表现出大的阻性。大导通电阻导致较高的传导损耗和较低的功率转换效率。因此，尽管器件100提供了作为E型III族氮化物器件的优点，但是器件100也具有相对高的传导损耗和低的功率转换效率。
图3示出根据本文所述的各个方面和实施例的常规III族氮化物E型HEMT器件300。器件300包括与器件100相同或相似的特征，修改之处是器件300部分去除势垒层110。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
如图3所示，器件300的凹槽栅极结构(例如包括栅极电介质层114和栅电极118)的底区123仅延伸通过势垒层110的厚度的一部分。例如，在凹陷栅极结构的底区123与沟道层108之间仍然保留有势垒层的部分302。在该构造的情况下，载流子可以在凹槽栅极结构的底区123下方处的在势垒层110的保留部分302与下方的沟道区108之间的界面处流动。在该异质结界面处的载流子表现出相对于器件100的MIS沟道(例如，栅极电介质层114与上沟道层108之间的界面)中的载流子更高的迁移率。然而，势垒层的在凹槽栅极结构的底区123下方的部分302的厚度难以控制。器件300的阈值电压对于势垒层的在凹槽栅极结构的底区123下方的部分302的厚度高度敏感。因此，器件300的阈值电压难以控制。因此，尽管器件300相对于器件100具有较小的通态电阻，但是由于阈值电压对于凹槽深度高度敏感，所以器件300遭遇到妨碍其对部分凹陷栅极结构的阈值电压的均匀性和再现性进行控制的能力的困扰。
图4示出了根据本文所述的一个或多个实施例的示例E型半导体器件400。在各种实施方式中，半导体器件400为DC-MOS-HEMT。类似于器件100和300，器件400包括凹槽栅极结构，致使器件400作为E型器件操作。不过，器件400包括若干相对于器件100和300显著的差别，这将在下文中详细说明。这些差别致使器件400相对于器件100、300和其它类似E型HEMT具有便于控制的阈值电压和低通态电阻。
器件400具有这样一种异质结构，其包括衬底402、形成于衬底402上的结晶层404、和形成于结晶层404上的缓冲层406。衬底可以包括但不限于硅、蓝宝石、金刚石、碳化硅(SiC)、氮化铝(AlN)、氮化镓(GaN)和其它适当的材料。结晶层404可以包括但不限于AlN、GaN、氮化铟(InN)或它们的合金。缓冲层406可以包括但不限于AlN、GaN、InN或它们的合金。异质结构还包括下沟道层408b、插入层409、上沟道层408a和势垒层410。在一些实施方式中，势垒层410可以包括两个或更多层的叠层(未示出)。
下沟道层408b、插入层409、上沟道层408a和势垒层410的材料可以改变，只要插入层409的禁带宽度大于下沟道层408b的禁带宽度并且势垒层410(或当势垒层由两个或更多层构成时，势垒层410的至少一层)的禁带宽度大于上沟道层408a的禁带宽度即可。在各种实施例中，下沟道层408b、插入层409、上沟道层408a和势垒层410的材料分别包括III族氮化物。例如，在一个或多个实施例中，下沟道层408b可以包括但不限于GaN、AlN、InN或它们的合金。在一个示例性实施例中，下沟道层408b包括GaN。插入层409也可以包括但不限于GaN、AlN、InN或它们的合金。在一个示例性实施例中，插入层409包括AlN。上沟道层408a也可以包括但不限于GaN、AlN、InN或它们的合金。在一个示例实施例中，上沟道层408a包括GaN。势垒层410也可以包括GaN、AlN、InN或它们的合金。在一个实施方式中，势垒层410包括AlGaN。在一些实施方式中，势垒层410包括由从GaN、AlN、InN或它们的合金中选择的不同材料形成的两个或更多层的叠层。例如，在另一实施方式中，势垒层410包括一层AlN和一层GaN。在另一示例中，势垒层可以包括形成于上沟道层408a上的AlN层、形成于AlN层上的AlGaN层、和形成于AlGaN层上的GaN层。
在一个或多个实施例中，器件400还包括形成于势垒层410上的钝化层412(或多个层)。钝化层412被用来缓减III族氮化物HEMT中的电流崩塌现象。钝化层可以包括但不限于一个或多个绝缘的或者半导电的层，比如硅的氮化物(SiNx)、二氧化硅(SiO2)、三氧化二铝(Al2O3)、AlN、GaN、Si或金刚石。器件400还包括凹槽栅极结构，该凹陷栅极结构形成有完全穿过钝化层412和势垒层410并穿进上沟道层408a中的凹槽。凹槽栅极结构包括形成于凹槽壁上的栅极电介质层414、以及形成于凹槽内和凹槽上方并且在栅极电介质层414上的栅电极418。栅极电介质层414还覆盖了钝化层412的一些部分。栅极电介质层414用来使栅电极418绝缘并防止栅极电流泄漏。栅极电介质层414可以包括但不限于Al2O3、AlN、SiNx、三氧化镓(Ga2O3)、SiO2、二氧化铪(HfO2)或在半导体技术中常用的任何的其它电介质中的一种或多种。栅电极418至少覆盖凹陷栅极区，使得通过栅极电压来调制凹陷栅极区。在所示的实施例中，栅电极418还覆盖异质结构的在凹槽两侧上的部分。栅电极418可以包括任何适当的金属。例如，栅电极可以包括但不限于钛(Ti)、Al、镍(Ni)、金(Au)、钨(W)、钒(V)和钽(Ta)中的一个或多个。
在栅电极418的两侧的异质结构上(或内，未示出)分别设置源电极416和漏电极420。例如，在所示实施例中，分别在栅电极418两侧的势垒层410设置源电极416和漏电极420。还在源电极416与漏电极420之间在势垒层410上设置钝化层412。在另一实施例中，源电极416和漏电极420可以设置在栅电极418两侧并且在钝化层412和/或势垒层410的一些部分内(未示出)。在各种实施方式中，源电极416和漏电极420为采用金属(包括但不限于Ti、Al、Ni、Au、W、V和Ta的一种或多种)而形成的欧姆触点。在一个方面中，在制造过程期间对器件400应用热退火工艺，以使得源电极416和漏电极420成为欧姆的。
因为插入层409的禁带宽度大于下沟道层408b的禁带宽度，并且势垒层410(或势垒层的至少一个层)的禁带宽度大于上沟道层408a的禁带宽度，所以器件400包括上沟道422a和下沟道422b这两个沟道。在所示实施例中，上沟道422a形成于上沟道层408a内并位于上沟道层408a与势垒层410之间的异质结界面处。下沟道422b形成于下沟道层408b内并位于插入层409与下沟道层408b之间的异质结界面处。在各种实施方式中，当对栅电极418施加正栅极电压以开启器件400时，上沟道422a和下沟道422b电连接从而有利于上沟道422a与下沟道422b之间的电子或载流子的移动。当载流子在上沟道422a与下沟道422b之间移动时，它们必须穿越上沟道层408a和/或插入层409。因此，上沟道层408a的厚度决定2DEG分布。因此，可以选择插入层409和上沟道层408a的厚度以有利于各个沟道之间的载流子的移动(例如，从而使得接入区中的两个沟道有效地连接到栅极下方的沟道)。例如，选择插入层409和上沟道层408a的厚度以有利于电子从下沟道422b移动到上沟道422a，反之亦然。在示例性实施例中，插入层409的厚度足够薄，使得上沟道422a和下沟道422b均在栅源电压为零时被夹断。
在一个或多个实施例中，插入层409具有从约0.1纳米(nm)至约10nm的厚度。在另一实施例中，插入层409具有从约0.5nm至约5.0nm的厚度。在又一实施例中，插入层409具有约1.5nm的厚度。此外，上沟道层408a可以具有从约1.0nm至约20nm的厚度。在另一实施例中，上沟道层408a具有从约2.0nm至约15nm的厚度。在又一实施例中，上沟道层408a具有约4.0nm至约10.0nm的厚度。在一个示例性实施例中，上沟道层408a具有约6.0nm的厚度。在各种实施例中，上沟道层408a和插入层409的组合厚度为从约1.0nm至约30.0nm。在其它实施例中，上沟道层408a和插入层409的组合厚度为从约10.0nm至约20.0nm。
如图4所示，与器件100类似，凹槽栅极结构形成为完全穿过势垒层410厚度的凹槽形式，从而使得器件400成为E型器件。还与器件100类似的是，在器件400中，凹槽栅极结构的凹槽延伸进入上沟道层408a的一部分中。结果，在栅极底区423处的上沟道422a位于栅极电介质层410与上沟道层408a之间，将在栅极底区423处的上沟道422a称为金属绝缘物半导体(MIS)沟道。如上文关于图1和图3所讨论的那样，MIS沟道(例如沟道422a)的电子迁移率比位于异质结界面处的沟道的低。然而，除了上沟道422a，器件400还包括形成在下沟道层408b与插入层409之间的异质结界面处的下沟道422b。此外，下沟道422b远离凹槽栅极结构的栅极底区423。结果，在下沟道422b中维持了高电子迁移率，并且大大减小了从栅极底区423起始的电阻。
当对栅电极418施加正栅极电压时，由于上沟道422a和下沟道422b电连接，因此电子在两个沟道之间流动，导致两个沟道的合并电导。因此，器件400由于上沟道422a和下沟道422b的合并电导而表现出相对于器件100和300减小的通态电阻。从接入区起始的电阻由接入区中的2DEG密度和电子迁移率确定，而与凹槽栅极结构区的特性无关。上沟道层408a的厚度决定2DEG分布。因此，从接入区起始的电阻仍然较低。在一个或多个实施方式中，在接入区和栅极区的组合电阻为低电阻的情况下，器件400的总通态电阻(Ron)小于约7.0Ω·mm(例如，约6.9Ω·mm)，其远小于器件100的总通态电阻(例如，其为约20.0Ω·mm)。
图5示出了根据本文所述的各个方面和实施例的示例E型半导体器件400的等效电阻的电路图500。如图500中所示，器件400的总通态电阻(Ron)为接触电阻Rc、源极侧接入区处的电阻RS、漏极侧接入区处的电阻RD和栅极区处的电阻RG的组合。沿着沟道的每个电阻(即RS、RD、RG)等于上沟道电阻和下沟道电阻的并联(即，RS＝RS-上//RS-下,RS＝RG-上//RG-下,RS＝RD-上//RD-下)。
图6提供了对在根据本文所述的方面和实施例的示例E型半导体器件(例如器件400)的接入区处的仿真导带进行描绘的图表。图7提供了对在根据本文所述的方面和实施例的示例E型半导体器件的凹槽区处的仿真导带进行描绘的另一图表。图6和图7的图表是基于本主题E型半导体器件400而生成的，该器件400具有：包括Al2O3的栅极电介质层414；包括GaN的上层、AlGaN的中层和AlN的下层的势垒层410；包括GaN的上沟道层408a；包括AlN的插入层409；以及包括GaN的下沟道层408b。图表600中描绘的导带是针对在所有电子的电压为零时的器件400的接入区而仿真的。由于插入层中的极化效应，除了位于势垒层与上沟道层之间的界面处的原始上沟道之外，还在插入层与上沟道层之间的界面处形成沟道。图表700中描绘的导带是针对在栅电极的电压从0V增大到6V的情况下器件400的凹槽栅极区而仿真的。由于插入层的极化效应，下沟道首先被导通，并且上沟道随后以较大的栅极电压导通。
参照回图1和图4，如前所述，由于阈值电压对凹槽深度高度敏感，因此，器件300遭遇到妨碍其对部分凹陷栅极结构的阈值电压的均匀性和再现性进行控制的能力的困扰。然而，除了提供低通态电阻以外，只要凹槽终止于上沟道层408a处或上沟道层408a内，器件400就会实质上对凹槽栅极结构的凹槽深度的变化不敏感。特别地，器件400的阈值电压不(或实质上不)基于上沟道层的至少第一部分内的凹槽的深度而变化。特别地，在器件400中，对于确保在各接入区(未示出)之间的沟道422a或沟道422b的传导路径不被破坏来说，栅极底区423在上沟道408a的上表面之下的深度(d1)或者栅极底区423与上沟道408a的下表面之间的深度(d2)并非关键所在。例如，在一个或多个实施方式中，当栅极底区423在上沟道408a的上表面之下的深度(d1)增大或减小了150％时，器件400的阈值电压变化小于10％。
例如，图8示出了对根据本文所述的一个或多个实施例的具有不同栅极结构凹陷深度的示例E型半导体器件400的阈值电压稳定性进行展示的图表801-806。图8的图表是基于本主题E型半导体器件400而生成的，该器件400具有：包括Al2O3的栅极电介质层414；包括GaN的上层、AlGaN的中层和AlN的下层的势垒层410；包括GaN的上沟道层408a；包括AlN的插入层409；以及包括GaN的下沟道层408b。图表801、803和805分别描绘了当d2(例如上沟道层408a的在凹槽栅极结构的底区423之下的厚度)分别为6.0nm、4.0nm和2.0nm时所仿真的器件400的导带。图表802、804和806描绘了当d2分别为6.0nm、4.0nm和2.0nm时所仿真的阈值电压Vth。如图表806所示，器件400的阈值电压(Vth)在d2为6.0nm时约为0.3V，在d2为4.0nm时约为0.25V，并且在d2为2nm时约为0.22V。因此，只要凹槽栅极结构的深度保持在上沟道层408a的厚度内，器件400的阈值电压就不会基于凹陷栅极结构的深度而变化或显著变化(例如，变化小于10％)。
图9-图14示出了根据本文所述的一个或多个实施例的示例E型半导体器件400的示例制造过程。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
图9示出了初始异质结构900，从该初始异质结构900起可以创建器件400。异质结构900包括衬底402、形成于衬底402上的结晶层404、形成于结晶层404上的缓冲层406、形成于缓冲层406上的下沟道层408a、形成于下沟道层408b上的插入层409、形成于插入层409上的上沟道层408a、以及形成于上沟道层408a的势垒层410(或多个层)。可以使用各种半导体制造技术(包括但不限于金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、氢化物气相外延(HVPE)和其它适当的技术)来制备或生长异质结构900。在各种实施例中，异质结构900由包括III族氮化物的各种层构成。例如，在一个实施例中，下沟道层408b包括GaN，插入层409包括AlN，上沟道层408a包括GaN，势垒层410包括AlGaN。另外，插入层409的禁带宽度比下沟道层408b的禁带宽度更大，势垒层410的禁带宽度比上沟道层408b的禁带宽度更大。结果，异质结构900包括位于势垒层410与上沟道层408a之间的界面处的上沟道422a以及位于插入层409与下沟道层408b之间的界面处的下沟道422b。
在图10中，在异质结构900上为源电极416和漏电极420形成欧姆触点。用于形成源电极416和漏电极420的金属可以包括但不限于Ti、Al、Ni、Au、W、V或Ta的一种或多种。在一个或多个实施方式中，采用热退火工艺来使得源电极416和漏电极420成为欧姆触点。
在形成了源电极416和漏电极420之后，在源电极416与漏电极420之间的异质结构上形成钝化层412，如图11所示。钝化层412可以包括诸如SiNx、SiO2、Al2O3、AlN、GaN、Si或金刚石之类的绝缘的或半导电的层的一个或组合。随后使用适当的刻蚀技术穿过钝化层412、势垒层410、和上沟道层408a的一部分来形成凹槽1202，如图12所示。钝化层412的刻蚀取决于用于钝化层412的材料而可以包括湿法刻蚀或干法刻蚀。用于对势垒层410和上沟道层408a的一部分进行刻蚀的方法不受限制。例如，用于刻蚀势垒层410和/或上沟道层408a的适当方法可以包括但不限于等离子体干法刻蚀、数字刻蚀或它们的组合。
如前所述，凹槽1202的深度可以改变，只要凹槽不穿过上沟道层408a并进入插入层409中即可。在一个或多个实施例中，凹槽1202的深度d2处于约0.1nm与约19.0nm之间。在另一实施例中，凹槽1202的深度d2处于约1.0nm与约10.0nm之间。在又一实施例中，凹槽1202的深度d2处于约2.0nm与约6.0nm之间。凹槽1202的深度d1还可以基于沟道层408a的厚度(其优选地在约0.1nm与约20.0nm之间)而变化。例如，在一个实施方式中，凹槽的深度d1为上沟道层408a的厚度的约90％。在另一实施方式中，凹槽的深度d1为上沟道层408a的厚度的约75％。在另一实施方式中，凹槽的深度d1为上沟道层408a的厚度的约50％。在另一实施方式中，凹槽的深度d1为上沟道层408a的厚度的约25％。在又一实施方式中，凹槽的深度d1为上沟道层408a的厚度的约10％。
在形成凹槽1202之后，如图13所示沉积栅极电介质层414。栅极电介质层414可以包括各种适当的电介质材料(包括但不限于Al2O3、AlN、SiNx、Ga2O3、SiO2、或HfO2的一个或多个)，可以使用各种技术(包括但不限于MOCVD、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、热氧化、溅射、蒸镀或旋涂)来沉积栅极电介质层414。在图14中，随后在凹槽内的栅极电介质层414上方形成栅电极418，由此形成E型半导体器件400。
图15示出了根据本文所述的一个或多个附加实施例的另一示例E型半导体器件1500。在各种实施方式中，半导体器件1500为DC-MOS-HEMT。半导体器件1500包括与半导体器件400相同或相似的特征，二者的差别如下所述。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
器件1500的结构与器件400的结构的不同之处：关于凹槽栅极结构(例如包括栅电极418和栅极电介质层414)的深度不同，并且在插入层409与上沟道层408a之间添加了缓冲层1502。器件1500的结构还不包括钝化层412。根据本实施例，可以直接在势垒层410上形成栅极电介质层418。如图15所示，器件1500的凹槽栅极结构延伸通过上沟道层408a的整体厚度。特别地，栅极底区423位于上沟道层408与缓冲层1502之间的界面处。在一个或多个实施例中，上缓冲层1502包括GaN、AlN、InN或它们的合金中的至少一个。在一个示例性实施例中，上缓冲层1502包括GaN。另外，在一个或多个实施方式中，上缓冲层1502和上沟道层408a分别包括相同的材料(例如GaN)。
在器件1500的情况下，当电子在上沟道422a与下沟道422b之间移动时，它们必须穿越上沟道层408a、缓冲层1502和插入层409。因此，将上沟道层408a、缓冲层1502和插入层409的厚度设计为未隔离两个沟道(例如，以便有利于电子在低电阻的情况下在两个沟道之间移动)。在一个或多个实施例中，上沟道层408a可以具有从约1.0nm到约20nm的厚度。在另一实施例中，上沟道层408a具有从约5.0nm到约15nm的厚度。在又一实施例中，上沟道层408a具有约10.0nm的厚度。类似地，在一个或多个实施例中，缓冲层1502可以具有从约1.0nm到约20nm的厚度。在另一实施例中，缓冲层1502具有从约5.0nm到约15nm的厚度。在又一实施例中，缓冲层1502具有约10.0nm的厚度。此外，在一个或多个实施例中，插入层409具有从约0.1纳米(nm)到约10nm的厚度。在另一实施例中，插入层409具有从约0.5纳米(nm)到约5.0nm的厚度。在又一实施例中，插入层409具有约1.5nm的厚度。此外，在各种实施例中，上沟道层408a、缓冲层1502和插入层的组合厚度为从约1.0nm到约30.0nm。在其它实施例中，上沟道层408a、缓冲层1502和插入层的组合厚度为从约10.0nm到约20.0nm。
器件1500提供了与器件400相同或类似的优点。特别地，由于栅极结构形成于穿过一个或多个势垒层的凹槽内，因此半导体器件1500作为E型器件操作。因为凹槽终止于上沟道层408a内，所以下沟道层408b维持了具有高电子迁移率的异质结沟道(例如下沟道422b)。由于上沟道422a和下沟道422b电连接，因此电子在两个沟道之间流动，导致两个沟道的合并电导。结果，器件1500由此表现出相对于器件100的减小的通态电阻。例如，在一个或多个实施方式中，在接入区和栅极区的组合电阻为低电阻的情况下，器件1500的总通态电阻小于约7.0Ω·mm，而器件100的总通态电阻为约20.0Ω·mm。另外，只要凹槽终止于上沟道层408a处或内，器件400对于凹槽栅极结构的凹陷深度的变化实质上不敏感。特别地，器件1500的阈值电压不(或实质上不)基于跨越上沟道层408a的整体宽度的凹槽的深度而变化。因此，可以容易地控制器件1500的阈值电压。
图16-图20示出了根据本文所述的一个或多个附加实施例的示例E型半导体器件1500的示例制造过程。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
图16示出了初始异质结构1600，从该初始异质结构1600起可以创建器件1500。异质结构1560包括衬底402、形成于衬底402上的结晶层404、形成于结晶层404上的缓冲层406、形成于缓冲层406上的下沟道层408a、形成于下沟道层408b上的插入层409、以及形成于插入层409上的第二缓冲层1502。可以使用各种半导体制造技术(包括但不限于金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、氢化物气相外延(HVPE)和其他适当的技术)来制备或生长异质结构1600。在各种实施例中，异质结构1600由包括III族氮化物的各种层构成。
如图17所示，器件1500的制造过程涉及在第二缓冲层1502的稍后将形成凹槽栅极结构的部分上形成再生长掩模1702(本文称为“掩模”)。可以使用诸如SiO2、Al2O3、SiN或其它适当材料的各种材料来作为掩模。如图18所示，当在第二缓冲层1502上形成掩模1702之后，随后在第二缓冲层1502上围绕掩模形成或生长上沟道层408a和势垒层410。进一步在上沟道层408a内在上沟道层408a与势垒层410之间的异质结界面处建立上沟道422a，并且在下沟道层408b内在下沟道层408b与插入层409之间的异质结界面处建立下沟道422b。随后去除掩模1702(例如通过湿法刻蚀或干法刻蚀)，在势垒层410和上沟道层408内形成凹槽1902，如图19所示。栅极凹槽1902终止于上沟道层408a内。
在形成凹槽1202之后，如图20所示，将栅极电介质层414沉积到一个或多个势垒层410上，并形成源电极416、栅电极418和漏电极420，得到器件1500。栅极电介质层414可以包括各种适当的电介质材料(包括但不限于Al2O3、AlN、SiNx、Ga2O3、SiO2、或HfO2的一个或多个)，可以使用各种技术(包括但不限于MOCVD、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、热氧化、溅射、蒸镀或旋涂)来沉积栅极电介质层414。栅电极418可以至少覆盖凹槽栅极区，使得凹槽区通过栅极电压来调制。与器件400一样，在栅极电压增大的情况下，器件1500的下沟道422b由于插入层409的极化效应而首先导通。由于下沟道422b保持异质结沟道，因此下沟道中的电子迁移率很高，从而补偿了作为上沟道层408a与栅极电介质层418之间形成的MIS沟道的上沟道422a的较低电子迁移率。
图21示出了根据本文所述的一个或多个附加实施例的另一示例E型半导体器件2100。在各种实施方式中，半导体器件2000为DC-MOS-HEMT。半导体器件2000包括与各半导体器件相同或类似的特征，它们之间的差别如下所述。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
器件2100的结构与器件400的结构的不同之处在于去除了插入层409。尽管去除了插入层409，但器件2100仍包括上沟道层408a和下沟道层408b、以及上沟道422a和下沟道422b。根据本实施例，上沟道层408a、下沟道层408b和势垒层410具有不同的禁带宽度。特别地，上沟道层408a的禁带宽度比下沟道层408b的禁带宽度大，势垒层410的禁带宽度比上沟道层的禁带宽度大。例如，在一个实施例中，下沟道层408b可以包括InGaN，上沟道层408a可以包括GaN，势垒层410可以包括三个层的叠层，该叠层包括形成于上沟道层408a上的AlN层、形成于AlN层上的AlGaN层、和形成于AlGaN层上的GaN层。
与器件400和1500类似，器件2100的上沟道422a设置在上沟道层408a与势垒层410之间的界面处。然而，与器件400和1500不同的是，下沟道422b设置在下沟道层408b与上沟道层408a之间的界面(其为异质结)处。当对栅电极418施加正电压时，电子在两个沟道之间移动，它们必须仅穿越上沟道层408a。上沟道层408a的厚度以及上沟道层408a与下沟道层408b之间的导带偏移的厚度被设计为不隔离两个沟道(例如，即，电子可以在非常小的电阻的情况下从上沟道422a移动到下沟道422b，反之亦然)。例如，在一个或多个实施例中，上沟道层408a的厚度可以从约1.0nm到约30nm。在另一实施例中，上沟道层408a具有从约1.0nm到约20nm的厚度。在另一实施例中，上沟道层408a具有从约5.0nm到约15nm的厚度。在又一实施例中，上沟道层408a具有约10.0nm的厚度。栅极凹槽终止于上沟道层408a内。栅极凹槽的深度(例如d1或d2)就可以变化，只要栅极凹槽不延伸进入下沟道层408b即可。在栅极电压增大的情况下，下沟道422b由于上沟道层408a的极化效应而首先导通。由于下沟道保持异质结沟道，所以下沟道中的电子迁移率很高。
图22示出了根据本文所述的一个或多个附加实施例的按整流模式构造的另一示例E型半导体器件2200。在各种实施方式中，半导体器件2200为构造成场效应整流器的DC-MOS-HEMT。半导体器件2200包括与半导体器件400相同或相似的特征，二者的差别如下所述。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
半导体器件2200与半导体器件400的不同之处在于半导体器件2200的栅电极418短接到源电极416。栅电极418和源电极416的组合用作半导体器件2200的阳极2202。在这种构造的情况下，漏电极420用作半导体器件2200的阴极。因此，所得的半导体器件2200具有双端子构造，并且基于双端子构造而表现出整流特性(例如，所得的半导体器件2200作为整流器操作)。当作为整流器操作并且构造有本主题DC-MOS-HEMT结构时，半导体器件2200具有低沟道电阻的特征，这有利于减小整流器的通态电压。对于被构造为整流器的DC-MOS-HEMT(例如半导体器件2200)，电极416与电极418之间的距离可以缩短，并且优选地尽可能短。要注意的是，尽管半导体器件2200包括与器件400实质上相同的异质结构，然而使用类似的技术(例如通过将栅电极418短接到源电极116)将半导体器件1500和2100构造为整流器是可行的。
图23提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT的实验性转移ID-VGS特性进行展示的图表2301和2302。如图表2301所示，在漏极电流标准为10.0μA/mm时，DC-MOS-HEMT的阈值电压Vth为0.5V。如图表2302所示，存在两个gm峰值，这两个峰值分别表示下沟道和上沟道的最强栅极调制。例如，该器件具有分别为2μm、1.5μm和15μm的源栅距离LGS、栅极长度LG和栅漏距离LGD。
图24提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT(例如，器件400)的实验性转移ID-VDS特性进行展示的图表2400。栅源电压VGS以2V的步长(step)从0V变为10V。如图表2400所示，在本主题DC-MOS-HEMT器件(例如器件400)的栅漏距离为15μm的情况下，得到了非常低的导通电阻(例如约6.9Ω·mm)。
图25提供了对根据本文所述的一个或多个实施例的示例DC-MOS-HEMT(例如器件400)的测量的场效应迁移率进行描绘的图表2500。如图表2500所示，DC-MOS-HEMT中的下沟道的最大场效应迁移率在1800cm2/(V·s)左右，其接近于无栅极凹槽的双沟道HEMT(DC-HEMT)中的下沟道的最大场效应迁移率。因此，栅极凹槽工艺导致了DC-MOS-HEMT中的下沟道的迁移率的非常小的降低。本主题DC-MOS-HEMT具有44μm的栅极长度。
图26提供了根据本文所述的一个或多个实施例的示例DC-MOS-HEMT(例如器件400)的实验性断态击穿特性的图表。如图表2500所示，在漏极电流标准为1μA/mm时实现超过700V的击穿。本主题DC-MOS-HEMT具有15μm的栅漏距离。
图27提供了根据本文所述的一个或多个实施例的构造为场效应整流器(例如半导体器件2200)的DC-MOS-HEMT的实验性IV特性的图表2700。如图表2700所示，实现了整流特性。在正向状态下，整流器在低电压时开始导通，在反向状态下，整流器阻止高电压。由DC-MOS-HEMT构造的主题整流器的阳极至阴极距离为15μm。
图28-图30示出了根据本公开的某些方面的方法。尽管出于简化说明的目的而将方法示出并描述为一系列动作，然而，由于一些动作可以按不同次序发生和/或与本文所示和所述的其它动作同时发生，因此将会理解和领会的是，本公开不限于该动作次序。例如，本领域技术人员将会理解和领会，可以替代地将方法表示为一系列相互关联的状态或事件，例如状态图。此外，根据本公开的某些方面，可以不需要所示的所有动作来实施方法。另外，还可以领会的是下文以及贯穿本公开所公开的方法能够被存储于制品上以便于将这样的方法运送和传递到计算机。
现在参看图28，其示出的是根据本文所述的一个或多个实施例的用于制造E型半导体器件的示例方法2800的流程图。在各种实施例中，可以采用方法2800来制造DC-MOS-HEMT(比如E型半导体器件400)。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
在2802处，使用适当的半导体制造技术(诸如但不限于MOCVD、MBE、HVPE和其他适当技术)来形成异质结构(例如异质结构900)。异质结构可以包括缓冲层(例如缓冲层406)、在缓冲层上的下沟道层(例如下沟道层408b)、在下沟道层上的插入层(例如插入层409)、在插入层上的上沟道层(例如上沟道层408a)、以及在上沟道层上的势垒层(例如势垒层410)。在各种实施例中，异质结构900由包括III族氮化物的各种层构成。例如，在一个实施例中，下沟道层408b包括GaN，插入层409包括AlN，上沟道层408a包括GaN，势垒层410包括AlGaN。另外，插入层409的禁带宽度比下沟道层408b的禁带宽度更大，势垒层410的禁带宽度比上沟道层408b的禁带宽度更大。在2804处，在异质结构的势垒层上形成源电极(例如源电极416)和漏电极(例如漏电极420)。在2806处，在源电极与漏电极之间的势垒层上形成钝化层(例如钝化层412)，在2808处，穿过钝化层、势垒层和上沟道层的第一部分形成凹槽(例如栅极凹槽1202)，其中凹槽之下保留有上沟道层的第二部分。
图29示出了根据本文所述的一个或多个实施例的用于制造E型半导体器件的另一示例方法2900的流程图。在各种实施例中，方法2900可以用来制造DC-MOS-HEMT(比如E型半导体器件400)。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
在2902处，使用适当的半导体制造技术(诸如但不限于MOCVD、MBE、HVPE和其他适当技术)来形成异质结构(例如异质结构900)。异质结构可以包括缓冲层(例如缓冲层406)、在缓冲层上的下沟道层(例如下沟道层408b)、在下沟道层上的插入层(例如插入层409)、在插入层上的上沟道层(例如上沟道层408a)、以及在上沟道层上的势垒层(例如势垒层410)。在各种实施例中，异质结构900由包括III族氮化物的各种层构成。例如，在一个实施例中，下沟道层408b包括GaN，插入层409包括AlN，上沟道层408a包括GaN，势垒层410包括AlGaN。另外，插入层409的禁带宽度比下沟道层408b的禁带宽度更大，势垒层410的禁带宽度比上沟道层408b的禁带宽度更大。在2904处，在异质结构的势垒层上形成源电极(例如源电极416)和漏电极(例如漏电极420)。在2906处，在源电极与漏电极之间的势垒层上与势垒层形成钝化层(例如钝化层412)，并且在2908处，穿过钝化层、势垒层和上沟道层的第一部分形成凹槽(例如栅极凹槽1202)，其中在凹槽之下保留有上沟道层的第二部分。
在2910处，在凹槽的壁和钝化层上形成栅极电介质层(例如栅极电介质层414)。在2912处，在凹槽内且与凹槽内形成的栅极电介质层上形成栅电极(例如栅电极418)。在2914处，在上沟道层内靠近上沟道层与一个或多个势垒层之间的界面处形成上沟道(例如上沟道422a)，在2916处，在下沟道层内靠近下沟道层与插入层之间的界面处形成下沟道(例如下沟道422b)。在各种实施例中，该方法还可以包括在对栅电极施加正电压时电连接上沟道和下沟道，从而引起上沟道和下沟道的合并电导。在一些实施方式中，当对栅电极施加正电压时，基于上沟道和下沟道的合并电导来实现小于约7.0Ω·mm的通态电阻。
图30示出了根据本文所述的一个或多个实施例的用于制造E型半导体器件的示例方法3000的流程图。在各种实施例中，方法3000可以用来制造DC-MOS-HEMT(比如E型半导体器件1500)。为简洁起见，省略了对各个实施例中采用的相同元件的重复描述。
在3002处，使用适当的半导体制造技术(诸如但不限于MOCVD、MBE、HVPE和其他适当技术)来形成异质结构(例如异质结构1600)。异质结构可以包括第一缓冲层(例如缓冲层406)、在第一缓冲层上的下沟道层(例如下沟道层408b)、在下沟道层上的插入层(例如插入层409)、和在插入层上的第二缓冲层(例如缓冲层1502)。在各种实施例中，异质结构1600由包括III族氮化物的各种层构成。在3004处，在第二缓冲层上形成掩模结构(例如掩模1702)。在3006处，围绕掩模结构并且在第二缓冲层上形成上沟道层(例如上沟道层408a)。在3008处，围绕掩模结构并且在上沟道层上形成势垒层(例如势垒层410)。在3010处，去除掩模结构，建立穿过上沟道层和势垒层的栅极凹槽(例如凹槽1902)。随后在3012处，在栅极凹槽内形成栅极结构(例如包括栅极电介质层414和栅电极418)。
上文已经描述的内容包括主题发明的各种实施例的示例。当然，不可能为了描述本主题发明的目的而对部件或方法的每一个可想到的组合进行描述，但本领域普通技术人员可以认识到，本主题发明的许多进一步的组合和排列都是可能的。因此，本主题发明意在囊括了落入所附权利要求的精神和范围内的所有这种替代、改型和变型。此外，就具体实施例或权利要求书中所使用的术语“包括”和“涉及”而言，这样的术语意在以当术语“包含”用作权利要求中的连接词时所解释的“包含”类似的方式进行包括。
贯穿本说明书的对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，贯穿本说明书各个地方出现的短语“在一个实施例中”或“在实施例中”不一定全都是指同一个实施例。此外，可以在一个或多个实施例中以任何适当的方式来组合特定的特征、结构或特性。
本文使用的词“示例性”和/或“示范性”意指用作示例、实例或例示。为避免不确定，本文公开的主题不限于这样的示例。另外，在本文中被描述为“示例性”和/或“示范性”的任何方面或设计不一定要被解释为比其它方面或设计优选或优越，也不排除本领域普通技术人员公知的等价示例性结构和技术。此外，就具体实施例或权利要求书中所使用的术语“包括”、“具有”、“含有”及其它类似词语而言，这样的术语意在(与术语“包括”作为开放性连接词的方式类似)包括而非排除任何附加的或其它要素。

Claims (34)

1.一种半导体器件，包括：
衬底；
异质结构，其形成在所述衬底上，所述异质结构包括：
下沟道层，
上沟道层，
插入层，其形成在所述下沟道层与所述上沟道层之间，以及
一个或多个势垒层，其形成在所述上沟道层上；
凹槽，其形成在所述一个或多个势垒层内和所述上沟道层的至少第一部分内部；以及
栅极结构，其形成在所述凹槽内。
2.如权利要求1所述的半导体器件，其中所述栅极结构包括：形成在所述凹槽壁上的栅极电介质层；以及形成在所述栅极电介质层上的栅电极。
3.如权利要求2所述的半导体器件，还包括：
上沟道，其形成在所述上沟道层内且靠近所述上沟道层与所述一个或多个势垒层之间的界面处；以及
下沟道，其形成在所述下沟道层内且靠近所述下沟道层与所述插入层之间的界面处，
其中，所述上沟道和所述下沟道电学连接，从而有利于降低器件的电阻。
4.如权利要求3所述的半导体器件，其中所述半导体器件的接入区的电阻一部分基于所述上沟道和所述下沟道的电学连接而减小。
5.如权利要求1所述的半导体器件，其中所述半导体器件的阈值电压对于所述上沟道层的至少所述第一部分内的凹槽的深度不敏感。
6.如权利要求1所述的半导体器件，其中所述插入层的禁带宽度比所述下沟道层的禁带宽度大。
7.如权利要求1所述的半导体器件，所述一个或多个势垒层中的至少一个势垒层的禁带宽度比所述上沟道层的禁带宽度大。
8.如权利要求1所述的半导体器件，其中所述插入层具有从约0.1nm至约10nm的厚度。
9.如权利要求1所述的半导体器件，其中所述上沟道层具有从约1.0nm至约20nm的厚度。
10.如权利要求1所述的半导体器件，其中所述上沟道层和所述插入层的组合厚度为从约1.0nm至约30.0nm。
11.如权利要求1所述的半导体器件，其中所述栅极结构包括：形成在所述凹槽壁上的栅极电介质层；以及形成在所述栅极电介质层上的栅电极。
12.如权利要求2所述的半导体器件，还包括形成在所述一个或多个势垒层上的钝化层。
13.如权利要求2所述的半导体器件，还包括分别在所述一个或多个势垒层上的栅电极相对两侧形成的源电极和漏电极。
14.如权利要求13所述的半导体器件，其中所述栅电极和所述源电极组合形成阳极，并且其中所述漏电极用作阴极，从而导致所述半导体器件具有二极管构造。
15.如权利要求14所述的半导体器件，其中所述半导体器件表现出基于所述二极管构造的整流特性。
16.如权利要求1所述的半导体器件，还包括：
形成在所述上沟道层与所述插入层之间的缓冲层，并且其中所述凹槽穿过所述上沟道层到达所述缓冲层而不穿过所述缓冲层。
17.如权利要求1所述的半导体器件，其中所述下沟道层、所述上沟道层、所述插入层和所述一个或多个势垒层分别包括如下中的至少一个：GaN、AlN、InN、GaN的合金、AlN的合金、或者InN的合金。
18.如权利要求1所述的半导体器件，其中所述下沟道层和所述上沟道层分别包括GaN或GaN的合金，所述插入层包括AlN或AlN的合金。
19.如权利要求1所述的半导体器件，其中所述半导体器件以增强型模式工作。
20.一种半导体器件，包括：
缓冲层；
下沟道层，其形成在所述缓冲层上并与所述缓冲层邻接；
上沟道层，其形成在所述下沟道层上并与所述下沟道层邻接；
一个或多个势垒层，其形成在所述上沟道层上；
凹槽，其形成在所述一个或多个势垒层以及所述上沟道层的至少第一部分内部；以及
栅极结构，其形成在所述凹槽内。
21.如权利要求20所述的半导体器件，其中所述栅极结构包括：形成在所述凹槽壁上的栅极电介质层；以及形成在所述栅极电介质层上的栅电极。
22.如权利要求21所述的半导体器件，还包括：
上沟道，其形成在所述上沟道层内靠近所述上沟道层与所述一个或多个势垒层之间的界面处；以及
下沟道，其形成在所述下沟道层内靠近所述下沟道层与所述插入层之间的界面处，
其中，所述上沟道和所述下沟道电学连接，从而有利于降低器件的电阻。
23.如权利要求22所述的半导体器件，其中所述半导体器件的接入区的电阻一部分基于所述上沟道和所述下沟道的电学连接而减小。
24.如权利要求20所述的半导体器件，其中所述半导体器件的阈值电压对于所述上沟道层的至少所述第一部分内的所述凹槽深度不敏感。
25.如权利要求20所述的半导体器件，其中所述插入层的禁带宽度比所述下沟道层的禁带宽度大。
26.如权利要求20所述的半导体器件，其中所述一个或多个势垒层中的至少一个势垒层的禁带宽度比所述上沟道层的第二禁带宽度大。
27.如权利要求20所述的半导体器件，其中所述插入层具有从约0.1nm至约10nm的厚度。
28.如权利要求20所述的半导体器件，其中所述上沟道层具有从约1.0nm至约20nm的厚度。
29.如权利要求20所述的半导体器件，其中所述上沟道层和所述插入层的组合厚度为从约1.0nm至30.0nm。
30.如权利要求20所述的半导体器件，其中，所述下沟道层和所述上沟道层分别包括GaN或GaN的合金，所述插入层包括AlN或AlN的合金。
31.一种方法，包括步骤：
形成异质结构，所述异质结构包括：
缓冲层；
下沟道层，其在所述缓冲层上且与所述缓冲层邻接；
插入层，其在所述下沟道层上且与所述下沟道层邻接；
上沟道层，其在所述插入层上；以及
势垒层，其在所述上沟道层上；
在所述异质结构的所述势垒层上形成源电极和漏电极；
在所述源电极与所述漏电极之间的所述势垒层上形成钝化层；以及
穿过所述钝化层、所述势垒层和所述上沟道层的第一部分而形成凹槽，其中，在所述凹槽下方保留有所述上沟道层的第二部分。
32.如权利要求31所述的方法，还包括步骤：
在所述凹槽壁和所述钝化层上形成栅极电介质层；以及
在所述凹槽内的所述栅极电介质层上形成栅电极。
33.如权利要求32所述的方法，还包括步骤：
在所述上沟道层内靠近所述上沟道层与所述一个或多个势垒层之间的界面处形成上沟道；
在所述下沟道层内靠近所述下沟道层与所述插入层之间的界面处形成下沟道；以及
电学连接所述上沟道和所述下沟道，从而降低器件的电阻。
34.如权利要求33所述的方法，还包括步骤：
将对所述栅电极施加正电压；以及
部分地基于所述上沟道和所述下沟道的电学连接来实现所述半导体器件的接入区的低电阻。
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