CN111162117A - 一种抗单粒子烧毁的GaN器件 - Google Patents
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Abstract
本发明公开一种抗单粒子烧毁的GaN器件，包括从下到上依次层叠设置的GaN底部缓冲层、GaN中间缓冲层、GaN沟道层、势垒层、钝化层；GaN中间缓冲层中设有夹层，夹层将GaN中间缓冲层分为上下两层；GaN中间缓冲层上表面的两端分别设有源电极和漏电极，钝化层上设有凹槽绝缘栅结构，源电极、漏电极和凹槽绝缘栅结构贯穿钝化层、势垒层和GaN沟道层，并延伸至GaN中间缓冲层上表面；凹槽绝缘栅结构包括凹槽，凹槽内壁设有栅介质，凹槽内设有栅电极；本发明有效降低了粒子入射后器件中的瞬态电流，从而提高了GaN器件的抗单粒子烧毁性能。
Description
技术领域
本发明涉及功率半导体器件抗辐射加固技术领域，特别是涉及一种抗单粒子烧毁的GaN器件。
背景技术
功率半导体器件具有击穿电压高、驱动电流大、速度快、输出功率大、功耗低等优点，可实现不同范围内的功率控制和转换，广泛应用于卫星和航天器的电源管理，在空间应用领域具有巨大的开发潜力。由于GaN材料出色的抗辐射特性，AlGaN/GaN高电子迁移率晶体管(high-electron mobility transistors，HEMT)被认为是下一代的功率转换器件的替代者，可以应用于恶劣的辐射环境。近些年，各国学者研究了处于重离子辐射环境下的GaN器件的特性，实验表明处于重离子辐射环境下的GaN器件会发生单粒子烧毁(single eventburnout，SEB)。
对于传统的GaN器件，由于栅场板靠近漏电极附近的电场强度高，当离子由栅场板靠近漏电极入射时，沿着离子入射轨迹产生大量的载流子，处于高场区域的载流子会碰撞电离出更多的载流子，从而导致SEB的发生，因此高场区就成为了器件的敏感区。目前，针对GaN器件的抗辐射加固的研究较少，因此，如何设计一种抗重离子辐射的GaN器件是目前急需解决的问题。
发明内容
本发明的目的是提供一种抗单粒子烧毁的GaN器件，以解决上述现有技术存在的问题，提高GaN器件的抗单粒子烧毁性能。
为实现上述目的，本发明提供了如下方案：本发明提供一种抗单粒子烧毁的GaN器件，包括从下到上依次层叠设置的GaN底部缓冲层、GaN中间缓冲层、GaN沟道层、势垒层、钝化层；所述GaN中间缓冲层中设有夹层，所述夹层将所述GaN中间缓冲层分为上下两层；所述GaN中间缓冲层上表面的两端分别设有源电极和漏电极，所述源电极和漏电极贯穿所述钝化层、势垒层和GaN沟道层，并延伸至所述GaN中间缓冲层的上表面；所述钝化层上设有凹槽绝缘栅结构，所述凹槽绝缘栅结构贯穿所述钝化层、势垒层和GaN沟道层，并延伸至所述GaN中间缓冲层的上表面；所述凹槽绝缘栅结构包括凹槽，所述凹槽内壁的底部和侧面设有栅介质，所述凹槽内部设有栅电极。
优选地，所述夹层为AlGaN，所述夹层的厚度为3nm。
优选地，所述GaN中间缓冲层被所述夹层分为上层和下层，所述上层位于所述夹层上部，所述下层位于所述夹层下部，所述上层厚度小于所述下层厚度。
优选地，所述GaN中间缓冲层的制作流程为：制作GaN中间缓冲层，在GaN中间缓冲层的上方外延夹层，在夹层的上方外延GaN中间缓冲层的剩余部分。
优选地，所述GaN中间缓冲层的厚度为0.4μm，所述GaN底部缓冲层的厚度为1.6μm。
优选地，所述GaN底部缓冲层的受主浓度高于所述GaN中间缓冲层的受主浓度。
优选地，所述栅电极和所述源电极之间的距离为0.5μm，所述栅电极和所述漏电极之间的距离为6μm。
优选地，所述钝化层为淀积在所述势垒层上表面的Si3N4，所述钝化层的厚度为100nm。
优选地，所述势垒层为AlGaN，所述势垒层中Al的组分为0.15，所述势垒层的厚度为25nm。
优选地，所述GaN沟道层的厚度为50nm。
本发明公开了以下技术效果：本发明通过在GaN器件的缓冲层中外延AlGaN夹层，一方面，通过减小GaN中间缓冲层的上层厚度，入射粒子在GaN中间缓冲层的上层碰撞电离出的电子空穴对数量有效降低；另一方面，由于AlGaN夹层与缓冲层的禁带宽度不同，在恶劣的辐射环境中，AlGaN夹层有效提高了缓冲层中的导带能级，并形成了一个新的量子阱，将辐射产生的大量电子限制在量子阱内；同时，由于新的量子阱的电场强度远低于沟道层处的电场强度，碰撞电离产生的电子空穴对的数量进一步减少，在相同正向电压作用下有效降低了粒子入射后器件中的瞬态电流，从而提高了器件的抗SEB性能。因此，本发明有效降低了粒子入射后器件中的瞬态电流，从而提高了GaN器件的抗单粒子烧毁性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明抗单粒子烧毁的GaN器件整体结构图；
图2为本发明抗单粒子烧毁的GaN器件缓冲层的制作流程图；
图3为本发明抗单粒子烧毁的GaN器件离子入射后漏极电流随时间变化的曲线图；
其中，1为GaN底部缓冲层，2为GaN中间缓冲层，3为夹层，4为钝化层，5为势垒层，6为GaN沟道层，7为源电极，8为漏电极，9为栅电极，10为栅介质。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1-3所示，本实施例提供一种抗单粒子烧毁的GaN器件，包括从下到上依次层叠设置的GaN底部缓冲层1、GaN中间缓冲层2、GaN沟道层6、势垒层5、钝化层4；GaN中间缓冲层2中设有夹层3，夹层3将GaN中间缓冲层2分为上层和下层，上层位于所述夹层3上部，下层位于所述夹层3下部，上层厚度小于下层厚度。GaN底部缓冲层1的受主浓度高于GaN中间缓冲层2的受主浓度；GaN中间缓冲层2两端的上表面分别设有源电极7和漏电极8，源电极7和漏电极8贯穿钝化层4、势垒层5和GaN沟道层6，并延伸至GaN中间缓冲层2的上表面；钝化层4上设有凹槽绝缘栅结构，凹槽绝缘栅结构贯穿钝化层4、势垒层5和GaN沟道层6，并延伸至GaN中间缓冲层2的上表面；凹槽绝缘栅结构包括凹槽，凹槽内壁的底部和侧面设有栅介质10，凹槽内部设有栅电极9。
GaN器件缓冲层的制作流程如图2所示，具体包括:
S1、制作GaN底部缓冲层1和GaN中间缓冲层2；
S2、在GaN中间缓冲层2上方外延夹层3；
S3、在夹层3上方外延GaN中间缓冲层2的剩余部分。
本实施例中各参数设置如下：
GaN底部缓冲层1的厚度为1.6μm，受主浓度为4×1018cm-3；GaN中间缓冲层2的整体厚度为0.4μm，受主浓度为2×1016cm-3，GaN中间缓冲层2的上层厚度为1～5nm，GaN中间缓冲层2的下层厚度为0.399～0.395μm；夹层3为AlGaN，夹层3的厚度为3nm；GaN沟道层6的厚度为50nm；势垒层5为AlGaN，势垒层5中Al的组分为0.15，势垒层5的厚度为25nm；钝化层4为淀积在势垒层5上表面的Si3N4，钝化层4的厚度为100nm；栅电极9和源电极7之间的距离为0.5μm，栅电极9和漏电极8之间的距离为6μm。
GaN器件的工作原理及仿真结构如下：
本实施例选取线性能量转移值(linear energy transfer,LET)为0.6pC/μm的入射离子进行模拟仿真，入射轨迹在栅场板边缘区域(垂直入射且贯穿整个器件)；入射离子产生的电荷密度为高斯分布：轨迹半径为0.05μm，电荷产生的初始时间为1×10-14s，高斯函数的宽度为2×10-12s。
粒子入射到GaN器件后产生大量的电子，且入射粒子在GaN中间缓冲层的上层碰撞电离出大量电子空穴对，通过减小GaN中间缓冲层的上层厚度，有效降低了电子空穴对的数量；同时，由于AlGaN夹层与缓冲层的禁带宽度不同，AlGaN夹层的引入有效提高了GaN中间缓冲层的导带能级，并且在AlGaN夹层处形成了一个新的量子阱，由粒子入射产生的大量电子被限制在新的量子阱内，形成了一个对电子的势垒，电子无法越过该势垒进入GaN导电沟道层；另外，由于新量子阱区域的电场强度低于GaN导电沟道层区域的电场强度，由碰撞电离产生的电子空穴对的数量进一步减少，在相同正向电压作用下有效降低离子入射后器件的瞬态电流，从而提高了器件的抗SEB性能。
仿真结果如图3所示，GaN器件在击穿电压高达375V时，器件中的瞬态电流仅为4A/mm，可见，本发明有效降低了辐射粒子入射后器件的瞬态电流，从而提高了器件的抗SEB性能。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上所述的实施例仅是对本发明的优选方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。
Claims (10)
1.一种抗单粒子烧毁的GaN器件，其特征在于，包括从下到上依次层叠设置的GaN底部缓冲层(1)、GaN中间缓冲层(2)、GaN沟道层(6)、势垒层(5)、钝化层(4)；所述GaN中间缓冲层(2)中设有夹层(3)，所述夹层(3)将所述GaN中间缓冲层(2)分为上下两层；所述GaN中间缓冲层(2)上表面的两端分别设有源电极(7)和漏电极(8)，所述源电极(7)和漏电极(8)贯穿所述钝化层(4)、势垒层(5)和GaN沟道层(6)，并延伸至所述GaN中间缓冲层(2)的上表面；所述钝化层(4)上设有凹槽绝缘栅结构，所述凹槽绝缘栅结构贯穿所述钝化层(4)、势垒层(5)和GaN沟道层(6)，并延伸至所述GaN中间缓冲层(2)的上表面；所述凹槽绝缘栅结构包括凹槽，所述凹槽内壁的底部和侧面设有栅介质(10)，所述凹槽内部设有栅电极(9)。
2.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述夹层(3)为AlGaN，所述夹层(3)的厚度为3nm。
3.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述GaN中间缓冲层(2)被所述夹层(3)分为上层和下层，所述上层位于所述夹层(3)上部，所述下层位于所述夹层(3)下部，所述上层厚度小于所述下层厚度。
4.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述GaN中间缓冲层(2)的制作流程为：制作GaN中间缓冲层(2)，在GaN中间缓冲层(2)的上方外延夹层(3)，在夹层(3)的上方外延GaN中间缓冲层(2)的剩余部分。
5.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述GaN中间缓冲层(2)的厚度为0.4μm，所述GaN底部缓冲层的厚度为1.6μm。
6.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述GaN底部缓冲层(1)的受主浓度高于所述GaN中间缓冲层(2)的受主浓度。
7.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述栅电极(9)和所述源电极(7)之间的距离为0.5μm，所述栅电极(9)和所述漏电极(8)之间的距离为6μm。
8.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述钝化层(4)为淀积在所述势垒层(5)上表面的Si3N4，所述钝化层(4)的厚度为100nm。
9.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述势垒层(5)为AlGaN，所述势垒层(5)中Al的组分为0.15，所述势垒层(5)的厚度为25nm。
10.根据权利要求1所述抗单粒子烧毁的GaN器件，其特征在于，所述GaN沟道层(6)的厚度为50nm。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20200515 |