CN116053297A - 一种多级沟槽增强型功率器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种多级沟槽增强型功率器件，包括：氧化镓衬底，位于所述氧化镓衬底上的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层上部设有多级沟槽，所述多级沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有栅介质层，所述多级沟槽除第一级沟槽外的沟槽的侧壁和底部覆盖有绝缘介质层，所述栅介质层和所述绝缘介质层表面沉积有栅电极，所述栅电极与所述源极之间覆盖有层间介质层。本发明采用多级沟槽，能够进一步降低氧化镓表面的电场强度，提高器件可靠性。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种多级沟槽增强型功率器件及其制备方法。
背景技术
近年来，禁带宽度大于SiC和GaN的超宽带隙半导体材料以其优越的光学与电学性能，已被认为是一个令人兴奋且充满挑战的新研究领域。较大的禁带宽度使得器件可以应用在很多极端恶劣的环境下：在地热能源生产和油气开采的背景下可以实现更高的钻井速度和更低的故障率，在高温情况下使得电子传感器控制的铝厂、钢厂以及燃煤和燃气电厂的工作温度更高，从而提高这些工业过程的能源效率。在功率开关应用中，巴利伽优值BFOM(Baliga’s figure-of-merit)是用来表示半导体材料电力电子方面的适用程度的指标，其表示为：BFOM＝εμE3，其中ε是介电常数，μ是迁移率，E是半导体的击穿场强，BFOM值大致上与禁带宽度Eg的六次方成正相关。因此较大的禁带宽度意味着宽带隙半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，从而实现更加优秀和理想的电力电子应用。在宽禁带半导体材料中，Ga2O3具有4.8eV的禁带宽度、8MV/cm的理想击穿电场强度和高达3400的BFOM值，大约是GaN的4倍，SiC的10倍。因此在如今具有更高功率密度以及更低功耗需求的电力电子应用中，Ga2O3材料具有更为重大的研究意义以及更为广阔的市场应用前景。
与n型掺杂的容易程度相反，目前还没有在Ga2O3中成功实现p型掺杂的报导，这使得Ga2O3相较于可进行双极型掺杂的材料而言在双极型功率器件中的应用受到限制。有三个因素使得实现空穴导电的p型Ga2O3几乎不可能。首先，很难找到激活能小的受主杂质；其次，经理论计算Ga2O3的价带最大值分散度小，有效质量非常大，导致自由空穴几乎成为小μ的局部分布；最后，理论上已经专门针对Ga2O3进行了预测，由于局部晶格畸变，自由空穴在体积中局部自捕获能量很大，这就导致了小极子的形成，无疑禁止了有效空穴的传导。由于氧化镓缺乏有效的P型半导体，因而它无法像SiC、GaN一样做成常规结构的MOSFET，只能够做成漏极、源极和漂移区都是N型导电的异质结型JFET或者MISFET器件。氧化镓异质结型JFET因异质结P型半导体与氧化镓外延层之间存在功函数差，从而在导电通道上出现耗尽层，影响器件的工作特性。氧化镓异质结型JFET器件在栅压为0V时，导电通道只能部分耗尽，并不能完全耗尽，在正向偏置时只能作为耗尽型器件。当器件处于反向偏置时，异质结势垒能够屏蔽电场，但由于异质结势垒层在氧化镓外延表面上，在反向阻断状态下耗尽区扩展不够，电场屏蔽的能力有限，金属-半导体界面的电场依旧很强，随着反向电压的增加，会有越来越多的电子从源极到漏极，出现较大的反向漏电流，导致器件可靠性变差。同样的，氧化镓MISFET器件因栅极金属或者多晶硅与氧化镓外延层之间存在功函数差，从而在导电通道上出现耗尽层，影响器件的工作特性。
为了实现增强型器件和降低金属-半导体界面的电场，通过刻蚀氧化镓外延层，在表面形成凹槽，再往凹槽里面填充NiO、Cu2O等P型氧化物，形成异质结势垒，制作了异质结增强型JFET器件(HEJFET，Heterojunction enhanced JFET)，或往凹槽里面沉积SiO2和Al2O3等绝缘介质，形成MISFET器件的栅介质，制作了增强型MISFET器件(EMISFET，enhancedMISFET)。与平面型JFET器件或MISFET器件相比，HEJFET由于异质结可以完全耗尽导电通道，EMISFET由于金属栅或者多晶硅栅可以完全耗尽导电通道，因而具有常关特性，并且异质结或栅电极具有一定的深度，可以有效屏蔽部分反向偏置时的电场，使表面电场有一定程度的下降，减小泄露电流。然而，由于氧化镓材料的特性，如果要实现较大深度的p型势垒层，不能通过离子注入实现，需要通过在氧化镓材料中形成深沟槽，然后在深沟槽的表面形成p型异质结势垒层。但是，由于深沟槽的深度较大，导致所述深沟槽内的p型异质结势垒层的厚度不均匀，影响器件的性能。虽然HEJFET能起到有效降低表面电场的作用，但由于沟槽深度有限，峰值电场的位置距离表面较近，仍然会有一部分电场线穿过屏蔽层到达源极，导致金属-半导体界面的电场依旧很强，还是会使器件产生较大的漏电流，影响器件的可靠性。更重要的是通常选取的P型异质结材料的击穿场强要小于N型氧化镓的击穿场强，当电场峰值从表面转移到体内异质结势垒时，器件更容易在异质结处发生击穿，因而HEJFET器件的击穿电压受到异质结材料的限制，并不能完全发挥氧化镓高击穿场强的优势。
发明内容
针对现有技术的不足，本发明的目的在于提供一种多级沟槽增强型功率器件单元结构，进一步降低氧化镓表面的电场强度，提高器件可靠性。
为实现上述目的，本发明采用的技术方案如下：
一种多级沟槽增强型功率器件，包括：氧化镓衬底，位于所述氧化镓衬底上的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层上部设有多级沟槽，所述多级沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有栅介质层，所述多级沟槽除第一级沟槽外的沟槽的侧壁和底部覆盖有绝缘介质层，所述栅介质层和所述绝缘介质层表面沉积有栅电极，所述栅电极与所述源极之间覆盖有层间介质层。
在一些实施方式中，所述栅介质层的材料选用P型氧化物、Al2O3中的一种。
在一些实施方式中，所述P型氧化物为NiO、Cu2O中的一种。
在一些实施方式中，所述绝缘介质层的材料选用SiO2、LPTEOS、ALD-Al2O3、Si3N4中的至少一种。
在一些实施方式中，所述栅电极的材料选用金属或多晶硅。
在一些实施方式中，所述多级沟槽的所有侧壁和底部覆盖有栅介质层。
在一些实施方式中，所述栅介质层位于所述绝缘介质层上方。
在一些实施方式中，所述栅介质层位于所述绝缘介质层下方。
本发明还提供上述多级沟槽增强型功率器件的制备方法，包括以下步骤：
S1.提供包括氧化镓外延层的氧化镓衬底；
S2.在所述氧化镓外延层上形成多级沟槽；
S3.在所述多级沟槽侧壁和底部沉积绝缘介质层和栅介质层；
S4.在所述多级沟槽侧壁和底部沉积栅电极；
S5.在所述栅电极表面覆盖层间介质层；
S6.在所述层间介质层和所述氧化镓外延层上沉积源极金属。
与现有技术相比，本发明的有益效果在于：
(1)本发明采用多级沟槽，可以将栅介质和场板深入到漂移区内部，在反向阻断状态下，沟槽底部和侧壁的绝缘介质击穿场强要高于氧化镓击穿场强，并且绝缘介质上有栅金属，可以分散栅介质附近的电场，因而可以避免底部栅介质最先被击穿的可能性，减小了对栅介质材料厚度的依赖性；由于栅介质和场板对电场的屏蔽作用，可以进一步降低氧化镓表面的电场强度。
(2)本发明采用的多级沟槽相比于同等深度的单级沟槽，可以使得沟槽侧壁沉积的栅介质厚度更均匀，不会在栅介质较薄处提前击穿，器件有更高的击穿电压和更好的阈值电压均匀性；同时当器件正向导通时，往下的电流路径更大，JFET效应减弱，串联电阻降低，正向特性好。
附图说明
图1为实施例1的多级沟槽增强型MISFET器件的结构示意图。
图2为实施例1的多级沟槽增强型MISFET器件的制备工艺流程示意图。
图3为实施例1的多级沟槽增强型MISFET器件电场和电流分布示意图.
图4为单级沟槽增强型MISFET器件栅介质层厚度和电流分布示意图。
图5为实施例2的多级沟槽异质结增强型JFET器件的结构示意图。
图6为实施例3的多级沟槽异质结增强型JFET器件的结构示意图。
图7为实施例4的多级沟槽增强型MISFET器件的结构示意图。
图8为实施例5的多级沟槽增强型MISFET器件的结构示意图。
图9为实施例6的多级沟槽异质结增强型JFET器件的结构示意图。
具体实施方式
以下结合具体实施例对本发明作进一步的详细说明，以使本领域的技术人员更加清楚地理解本发明。所举实例只用于解释本发明，并非用于限定本发明的范围。在本发明实施例中，若无特殊说明，所有原料组分均为本领域技术人员熟知的市售产品；若未具体指明，所用的技术手段均为本领域技术人员所熟知的常规手段。
本发明实施例提供的一种多级沟槽增强型功率器件，包括：氧化镓衬底，位于所述氧化镓衬底上的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层上部设有多级沟槽，所述多级沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有栅介质层，所述多级沟槽除第一级沟槽外的沟槽的侧壁和底部覆盖有绝缘介质层，所述栅介质层和所述绝缘介质层表面沉积有栅电极，所述栅电极与所述源极之间覆盖有层间介质层。
在一些实施方式中，所述栅介质层的材料选用P型氧化物、Al2O3中的一种。
在一些实施方式中，所述P型氧化物为NiO、Cu2O中的一种。
在一些实施方式中，所述绝缘介质层的材料选用SiO2、LPTEOS、ALD-Al2O3、Si3N4中的至少一种。
在一些实施方式中，所述栅电极的材料选用金属或多晶硅。
在一些实施方式中，所述多级沟槽的所有侧壁和底部覆盖有栅介质层。
在一些实施方式中，所述栅介质层位于所述绝缘介质层上方。
在一些实施方式中，所述栅介质层位于所述绝缘介质层下方。
本发明实施例还提供上述多级沟槽增强型功率器件的制备方法，包括以下步骤：
S1.提供包括氧化镓外延层的氧化镓衬底；
S2.在所述氧化镓外延层上形成多级沟槽；
S3.在所述多级沟槽侧壁和底部沉积绝缘介质层和栅介质层；
S4.在所述多级沟槽侧壁和底部沉积栅电极；
S5.在所述栅电极表面覆盖层间介质层；
S6.在所述层间介质层和所述氧化镓外延层上沉积源极金属。
实施例1
本实施例提供一种多级沟槽增强型MISFET器件，如图1所示，由下往上依次包括漏极1、氧化镓衬底2、氧化镓外延层3、源极8，氧化镓外延层3上部设有二级沟槽，第二级沟槽侧壁和底部与第一级沟槽的部分底面覆盖有SiO2绝缘介质层4，沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有Al2O3栅介质层5，栅介质层5和绝缘介质层4表面沉积有掺杂的多晶硅栅电极6，栅电极6与源极8之间覆盖有SiO2层间介质层7。
如图2所示，本实施例的多级沟槽增强型MISFET器件的制备工艺流程如下：
在包括氧化镓外延层的氧化镓衬底底面沉积漏极金属，制作背面欧姆接触；刻蚀氧化镓外延层，形成二级沟槽；沉积SiO2绝缘介质，图形化之后除第一级沟槽侧壁外，其余沟槽底部和侧壁都覆盖沉积的绝缘介质层；沉积Al2O3绝缘层，图形化之后在第一级沟槽侧壁、部分底部和外延表面形成栅介质层；沉积掺杂的多晶硅，图形化之后，在第一级沟槽侧壁、部分底部和外延表面形成栅极，覆盖在绝缘介质层上的多晶硅构成元胞区内的场板；沉积SiO2介质并图形化，形成层间介质层，实现层与层之间的隔离；沉积Ti/Al/Pt源极金属并图形化，与表面的氧化镓形成欧姆接触。
图3为本实施例的多级沟槽增强型MISFET器件电场和电流分布示意图，可以看出，本实施例采用的多级沟槽能够进一步降低氧化镓表面的电场强度，Esurf,MTEMISFET＜Esurf,EMISFET＜Esurf,plane MISFET。图4为单级沟槽增强型MISFET器件栅介质层厚度和电流分布示意图，可以看出，相比于同等深度的单级沟槽，多级沟槽可以使得沟槽侧壁沉积的栅介质厚度更均匀，不会在栅介质较薄处提前击穿，器件有更高的击穿电压和更好的阈值电压均匀性；同时当器件正向导通时，往下的电流路径更大，JFET效应减弱，串联电阻降低，正向特性好。
实施例2
本实施例提供一种多级沟槽异质结增强型JFET器件，如图5所示，由下往上依次包括漏极1、氧化镓衬底2、氧化镓外延层3、源极8，氧化镓外延层3上部设有三级沟槽，第二、三级沟槽侧壁和底部与第一级沟槽的部分底面覆盖有SiO2绝缘介质层4，沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有NiO栅介质层5，栅介质层5和绝缘介质层4表面沉积有Ni/Au金属栅电极6，栅电极6与源极8之间覆盖有SiO2层间介质层7。
本实施例的多级沟槽异质结增强型JFET器件的制备工艺流程如下：
在包括氧化镓外延层的氧化镓衬底底面沉积漏极金属，制作背面欧姆接触；刻蚀氧化镓外延层，形成三级沟槽；沉积SiO2绝缘介质，图形化之后除第一级沟槽侧壁外，其余沟槽底部和侧壁都覆盖沉积的绝缘介质层；沉积P型氧化物NiO，图形化之后在第一级沟槽侧壁和部分底部形成异质结势垒层；沉积Ni/Au金属，图形化之后，与NiO形成欧姆接触，在第一级沟槽侧壁和部分底部形成异质结势垒层，覆盖在绝缘介质层上的金属构成元胞区内的场板；沉积SiO2介质并图形化，形成层间介质层，实现层与层之间的隔离；沉积Ti/Al/Pt源极金属并图形化，与表面的氧化镓形成欧姆接触。
实施例3
本实施例提供一种多级沟槽异质结增强型JFET器件，如图6所示，与实施例2的区别为绝缘介质层4为复合介质层，第一介质层401为LPTEOS，第二介质层402为Si3N4。
实施例4
本实施例提供一种多级沟槽增强型MISFET器件，如图7所示，与实施例1的区别为多级沟槽的所有侧壁和底部覆盖有栅介质层5，栅介质层5位于绝缘介质层4上方。
实施例5
本实施例提供一种多级沟槽增强型MISFET器件，如图8所示，与实施例1的区别为多级沟槽的所有侧壁和底部覆盖有栅介质层5，栅介质层5位于绝缘介质层4下方。
实施例6
本实施例提供一种多级沟槽异质结增强型JFET器件，如图9所示，与实施例2的区别为绝缘介质层4上方与Ni/Au金属栅电极601之间填充有多晶硅层602。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种多级沟槽增强型功率器件，其特征在于，包括：氧化镓衬底，位于所述氧化镓衬底上的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层上部设有多级沟槽，所述多级沟槽开口附近的外延层表面与第一级沟槽的侧壁和部分底面覆盖有栅介质层，所述多级沟槽除第一级沟槽外的沟槽的侧壁和底部覆盖有绝缘介质层，所述栅介质层和所述绝缘介质层表面沉积有栅电极，所述栅电极与所述源极之间覆盖有层间介质层。
2.根据权利要求1所述的多级沟槽增强型功率器件，其特征在于，所述栅介质层的材料选用P型氧化物、Al2O3中的一种。
3.根据权利要求2所述的多级沟槽增强型功率器件，其特征在于，所述P型氧化物为NiO、Cu2O中的一种。
4.根据权利要求1所述的多级沟槽增强型功率器件，其特征在于，所述绝缘介质层的材料选用SiO2、LPTEOS、ALD-Al2O3、Si3N4中的至少一种。
5.根据权利要求1所述的多级沟槽增强型功率器件，其特征在于，所述栅电极的材料选用金属或多晶硅。
6.根据权利要求1所述的多级沟槽增强型功率器件，其特征在于，所述多级沟槽的所有侧壁和底部覆盖有栅介质层。
7.根据权利要求6所述的多级沟槽增强型功率器件，其特征在于，所述栅介质层位于所述绝缘介质层上方。
8.根据权利要求6所述的多级沟槽增强型功率器件，其特征在于，所述栅介质层位于所述绝缘介质层下方。
9.权利要求1～8任一项所述的多级沟槽增强型功率器件的制备方法，其特征在于，包括以下步骤：
S1.提供包括氧化镓外延层的氧化镓衬底；
S2.在所述氧化镓外延层上形成多级沟槽；
S3.在所述多级沟槽侧壁和底部沉积绝缘介质层和栅介质层；
S4.在所述多级沟槽侧壁和底部沉积栅电极；
S5.在所述栅电极表面覆盖层间介质层；
S6.在所述层间介质层和所述氧化镓外延层上沉积源极金属。
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| CN202310037626.9A CN116053297A (zh) | 2023-01-10 | 2023-01-10 | 一种多级沟槽增强型功率器件及其制备方法 |
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2023
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|---|---|---|---|---|
| CN116417520A (zh) * | 2023-06-01 | 2023-07-11 | 湖北九峰山实验室 | 一种氧化镓场效应晶体管及其制备方法 |
| CN116417520B (zh) * | 2023-06-01 | 2023-10-17 | 湖北九峰山实验室 | 一种氧化镓场效应晶体管及其制备方法 |
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