JP6548065B2 - オーミック特性を改善したノーマリオフ型窒化物半導体電界効果トランジスタ - Google Patents

Description

本発明は、電界効果トランジスタ（ＦＥＴ）、特にノーマリオフ型ＨＥＭＴ素子に係る。

窒化物半導体電界効果トランジスタをパワーデバイスに用いる場合、安全性ならびに従来のＳｉパワーデバイスとの互換性の観点から、ノーマリオフ型であることが強く求められている。窒化物半導体電界効果トランジスタにおいて、ノーマリオフを実現する方法の一つとして、高速電子移動度トランジスタ（High Electron Mobility Transistor: ＨＥＭＴ）構造のゲート部をそれ以外の部分に対して掘り下げたリセスゲート構造が知られている（非特許文献１参照）。このリセス構造を用いたＧａＮ／ＡｌＧａＮヘテロ構造の場合、トランジスタの閾値を決定するチャネル層（ＧａＮ層）上のＡｌＧａＮ層の膜厚を制御しなければならないが、これまでは、エッチングに用いるプラズマ密度、ガス密度、基板表面温度によりエッチング速度が決定されるため、エッチングの深さを基板面内で制御することが困難であった。特に、大口径ウェーハの面内では、エッチング深さの制御はより一層困難になる。

基板表面での条件の不均一性によらずエッチング深さを制御する方法として選択ドライエッチングという手法が従来から提案されている。これは、被エッチング材料の種類によるエッチング速度の違いを利用して、材料が異なる界面でエッチングを止めるものである。結晶成長により、ＧａＮ（基板側）／ＡｌＧａＮ／ＧａＮ（表面側）構造を作製し、フッ素系のエッチングガスを用いることによって、表面側のＧａＮをエッチングした後、露出するＡｌＧａＮ層ではＡｌのフッ化物が生成し、これによりエッチングをストップする方法が用いられる（非特許文献２参照）。

しかしながら、ＡｌＧａＮ／ＧａＮ（表面側）の界面のＧａＮ側には正電荷が誘起され、ＡｌＧａＮ側には負電荷が誘起されるために、伝導帯に大きなノッチが発生し、ソース電極およびドレイン電極において良好なオーミック電極を形成することが難しい。これを回避するために、非特許文献２のオーミック接触は、電子走行層（チャネル層）に電極金属を直接接触させる構造としているが、オーミック接触が点で形成されており、半導体表面上に面で電極を形成する場合と比較して、接触抵抗が大きくなるという問題がある。

Wataru Saito他 IEEE Trans. Electron Devices, p. 356-362, Vol. 53、No. 2, 2006 Lu Bin他 IEEE Electron Device Letts., p. 369-371, Vol. 34、No. 3, 2013

本発明の課題は、窒化物半導体のＨＥＭＴ素子のリセス構造によって、ノーマリオフ化を実現した場合に生じるソース電極およびドレイン電極でのオーミック特性を改善することである。

本発明者らは、ＡｌＧａｎ／ＧａＮ（表面側）の界面に生じるバンドのノッチを低減するため、前記ＡｌＧａＮ／ＧａＮ（表面側）の界面のＡｌＧａＮ側に誘起される負の分極電荷を相殺することを創案した。このため、表面側のＧａＮ層のＡｌＧａｎ層との界面近傍に、高濃度にｎ型にドープした層を設け、この層によるキャリア（電子）を素子表面方面に拡散させることで前記界面近傍に局所的に正に帯電した領域を形成し、この正電荷によりＡｌＧａＮ側に誘起される負の分極電荷を相殺することを創案した。すなわち、本発明によれば、以下の電界効果トランジスタが提供される。

［１］基板上に少なくともチャネル層、バリア層、ｎ型不純物ドープ層が順次積層され、当該ｎ型不純物ドープ層上にソース電極およびドレイン電極が形成され、ｎ型不純物ドープ層が除去されたバリア層上にゲート電極が形成されたＧａＮ系電界効果トランジスタであって、前記ｎ型不純物ドープ層内の膜厚方向の少なくとも一部において、不純物濃度が他の部位より高濃度の部位があるＧａＮ系電界効果トランジスタ。

［２］前記チャネル層、バリア層、ｎ型不純物ドープ層をチャネル層／バリア層／ｎ型不純物ドープ層なる積層構造として表した場合において、積層構造がＧａＮ／Ａｌ_ＸＧａ_１−ＸＮ（Ｘ＞０）／ｎ型ＧａＮ、Ａｌ_ＸＧａ_１−ＸＮ／Ａｌ_ＹＧａ_１−ＹＮ／ｎ型ＧａＮ（０＜Ｘ＜Ｙ）、またはＧａＮ／Ｉｎ_ＸＡｌ_１−ＸＮ（Ｘ＞０）／ｎ型ＧａＮのいずれかである前記［１］に記載のＧａＮ系電界効果トランジスタ。

［３］前記ｎ型不純物ドープ層の不純物濃度がソース電極およびドレイン電極側で低く、バリア層側で高くなり、その濃度変化がステップ状あるいは連続的である、前記［１］または［２］に記載のＧａＮ系電界効果トランジスタ。

［４］前記ｎ型不純物ドープ層の不純物濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的である、前記［１］または［２］に記載のＧａＮ系電界効果トランジスタ。

［５］前記ｎ型不純物ドープ層が、前記バリア層内の分極電荷の少なくとも１０％の面密度Ｎｓ２でｎ型不純物がドープされた領域と、当該領域のｎ型不純物面密度よりも低い面密度でｎ型不純物がドープされた領域とを有する、前記［４］に記載のＧａＮ系電界効果トランジスタ。

［６］前記面密度Ｎｓ２が１０^１２ｃｍ^−２以上である、前記［５］に記載のＧａＮ系電界効果トランジスタ。

［７］前記バリア層の厚みが１〜１０ｎｍであり、前記ｎ型不純物ドープ層の厚みが３〜１５ｎｍである、前記［１］〜［６］に記載のＧａＮ系電界効果トランジスタ。

［８］前記ゲート電極がショットキー型である、前記［１］〜［７］に記載のＧａＮ系電界効果トランジスタ。

［９］前記ゲート電極が金属‐絶縁膜‐半導体のＭＩＳ型である、前記［１］〜［７］に記載のＧａＮ系電界効果トランジスタ。

本発明の第１実施形態における電界効果トランジスタの断面構造を示す図である。 本発明の第２実施形態における電界効果トランジスタの断面構造を示す図である。 従来のリセスゲート型電界効果トランジスタの断面構造を示す図である。 本発明の第１実施形態における電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。 本発明の第２実施形態における電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。 従来例のリセスゲート型電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。 本発明の第２実施形態に含まれる実施例１の製造工程フローを示す図である。 表面側ｎ型ＧａＮ層にＳｉドープした積層構造の深さ方向のＳｉ分布を示す図である。 本発明の第２実施形態に含まれる実施例２の製造工程フローを示す図である。 本発明の第２実施形態に含まれる実施例３の製造工程フローを示す図である。 ＧａＮ／Ａｌ_０．１５Ｇａ_０．８５Ｎ／高濃度Ｓｉドープｎ型ＧａＮなる積層構造のホール効果測定を示す図である。 本発明の第２実施形態の実施例３の積層構造のＦＥＴにおけるドレインＩ−Ｖ測定結果を示す図である。 本発明の第２実施形態の実施例３の積層構造のＦＥＴにおけるＩｄ−Ｖｇ測定結果を示す図である。

以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。

本発明において基板は、その上に形成するバッファ層（緩衝層）、チャネル層、バリア層、ｎ型不純物ドープ層、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ＺｎＯ、ＬｉＡｌＯ_２，ＬｉＧａＯ_２，ＭｇＡｌ_２Ｏ_４，（ＬａＳｒ）（ＡｌＴａ）Ｏ_３，ＮｄＧａＯ_３，ＭｇＯなど)、Ｓｉ-Ｇｅ合金、周期律表の第３族−第５族化合物(ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮ、ＡｌＩｎＮ)、ホウ化物(ＺｒＢ２など)、などを用いることができる。ただし、室温〜１２００℃における前記基板の熱膨張係数が基板上に形成するＡｌ_ＸＧａ_１−ＸＮからなる膜の熱膨張係数より小さいことが好ましく、なかでもＳｉ基板が品質およびコストの点で好ましく、Ｓｉ基板の厚みとしては０．４２〜１．００ｍｍが好適である。

バッファ層は、その上に形成するデバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第３族窒化物半導体からなる単一層または複数層から形成される。本発明では、バッファ層はＡｌ_ＸＧａ_１−ＸＮからなり、Ｘ≧０．２の１層または複数層からなり，合計の厚みとして３０〜５００ｎｍが好ましく、５０〜１５０ｎｍがより好ましい。このバッファ層は、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。歪や転位密度ができるだけ少ない膜構造とすることが好ましく、後に形成される膜の品質に影響するため、転位密度は１×１０^１１／ｃｍ^３以下に形成することが好ましい。なお、バッファ層とチャネル層の間に、更なる格子歪低減のため、前記組成傾斜層または超格子層を形成してもよい。組成傾斜層としては、膜成長方向に連続的に減少する、あるいは膜成長方向に膜厚１０ｎｍ〜１００ｎｍ毎に階段状に減少することが好ましい。超格子層を形成する場合は、一方の組成がＡｌＮであり、他方の組成がＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎであり、Ｘ３が０〜０．２であることが好ましい。そして、超格子の一対がＡｌＮとＡｌ_Ｘ３Ｇａ_１−Ｘ３Ｎの場合、その膜厚比が１：２〜１：４が好ましい。

本発明の電界効果トランジスタ（ＦＥＴ）、特にＨＥＭＴ素子の場合は、バッファ層に引き続き、チャネル層、バリア層、およびｎ型不純物ドープ層が形成される。チャネル層はｉ‐ＧａＮで構成することが好ましく、バリア層としてｉ‐Ａｌ_ＸＧａ_１−ＸＮ（０．１≦Ｘ≦０．３）とすることが好ましい。なお、二次元電子ガスの移動度を改善させるため、チャネル層とバリア層との間に０．５〜１．５ｎｍ厚のＡｌＮスペーサ層が適宜形成される。なお、チャネル層のｉ‐ＧａＮに対して、バリア層としてｉ‐Ｉｎ_ＸＡｌ_１−ＸＮ（０．１≦Ｘ≦０．３）を用いることもできる。チャネル層、バリア層、ｎ型不純物ドープ層をチャネル層／バリア層／ｎ型不純物ドープ層なる積層構造として表した場合において、積層構造がＧａＮ／Ａｌ_ＸＧａ_１−ＸＮ（Ｘ＞０）／ｎ型ＧａＮ、Ａｌ_ＸＧａ_１−ＸＮ／Ａｌ_ＹＧａ_１−ＹＮ／ｎ型ＧａＮ（０＜Ｘ＜Ｙ）、またはＧａＮ／Ｉｎ_ＸＡｌ_１−ＸＮ（Ｘ＞０）／ｎ型ＧａＮのいずれかであることが好ましい。

ｎ型不純物ドープ層の不純物濃度分布は、ソース電極およびドレイン電極側で低く、バリア層側で高くなり、その濃度変化がステップ状あるいは連続的であることが好ましい（第１実施形態）。また他の形態として、ｎ型不純物ドープ層の不純物濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的であることが好ましい（第２実施形態）。第２実施形態として、ｎ型不純物ドープ層が、バリア層内の分極電荷の少なくとも１０％の面密度Ｎｓ２でｎ型不純物がドープされた領域と、当該領域のｎ型不純物面密度よりも低い面密度でｎ型不純物がドープされた領域とを有することが特に好ましい。この場合、面密度Ｎｓ２が１０^１２ｃｍ^−２以上であることが好ましい。そして、バリア層の厚みが１〜１０ｎｍであり、前記ｎ型不純物ドープ層の厚みが３〜１５ｎｍであることが好ましい。バリア層上に形成されるゲート電極がショットキー型、あるいは、金属‐絶縁膜‐半導体のＭＩＳ型であることが好ましい。

本発明、例えば実施形態１の構造において、バイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイル（図４参照）は、高濃度均一ドープｎ型ＧａＮ層のオーミック電極直下の縦方向の伝導帯プロファイル（図６参照）に比べて、電子障壁が小さくなり、良いオーミック特性が期待できる。さらに、実施形態２の構造においては、実施形態１の構造よりもオーミック電極直下の縦方向の伝導帯プロファイルの電子障壁が小さくなり、より良いオーミック特性が期待できる（図５参照）。

以下、第２実施形態に含まれる実施例１〜３について詳細に説明する。
（実施例１：オーミック電極間にリセスしたゲート電極を形成する構造）
８インチ径、厚み５２５μｍの（１１１）面シリコン（Ｓｉ）基板上にバッファ層として膜厚１００ｎｍ、チャネル層として膜厚１μｍのＧａＮ層、バリア層として膜厚６ｎｍのＡｌ_０．１５Ｇａ_０．８５Ｎ層、Ｓｉを１×１０^１８ｃｍ^−３添加した膜厚１ｎｍのｎ型ＧａＮ層、Ｓｉをシート状に面密度として１×１０^１３ｃｍ^−２添加した層、Ｓｉを１×１０^１８ｃｍ^−３添加した膜厚２０ｎｍのｎ型ＧａＮ層をこの順に有機金属気層成長法（ＭＯＣＶＤ法）にて形成した（図７‐（ａ））。なお、バッファ層形成時は１０３０℃、他の層の形成時は１１３０℃に基板加熱を行った。次に、ＣＦ_４をエッチングガスとした反応性イオンエッチングのイオン注入にて、半導体表面からチャネル層であるＧａＮ層の途中までエッチングすることで素子間分離を行った（図７‐（ｂ））。ｎ型ＧａＮ層の表面にＴｉ／Ａｌを蒸着し、８００℃で３０秒の加熱により、ｎ型ＧａＮ層上にオーミック電極を形成した（図７‐（ｃ））。次に、オーミック電極の間で、ゲート電極を形成する部位をエッチングガスとしてＳＦ_６を用いた反応性イオンエッチングにより、表面側ｎ型ＧａＮ層、シート状のＳｉ層、およびその下層のｎ型ＧａＮ層を選択的にエッチングする（図７‐（ｄ））。さらに、その開口部にＮｉ／Ａｕを蒸着およびリフトオフすることで、ＨＥＭＴ素子を作製した（図７‐（ｅ））。本実施例にもとづいて作製したエピタキシャル構造におけるＳｉドーピング分布をＳＩＭＳ装置により測定した。この結果、素子表面側ｎ型ＧａＮ層とＡｌ_０．１５Ｇａ_０．８５Ｎ層との界面近傍のｎ型ＧａＮ層側にＳｉ濃度のピークがあることが確認できた（図８参照）。Ｓｉ濃度のピークの体積密度はほぼ狙い通りであり、０．９×１０^２０ｃｍ^−３（設計値：１×１０^２０ｃｍ^−３）であった。なお、素子表面側にＳｉの拡散があった。

（実施例２：ＦＰ構造といって絶縁膜上にゲートの一部がせり出した構造）
実施例１と全く同じプロセスにて、（１１１）面Ｓｉ基板上にバッファ層、ＧａＮ層１μｍ、Ａｌ_０．１５Ｇａ_０．８５Ｎ層６ｎｍ、Ｓｉを１×１０^１８ｃｍ^−３添加したｎ型ＧａＮ層１ｎｍ、Ｓｉをシート状に面密度として１×１０^１３ｃｍ^−２添加した層、Ｓｉを１×１０^１８ｃｍ^−３添加したｎ型ＧａＮ層２０ｎｍをこの順にＭＯＣＶＤ法にて形成し、ＣＦ_４をエッチングガスとした反応性イオンエッチングのイオン注入にて、半導体表面から１μｍのＧａＮ層の途中までエッチングすることで素子間分離を行い、さらにｎ型ＧａＮ層の表面にＴｉ／Ａｌを蒸着し、８００度３０秒の加熱により、ｎ‐ＧａＮ層上にオーミック電極を形成した（図９‐（ａ）〜図９‐（ｃ））。次に、素子表面全体に原子層オーダー堆積法（ＡＬＤ法）にてＡｌ_２Ｏ_３を膜厚１０ｎｍ形成した（図９図（ｄ））。次に、オーミック電極の間で、ゲート電極を形成する部位のＡｌ_２Ｏ_３を除去したのち（図９‐（ｅ））、その開口マスクにＳＦ_６をエッチングガスとした反応性イオンエッチングをもちいて、表面側ｎ型ＧａＮ層、シート状のＳｉ層、およびその下層のｎ−ＧａＮ層を選択的にエッチングする（図９‐（ｆ））。その電極開口部にＮｉ／Ａｕを蒸着およびリフトオフすることによりゲート電極を形成して、ＨＥＭＴ素子（図９‐（ｇ））を作製した。

（実施例３：ＭＩＳ−ＦＥＴ構造）
実施例１および実施例２と全く同様のプロセスと膜構成にて、ｎ型ＧａＮ層上にオーミック電極を形成した（図１０‐（ａ）〜図１０‐（ｃ））。次に、オーミック電極の間で、ゲート電極を形成する部位を、ＳＦ_６をエッチングガスとした反応性イオンエッチングをもちいて、素子表面側ｎ型ＧａＮ層、シート状のＳｉ層、およびその下層のｎ型ＧａＮ層を選択的にエッチングした（図１０‐（ｄ））。素子表面全体に原子層オーダー堆積法（ＡＬＤ）にてＡｌ_２Ｏ_３を堆膜厚１０ｎｍ形成した（図１０‐（ｅ））。その電極開口部にＮｉ／Ａｕを蒸着およびリフトオフによりゲート電極を形成することで、ＨＥＭＴ素子を作製した（図１０‐（ｆ））。

図８に示す高濃度ＳｉドープＧａＮ／Ａｌ_０．１５Ｇａ_０．８５Ｎ／ｎ型ＧａＮなる積層構造のホール効果測定を行った。その結果、電子移動度μ：５６０ｃｍ^２／Ｖｓ（表面側ｎ型ＧａＮ層へのＳｉドープ量：１．５×１０^１３ｃｍ^−２）であり、ｎ型ドープＧａＮ層をエッチングにより除去すると、電子移動度μは測定できなかった。表面側ｎ型ＧａＮ層のみに電子が流れているとすると、その電子移動度が高過ぎるので、チャネル層であるＧａＮ層とバリア層であるＡｌ_０．１５Ｇａ_０．８５Ｎとの界面近傍で電子が流れ、オーミックコンタクトがとれているものと考えられる（図１１参照）。なお、ｎ型ＧａＮ層へのＳｉ均一ドープ構造ではオーミックコンタクトがとれない。

本発明の第２実施形態の実施例３の積層構造のＨＥＭＴにおけるドレインＩ−Ｖ測定結果を図１２に示す。サンプル１０個の平均値を示す。ゲート電圧８Ｖでの飽和ドレイン電流は７５ｍＡ、閾値電圧は２〜３Ｖ、通電時比抵抗は１７Ωｍｍであった。

次に、本発明の第２実施形態の実施例３の積層構造のＨＥＭＴにおける伝達特性（Ｉｄ−Ｖｇ特性、ドレイン電圧８Ｖ）を図１３に示す。ノーマリオフになっており、非通電のドレイン電流に対する通電時のドレイン電流は１０^７以上あることがわかった。なお、破線は、ゲート電圧Ｖｇに対してドレイン電流Ｉｄがリニアに変化する領域での、ドレイン電流１decadeあたり（１桁変化）のゲート電圧Ｖｇの変化であり、この値が小さいことが好ましい。実際に測定したところ、１３０ｍＶ／ｄｅｃであった。

本発明は、電界効果トランジスタ（ＦＥＴ）、特に接触抵抗の小さいノーマリオフ型ＨＥＭＴ素子に用いられる。

Claims (9)

1. 基板上に少なくともチャネル層、バリア層、ｎ型Ｓｉドープ層が順次積層され、当該ｎ型Ｓｉドープ層上にソース電極およびドレイン電極が形成され、ｎ型Ｓｉドープ層が除去されたバリア層上にゲート電極が形成されたＩｎＡｌＧａＮ系電界効果トランジスタであって、前記ｎ型Ｓｉドープ層内の膜厚方向の少なくとも一部において、Ｓｉ濃度が他の部位より高濃度の部位があり、前記チャネル層、バリア層、ｎ型Ｓｉドープ層をチャネル層／バリア層／ｎ型Ｓｉドープ層なる積層構造として表した場合において、前記積層構造がＧａＮ／Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ（Ｘ＞０）／ｎ型ＧａＮ、Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ／Ａｌ _Ｙ Ｇａ _１−Ｙ Ｎ／ｎ型ＧａＮ（０＜Ｘ＜Ｙ）、またはＧａＮ／Ｉｎ _Ｘ Ａｌ _１−Ｘ Ｎ（Ｘ＞０）／ｎ型ＧａＮのいずれかであり、前記ｎ型Ｓｉドープ層のＳｉ濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的であり、前記中央部はシート状のＳｉ層を含み、前記ｎ型Ｓｉドープ層のＳｉ濃度が、ＳＩＭＳ装置による測定により、前記ｎ型Ｓｉドープ層とバリア層との界面から２ｎｍ以下の前記ｎ型Ｓｉドープ層側に、前記Ｓｉ濃度のピーク（Ｈｉｇｈｌｙ−ｄｏｐｅｄ ｌａｙｅｒ）があり、前記ｎ型Ｓｉドープ層とバリア層との界面から１０ｎｍ以上の前記ｎ型Ｓｉドープ層側に亘って伝導帯のバレーがあるＧａＮ系電界効果トランジスタ。
2. 前記中央部はシート状のＳｉ層である請求項１に記載のＧａＮ系電界効果トランジスタ。
3. 前記積層構造はＧａＮ／Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ（Ｘ＞０）／ｎ型ＧａＮである請求項１または２に記載のＧａＮ系電界効果トランジスタ。
4. 前記積層構造は前記基板とチャネル層の間に緩衝層をさらに備える請求項１〜３に記載のＧａＮ系電界効果トランジスタ。
5. 前記ｎ型Ｓｉドープ層が、前記バリア層内の分極電荷の少なくとも１０％の面密度Ｎｓ２でｎ型Ｓｉがドープされた領域と、当該領域のｎ型Ｓｉ面密度よりも低い面密度でｎ型Ｓｉがドープされた領域とを有する、請求項４に記載のＧａＮ系電界効果トランジスタ。
6. 前記シート状のＳｉ層の面密度Ｎｓ２が１０^１２ｃｍ^−２以上である請求項５に記載のＧａＮ系電界効果トランジスタ。
7. 前記バリア層の厚みが１〜１０ｎｍであり、前記ｎ型Ｓｉドープ層の厚みが３〜１５ｎｍである、請求項１〜６に記載のＧａＮ系電界効果トランジスタ。
8. 前記ゲート電極がショットキー型である、請求項１〜７に記載のＧａＮ系電界効果トランジスタ。
9. 前記ゲート電極が金属‐絶縁膜‐半導体のＭＩＳ型である、請求項１〜７に記載のＧａＮ系電界効果トランジスタ。