CN103035699B - 化合物半导体装置及其制造方法 - Google Patents

化合物半导体装置及其制造方法 Download PDF

Info

Publication number
CN103035699B
CN103035699B CN201210266766.5A CN201210266766A CN103035699B CN 103035699 B CN103035699 B CN 103035699B CN 201210266766 A CN201210266766 A CN 201210266766A CN 103035699 B CN103035699 B CN 103035699B
Authority
CN
China
Prior art keywords
indium
region
gate electrode
layer
compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210266766.5A
Other languages
English (en)
Other versions
CN103035699A (zh
Inventor
小谷淳二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN103035699A publication Critical patent/CN103035699A/zh
Application granted granted Critical
Publication of CN103035699B publication Critical patent/CN103035699B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了化合物半导体装置及其制造方法。化合物半导体装置的一个实施例包括：衬底；在所述衬底上方形成的化合物半导体堆叠结构；以及在所述化合物半导体堆叠结构上或上方形成的栅极电极、源极电极和漏极电极。所述化合物半导体堆叠结构包括：电子沟道层；以及氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方形成的电子供给层。在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟（In）含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟（In）含有率。

Description

化合物半导体装置及其制造方法
技术领域
在此所述的实施例涉及化合物半导体装置及其制造方法。
背景技术
氮化物半导体的特征在于它们的高饱和电子速率和宽带隙。因此，已经广泛地调查了氮化物半导体，旨在利用这些特性将它们应用到高击穿电压、高输出的半导体装置。例如，作为氮化物半导体的GaN具有3.4eV的带隙，该带隙大于Si的带隙（1.1eV）和GaAs的带隙（1.4eV）。因此，GaN具有大的击穿场强。GaN因此作为用于构成电源设备的化合物半导体装置的材料很有希望，该电源设备能够在高压下运行并且能够产生大的输出。
已经作出了关于利用氮化物半导体的半导体装置的多个报告，该半导体装置以场效应晶体管为典型，并且特别以高电子迁移率晶体管（HEMT）为典型。在基于GaN的HEMT中，使用用于电子沟道层的GaN和使用用于电子供给层的AlGaN的基于AlGaN/GaN的HEMT吸引了大量关注。在基于AlGaN/GaN的HEMT中，因为在GaN和AlGaN之间在晶格常数上的差导致在AlGaN层中出现晶格畸变。该畸变引发了AlGaN的压电极化和自发极化，并且由此产生高密度的、二维电子气（2DEG）。因此，基于AlGaN/GaN的HEMT预期作为高效率开关装置和用于电动汽车的高击穿电压电力装置等。
然而，因为二维电子气的高密度导致难以获得通常关断的晶体管。对于各种技术的调查因此已经被引导来解决问题。传统的建议包括下述技术：通过在栅极电极和电子供给层之间形成InAlN层来使得二维电子气消失。
然而，如果InAlN层被形成使得在栅极电极和源极电极之间的平面视图上的区域并且在栅极电极和漏极电极之间的区域中延伸，则InAlN层也可以将这些区域（访问区域）中的2DEG消失，并且可以由此提高导通电阻。已经将传统的调查引导来通过干蚀刻去除在访问区域中的InAlN层。然而，在访问区域中的InAlN层的干蚀刻引发了电流崩塌，并且由此使得难以获得足够电平的漏极电流。
[专利文献1]日本公开专利公布No.2009-76845
[专利文献2]日本公开专利公布No.2007-19309
发明内容
本发明的目的是提供一种化合物半导体装置及其制造方法，所述化合物半导体装置能够在抑制电路崩塌的同时实现通常关断操作。
根据实施例的一个方面，一种化合物半导体装置包括：衬底；在所述衬底上方形成的化合物半导体堆叠结构；以及在所述化合物半导体堆叠结构上或上方形成的栅极电极、源极电极和漏极电极。所述化合物半导体堆叠结构包括：电子沟道层；以及氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方形成的电子供给层。在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟（In）含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟（In）含有率。
根据实施例的另一个方面，一种制造化合物半导体装置的方法包括：在衬底上方形成化合物半导体堆叠结构；以及在所述化合物半导体堆叠结构上或上方形成栅极电极、源极电极和漏极电极。所述形成所述化合物半导体堆叠结构进一步包括：形成电子沟道层；以及形成氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方的电子供给层。在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟（In）含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟（In）含有率。
附图说明
图1A是图示根据第一实施例的化合物半导体装置的结构的截面图；
图1B是图示在含铟层中的铟（In）含有率的分布的图；
图2A和2B是图示含铟层的作用的示例的图；
图3A至3L是依序图示根据第一实施例的化合物半导体装置的制造方法的截面图；
图4是图示根据第二实施例的化合物半导体装置的结构的截面图；
图5是图示根据第三实施例的化合物半导体装置的结构的截面图；
图6A至6E是依序图示第四实施例的化合物半导体装置的制造方法的截面图；
图7是图示根据第五实施例的化合物半导体装置的结构的截面图；
图8A至8L是依序图示根据第五实施例的化合物半导体装置的制造方法的截面图；
图9是图示根据第六实施例的化合物半导体装置的结构的截面图；
图10是图示根据第七实施例的化合物半导体装置的结构的截面图；
图11A至11E是依序图示根据第八实施例的化合物半导体装置的制造方法的截面图；
图12是图示根据第九实施例的分立封装的图；
图13是图示根据第十实施例的功率因数校正（PFC）电路的布线图；
图14是图示根据第十一实施例的电源设备的布线图；
图15是图示根据第十二实施例的高频放大器的布线图；
图16是图示第一试验的结果的图；
图17是图示第二试验的结果的图；
图18A和18B是图示参考示例的化合物半导体装置的截面图；以及
图19A和19B是图示第三试验和第四试验的结果的图。
具体实施方式
下面参考附图详细描述实施例。
（第一实施例）
将描述第一实施例。图1A是图示根据第一实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
在第一实施例中，如图1A中所示，在诸如Si衬底的衬底1上方形成化合物半导体堆叠结构7。化合物半导体堆叠结构7包括初始层2a、缓冲层2b、电子沟道层3、分隔层4、电子供给层5和含铟层6。初始层2a可以是例如大约160nm厚的AlN层。缓冲层2b可以是多个AlxGa1-xN（0.2<x<0.8）层的堆叠，其具有例如从初始层2a侧向电子沟道层3侧逐渐减少的Al含有率。缓冲层2b可以是例如500nm厚或左右。电子沟道层3可以例如是大约1微米厚的i-GaN层，其未被有意地掺杂有杂质。分隔层4可以例如是大约5nm的i-Al0.2Ga0.8N层，其未被有意地掺杂有杂质。电子供给层5可以是例如大约20nm厚的n型Al0.2Ga0.8N层。电子供给层5可以被掺杂有大约5×1018/cm3的作为n型杂质的Si。含铟层6可以是例如大约10nm厚的InAlN层。分隔层4、电子供给层5和含铟层6是氮化物半导体层的示例。
在化合物半导体堆叠结构7中形成限定元件区域的元件隔离区域20。在元件区域中，在含铟层6上形成源极电极11s和漏极电极11d。绝缘膜12被形成使得覆盖在含铟层6上方的源极电极11s和漏极电极11d。在源极电极11s和漏极电极11d之间的平面视图中的位置处在绝缘膜12中形成开口13g，并且在开口13g中形成栅极电极11g。绝缘膜14被形成使得覆盖在绝缘膜12上方的栅极电极11g。在未具体地限制用于绝缘膜12和14的材料的同时，可以例如使用氮化硅膜。绝缘膜12和绝缘膜14是终止膜的示例。
含铟层6包括铟消除区域6a。铟消除区域6a位于含铟层6的除了在平面视图中与栅极电极11g交迭的区域之外的表面部分中。在含铟层6的除了铟消除区域6a之外的区域中的铟含有率实质上不变，如下所述，而在铟消除区域6a中的铟含有率（铟组分）朝向表面（朝向铟消除区域6a的较浅部分）减少，如图1B中所示。
在此，将描述含铟层6和铟消除区域6a的组分。在该实施例中，如果没有含铟层6，则因为在电子沟道层3的GaN和电子供给层5的AlGaN之间在晶格常数上的差别导致在电子沟道层3的表面部分中出现2DEG。另一方面，如果在电子供给层5上有含铟层6，则2DEG根据组分而消失。该实施例采用了能够使得在栅极电极11g下方的区域中的大多数2DEG消失（铟含有率：例如，0.35至0.40）的组分。
因此，在实施例中，2DEG难以在栅极电极11g下方存在，这允许通常关断的操作。另一方面，具有足够的浓度水平的2DEG存在于位于在铟消除区域6a下方的平面视图中的区域中或访问区域中，因为铟消除区域6a的铟含有率未高得足以使得2DEG的大多数消失。因此可以将导通电阻抑制为低水平。另外，可以通过例如如下所述不需要干蚀刻的退火来形成铟消除区域6a。能够避免电流崩塌，该电流崩塌否则可能被在干蚀刻的处理中的损害引发。
另外，因为铟消除区域6a的组分比含铟层6的剩余区域的组分更接近AlN，使得铟消除区域6a具有在图2A中所示的大带隙。因此，如在图2B中所示，与没有铟消除区域6a的情况作比较，形成对于栅极电极11g的较高肖特基势垒，并且由此可以抑制电子向表面部分内的横向注入（泄漏电流）。向表面部分的电子注入可以改变阱的充电状态，并且可以使得以电流崩塌为典型的操作不稳定，该实施例可以抑制这一点。
如上所述，通过该实施例可以获得良好的特性。
接下来，将描述根据第一实施例的基于GaN的HEMT（化合物半导体装置）的制造方法。图3A至图3L是依序图示根据第一实施例的基于GaN的HEMT（化合物半导体装置）的制造方法的截面图。
首先，如图3A中所示，在衬底1上方形成化合物半导体堆叠结构7。在形成化合物半导体堆叠结构7的处理中，可以通过诸如金属有机气相外延（MOVPE）和分子束外延（MBE）的晶体生长处理来形成初始层2a、缓冲层2b、电子沟道层3、分隔层4、电子供给层5和含铟层6。在通过MOVPE形成AlN层、AlGaN层和GaN层的处理中，可以使用作为Al源的三甲基铝（TMA）气体、作为Ga源的三甲基镓（TMG）气体和作为N源的氨（NH3）气体的混和气体。在该处理中，根据要生长的化合物半导体层的组分来适当地设置三甲基铝气体和三甲基镓气体的供应的通/断和流速。例如，对于所有化合物半导体层公共的氨气的流速可以被设置为大约100ccm至10LM。可以将生长压力调整为大约50Torr至300Torr，并且，可以将生长温度调整为大约1000°C至1200°C。在生长n型化合物半导体层的处理中，可以通过例如以预定的流速向混和气体增加包含Si的SiH4气体将Si掺杂到化合物半导体层内。将Si的剂量调整为大约1×1018/cm3至1×1020/cm3，例如5×1018/cm3或左右。在形成InAlN层的处理中，可以使用作为Al源的三甲基铝（TMA）气体、作为铟源的三甲基铟（TMI）气体和作为N源的氨（NH3）气体的混和气体。在该处理中，例如，可以将生长压力调整为大约50Torr至200Torr，并且可以将生长温度调整为大约650°C至800°C。
接下来，如图3B中所示，在化合物半导体堆叠结构7上形成限定元件区域的元件隔离区域20。在形成元件隔离区域20的处理中，例如，在化合物半导体堆叠结构7上方形成光刻胶图案，以便选择性地暴露其中要形成元件隔离区域20的区域，并且通过被用作掩模的光刻胶图案来植入诸如Ar离子的离子。替代地，可以通过被用作蚀刻掩模的光刻胶图案，通过使用含氯的气体的干蚀刻来蚀刻化合物半导体堆叠结构7。
其后，如图3C中所示，在整个表面上方形成氮化硅膜21。氮化硅膜21例如通过等离子体辅助化学气相沉积（CVD）处理被形成，并且大约100nm厚。替代地，可以在形成元件隔离区域20之前，作为从含铟层6的形成的继续，形成氮化硅膜21。在该情况下，例如，可以将SiH4气体用作源气体，并且氮化硅膜21生长是大约10nm厚。
接下来，如图3D中所示，将光刻胶涂敷并且然后图案化，由此形成光致抗蚀图（resist pattern）22，以便覆盖其中要形成栅极电极的区域，并且以便暴露剩余区域。
接下来，如图3E中所示，通过使用光致抗蚀图22作为蚀刻掩模并且使用基于HF的溶液的湿蚀刻来蚀刻氮化硅膜21。结果，含铟层6的表面在基于GaN的HEMT的访问区域中暴露。然后去除光致抗蚀图22。
其后，在非氧化气氛中进行退火，由此允许从含铟层6的表面部分去除铟（In）。因此，如图3F中所示，在含铟层6的表面部分中形成铟含有率降低的铟消除区域6a（参见图1B）。可用于构成非氧化气氛的气体没有特殊限制地包括N2气体、H2气体或者N2气体和H2气体的混和气体。优选的是，将退火的温度调整为700°C至800°C或左右，例如750°C或左右，虽然不特别限制。当形成铟消除区域6a时，高浓度2DEG在铟消除区域6a下方的电子沟道层3的表面部分中出现。
接下来，如图3G中所示，在含铟层6上形成源极电极11s和漏极电极11d。可以通过例如剥离处理来形成源极电极11s和漏极电极11d。更具体地，形成光刻胶图案，以便暴露其中要形成源极电极11s和漏极电极11d的区域，在使用光刻胶图案作为生长掩模的同时通过蒸发处理来在整个表面上方形成金属膜，然后将光刻胶图案与其上沉积的金属膜的部分一起去除。在形成金属膜的处理中，例如可以形成大约100nm厚的Ti膜，并且，可以然后形成大约300nm厚的Al膜。然后在400°C至1000°C下（例如，在600°C下）在N2气体气氛中将金属膜（通过例如快速热退火（RTA））退火，以便建立欧姆特性。
其后，如图3H中所示，通过湿蚀刻来去除氮化硅膜21。接下来，如图3I中所示，在整个表面上形成绝缘膜12。例如，优选的是，通过原子层沉积（ALD）、等离子体辅助的CVD和溅射来形成绝缘膜12。
接下来，如图3J中所示，在源极电极11s和漏极电极11d之间的平面视图中的位置处在绝缘膜12中形成开口13g。在这个处理中，其中含铟层6的未形成铟消除区域6a的部分可以在平面视图中与例如开口13g交迭。
接下来，如图3K中所示，在开口13g中形成栅极电极11g。例如，可以通过剥离处理来形成栅极电极11g。更具体地，形成光刻胶图案使得暴露其中要形成栅极电极11g的区域，例如在使用光刻胶图案作为生长掩模的同时通过蒸发处理来在整个表面上方形成金属膜，并且，然后将光刻胶图案与其上沉积的金属膜的部分一起去除。例如，在形成金属膜的处理中，可以形成大约50nm厚的Ni膜，并且，可以然后形成大约300nm厚的Au膜。然后，如图3L中所示，形成绝缘膜14以覆盖在绝缘膜12上方的栅极电极11g。
因此可以制造根据第一实施例的基于GaN的HEMT。
（第二实施例）
接下来，将描述第二实施例。图4是图示根据第二实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
与第一实施例相反，在使得栅极电极11g与化合物半导体堆叠结构7形成肖特基接触的情况下，第二实施例采用在栅极电极11g和化合物半导体堆叠结构7之间的绝缘膜12，使得允许绝缘膜12作为栅极绝缘膜。简而言之，不在绝缘膜12中形成开口13g，并且采用MIS型结构。
如此配置的第二实施例也与第一实施例类似地在铟消除区域6a存在的情况下成功地实现抑制电流崩塌的效果，同时实现通常关断操作。
用于绝缘膜12的材料不被特别限制，其中，优选的示例包括Si、Al、Hf、Zr、Ti、Ta和W的氧化物、氮化物或氮氧化物。氧化铝是特别优选的。绝缘膜12的厚度可以是2nm至200nm，例如10nm或左右。
（第三实施例）
接下来，将描述第三实施例。图5是图示根据第三实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
与第一实施例相反，在平坦的含铟层6上形成源极电极11s和漏极电极11d的情况下，在第三实施例中，在含铟层6中形成凹陷10s和10d，并且，在凹陷10s和10d中分别形成源极电极11s和漏极电极11d。
如此配置的第三实施例也与第一实施例类似地在铟消除区域6a存在的情况下成功地实现抑制电流崩塌的效果，同时实现通常关断操作。
可以通过下面的步骤来制造根据第三实施例的化合物半导体装置。在形成铟消除区域6a（图3F）后并且在形成源极电极11s和漏极电极11d（图3G）前形成凹陷10s和10d。然后，分别在凹陷10s和10d中形成源极电极11s和漏极电极11d。例如，在形成凹陷10s和10d的过程中，在化合物半导体堆叠结构7上方形成光刻胶图案，以便选择性地暴露其中要形成凹陷10s和10d的区域，并且通过被用作蚀刻掩模的光刻胶图案经由使用含氯的气体的干蚀刻来蚀刻含铟层6。替代地，也可以通过在下面描述的第四实施例的方法来获得与第三实施例类似的结构。
（第四实施例）
接下来，将描述第四实施例。图6A至图6E是依序图示根据第四实施例的基于GaN的HEMT（化合物半导体装置）的制造方法的截面图。
在这个实施例中，首先，与第一实施例（图3E）类似地进行直到氮化硅膜21的湿蚀刻（图案化）和光致抗蚀图22的去除的处理。接下来，如图6A中所示，在含铟层6中形成凹陷10s和10d。然后，如图6B中所示，分别在凹陷10s和10d中形成源极电极11s和漏极电极11d。
接下来，例如，在400°C至1000°C下（例如，在600°C下）在N2气体气氛中进行退火（例如，RTA），以由此建立欧姆特性，并且允许从含铟层6的表面部分去除铟（In）。结果，如图6C中所示，在含铟层6的表面部分中形成具有减少的铟含有率的铟消除区域6a。简而言之，在该实施例中，用于建立欧姆特性的退火也对于形成铟消除区域6a有效。
接下来，如图6D中所示，通过湿蚀刻去除氮化硅膜21。其后，与第一实施例类似地进行涵盖从绝缘膜12的形成直至绝缘膜14的形成的处理，如图6E中所示。
根据第四实施例，可以相对于在第一实施例中减少退火的次数。
（第五实施例）
接下来，将描述第五实施例。图7是图示根据第五实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
在第五实施例中，如图7中所示，在诸如Si衬底的衬底31上方形成化合物半导体堆叠结构37。化合物半导体堆叠结构37包括初始层32a、缓冲层32b、电子沟道层33和含铟层36。初始层32a可以是例如大约160nm厚的AlN层。缓冲层32b可以是多个AlxGa1-xN（0.2<x<0.8）层的堆叠，其具有例如从初始层32a侧向电子沟道层33侧逐渐减少的Al含有率。缓冲层32b可以是例如500nm厚或左右。电子沟道层33可以例如是大约1微米厚的i-GaN层或i-AlGaN层，其未被有意地掺杂有杂质。含铟层36可以是例如大约10nm厚的InAlN层。含铟层36是氮化物半导体层的示例。
在化合物半导体堆叠结构37中形成限定元件区域的元件隔离区域20。在元件区域中，在含铟层36上形成源极电极11s和漏极电极11d。绝缘膜12被形成使得覆盖在含铟层36上方的源极电极11s和漏极电极11d。在源极电极11s和漏极电极11d之间的平面视图中的位置处在绝缘膜12中形成开口13g，并且在开口13g中形成栅极电极11g。绝缘膜14被形成使得覆盖在绝缘膜12上方的栅极电极11g。在未具体地限制用于绝缘膜12和14的材料的同时，可以例如使用氮化硅膜。绝缘膜12和绝缘膜14是终止膜的示例。
含铟层36包括铟消除区域36a。铟消除区域36a位于含铟层36的除了在平面视图中与栅极电极11g交迭的区域之外的表面部分中。在含铟层36的除了铟消除区域36a之外的区域中的铟含有率实质上不变，如下所述，而在铟消除区域36a中的铟含有率（铟组分）朝向表面（朝向铟消除区域36a的较浅部分）减少，这类似于在第一实施例中的铟消除区域6a。
在此，将描述构成含铟层36和铟消除区域36a的InAlN的组分。可以确定在实施例中的含铟层36的组分，以便基于在电子沟道层33的GaN和含铟层36的InAlN（铟含有率例如为0.30）的晶格常数之间的关系，抑制在其中不存在铟消除区域36a的平面视图中的区域中或者在栅极电极11g下方的区域中的电子沟道层33的表面部分中的2DEG的产生。
因此，在实施例中，2DEG难以在栅极电极11g下方存在，并且这允许通常关断操作。另一方面，具有足够的浓度水平的2DEG存在于位于在铟消除区域36a下方的平面视图中的区域中或访问区域中，因为铟消除区域36a的铟含有率未高得足以抑制2DEG产生。换句话说，在实施例中，铟消除区域36a作为电子供给层。因此可以将导通电阻抑制为低水平。另外，可以通过例如如下所述不需要干蚀刻的退火来形成铟消除区域36a。能够避免电流崩塌，该电流崩塌否则可能被在干蚀刻的处理中的损害引发。另外，可以与第一实施例类似地通过抑制电子注入来抑制因为电子注入导致的操作不稳定。
另外，在第五实施例中的氮化物半导体层的数量小于在第一实施例中的氮化物半导体层的数量。换句话说，在不同的材料之间存在较少数量的界面。界面的数量越大，则自陷级的数量越大，这使得操作不稳定。根据第五实施例，与第一实施例作比较可以保证更稳定的操作。第五实施例也有益在：可以减少在不同材料之间的每一个界面处执行的微小控制下生长条件大幅度改变的次数。
如上所述，通过该实施例可以获得良好的特性。
接下来，将描述根据第五实施例的基于GaN的HEMT（化合物半导体装置）的制造方法。图8A至图8L是依序图示根据第五实施例的基于GaN的HEMT（化合物半导体装置）的制造方法的截面图。
首先，如图8A中所示，在衬底31上方形成化合物半导体堆叠结构37。在形成化合物半导体堆叠结构37的处理中，可以通过诸如MOVPE和MBE的晶体生长过程来形成初始层32a、缓冲层32b、电子沟道层33和含铟层36。生长条件可以类似于用于在第一实施例中的初始层2a、缓冲层2b、电子沟道层3和含铟层6的那些生长条件，除了用于形成含铟层36的混和气体的组分之外。
接下来，如图8B至图8D中所示，在化合物半导体堆叠结构37中限定元件区域，在整个表面上方形成氮化硅膜21，并且，形成光致抗蚀图22使得覆盖其中要形成栅极电极的区域，并且使得暴露剩余的区域。其后，如图8E中所示，与第一实施例类似，通过使用光致抗蚀图22作为蚀刻掩模并且使用基于HF的溶液的湿蚀刻来蚀刻氮化硅膜21。结果，含铟层36的表面在与基于GaN的HEMT的访问区域对应的其部分中暴露。然后去除光致抗蚀图22。
接下来，与第一实施例类似，在非氧化气氛中进行退火，由此允许从含铟层36的表面部分去除铟（In）。结果，如图8F中所示，在含铟层36的表面部分中形成具有降低的铟含有率的铟消除区域36a。当形成铟消除区域36a时，高浓度2DEG在铟消除区域36a下方的电子沟道层33的表面部分中出现。
其后，如图8G至图8I中所示，与第一实施例类似地，形成源极电极11s和漏极电极11d，进行退火以便建立欧姆特性，通过湿蚀刻来去除氮化硅膜21，并且，形成绝缘膜12。
接下来，如图8J至图8L中所示，与第一实施例类似，形成开口13g，形成栅极电极11g，然后形成绝缘膜14。
因此可以制造根据第五实施例的化合物半导体装置。
（第六实施例）
接下来，将描述第六实施例。图9是图示根据第六实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
与第五实施例相反，在使得栅极电极11g与化合物半导体堆叠结构37形成肖特基接触的情况下，类似于第二实施例，第六实施例采用在栅极电极11g和化合物半导体堆叠结构37之间的绝缘膜12，使得允许绝缘膜12作为栅极绝缘膜。简而言之，不在绝缘膜12中形成开口13g，并且采用MIS型结构。
如此配置的第六实施例也与第五实施例类似地在铟消除区域36a存在的情况下成功地实现抑制电流崩塌的效果，同时实现通常关断操作。
与第二实施例类似，用于绝缘膜12的材料不被特别限制，其中，优选的示例包括Si、Al、Hf、Zr、Ti、Ta和W的氧化物、氮化物或氮氧化物。氧化铝是特别优选的。绝缘膜12的厚度可以是2nm至200nm，例如10nm或左右。
（第七实施例）
接下来，将描述第七实施例。图10是图示根据第七实施例的基于GaN的HEMT（化合物半导体装置）的结构的截面图。
与第五实施例相反，在平坦的含铟层36上形成源极电极11s和漏极电极11d的情况下，与第三实施例类似，在第七实施例中，在含铟层36中形成凹陷10s和10d，并且，在凹陷10s和10d中分别形成源极电极11s和漏极电极11d。
如此配置的第七实施例也与第六实施例类似地在铟消除区域36a存在的情况下成功地实现抑制电流崩塌的效果，同时实现通常关断操作。
与第三实施例类似，可以通过下面的步骤来制造根据第七实施例的化合物半导体装置。在形成铟消除区域36a（图8F）后并且在形成源极电极11s和漏极电极11d（图8G）前形成凹陷10s和10d。然后，分别在凹陷10s和10d中形成源极电极11s和漏极电极11d。替代地，也可以通过在下面描述的第八实施例的方法来获得与第七实施例类似的结构。
（第八实施例）
接下来，将描述第八实施例。图11A至图11E是依序图示根据第八实施例的基于GaN的HEMT（化合物半导体装置）的制造方法的截面图。
在这个实施例中，首先，与第五实施例（图8E）类似地进行直到氮化硅膜21的湿蚀刻（图案化）和光致抗蚀图22的去除的处理。接下来，如图11A中所示，在含铟层36中形成凹陷10s和10d。然后，如图11B中所示，分别在凹陷10s和10d中形成源极电极11s和漏极电极11d。
接下来，例如，在400°C至1000°C下（例如，在600°C下）在N2气体气氛中进行退火（例如，RTA），以由此建立欧姆特性，并且允许从含铟层36的表面部分去除铟（In）。结果，如图11C中所示，在含铟层36的表面部分中形成具有减少的铟含有率的铟消除区域36a。简而言之，与第四实施例类似，在该实施例中，用于建立欧姆特性的退火也对于形成铟消除区域36a有效。
接下来，如图11D中所示，通过湿蚀刻去除氮化硅膜21。其后，如图11E所示，与第五实施例类似地进行涵盖从绝缘膜12的形成直至绝缘膜14的形成的处理。
根据第八实施例，可以相对于在第五实施例中减少退火的次数。
（第九实施例）
第九实施例涉及包括基于GaN的HEMT的化合物半导体装置的分立封装。图12是图示根据第九实施例的分立封装的图。
在第九实施例中，如图12中所示，使用诸如焊料的裸片附着剂（dieattaching agent）234将根据第一至第八实施例的任何一个的化合物半导体装置的HEMT芯片210的背表面固定在平台（land）（裸片焊盘（die pad））233上。诸如Al导线的导线235d的一端接合（bond）到漏极电极11d所连接到的漏极焊盘226d，并且，导线235d的另一端接合到与平台233一体的漏极引线232d。诸如Al导线的导线235s的一端接合到源极电极11s所连接到的源极焊盘226s，并且，导线235s的另一端接合到与平台233分离的源极引线232s。诸如Al导线的导线235g的一端接合到栅极电极11g所连接到的栅极焊盘226g，并且，导线235g的另一端接合到与平台233分离的栅极引线232g。使用模塑树脂231来封装平台233和HEMT芯片210等，以便栅极引线232g的一部分、漏极引线232d的一部分和源极引线232s的一部分向外突出。
可以通过例如下面的过程来制造分离封装。首先，HEMT芯片210使用诸如焊料的裸片附着剂234接合到引线框的平台233。接下来，使用导线235g、235d和235s，分别地通过导线接合，栅极焊盘226g连接到引线框的栅极引线232g，漏极焊盘226d连接到引线框的漏极引线232d，并且，源极焊盘226s连接到引线框的源极引线232s。然后，通过传送模塑处理来进行将模塑树脂231制模。然后，切掉引线框。
（第十实施例）
接下来，将描述第十实施例。第十实施例涉及配备了化合物半导体装置的PFC（功率因数校正）电路，化合物半导体装置包括基于GaN的HEMT。图13是图示根据第十实施例的PFC电路的布线图。
PFC电路250包括开关元件（晶体管）251、二极管252、扼流圈253、电容器254和255、二极管电桥256和AC电源（AC）257。开关元件251的漏极电极、二极管252的阳极端子和扼流圈253的一个端子彼此连接。开关元件251的源极电极、电容器254的一个端子和电容器255的一个端子彼此连接。电容器254的另一个端子和扼流圈253的另一个端子彼此连接。电容器255的另一个端子和二极管252的阴极端子彼此连接。栅极驱动器连接到开关元件251的栅极电极。AC 257经由二极管电桥256连接在电容器254的两个端子之间。DC电源（DC）连接在电容器255的两个端子之间。在该实施例中，根据第一至第八实施例的任何一个的化合物半导体装置被用作开关元件251。
在制造PFC电路250的处理中，开关元件251使用例如焊料连接到二极管252和扼流圈253等。
（第十一实施例）
接下来，将描述第十一实施例。第十一实施例涉及配备了包括基于GaN的HEMT的化合物半导体装置的电源设备。图14是图示根据第十一实施例的电源设备的布线图。
电源设备包括高压初级侧电路261、低压次级侧电路262与在初级侧电路261和次级侧电路262之间布置的变压器263。
初级侧电路261包括根据第十实施例的PFC电路250和在PFC电路250中的电容器255的两个端子之间连接的逆变器电路，该逆变器电路可以是例如全电桥逆变器电路260。全电桥逆变器电路260包括多个（在该实施例中为四个）开关元件264a、264b、264c和264d。
次级侧电路262包括多个（在该实施例中为三个）开关元件265a、265b和265c。
在该实施例中，根据第一至第八实施例的任何一个的化合物半导体装置用于PFC电路250的开关元件251内，并且用于全电桥逆变器电路260的开关元件264a、264b、264c和264d。PFC电路250和全电桥逆变器电路260是初级侧电路261的部件。另一方面，基于硅的通用MIS-FET（场效应晶体管）用于次级侧电路262的开关元件265a、265b和265c。
（第十二实施例）
接下来，将描述第十二实施例。第十二实施例涉及配备了包括基于GaN的HEMT的化合物半导体装置的高频放大器。图15是图示第十二实施例的高频放大器的布线图。
高频放大器包括数字预失真电路271、混频器272a和272b与功率放大器273。
数字预失真电路271在输入信号中补偿非线性。混频器272a将已经补偿了非线性失真的输入信号与AC信号混和。功率放大器273包括根据第一至第八实施例的任何一项所述的化合物半导体装置，并且发送与AC信号混频的输入信号。在该实施例的所图示的示例中，在输出侧上的信号在开关时被混频器272b与AC信号混频，并且可以被发回数字预失真电路271。
未具体限制用于化合物半导体堆叠结构的化合物半导体层的组分，并且可以使用GaN、AlN和InN等。也可以使用它们的混和晶体。具体地说，用于构成包含含铟层的氮化物半导体层的材料不限于InAlN，并且可以是InxAlyGa1-x-yN(0<x≤1,0≤y<1,x+y≤1)等。
栅极电极、源极电极和漏极电极的配置不限于在上述实施例中的那些。例如，可以通过单层来配置它们。形成这些电极的方法不限于剥离处理。可以省略在形成源极电极和漏极电极后的退火，只要可获得欧姆特性。可以将栅极电极退火。
衬底可以是碳化硅（SiC）衬底、蓝宝石衬底、硅衬底、GaN衬底或GaAs衬底等。衬底可以是导电的、半绝缘的和绝缘的衬底的任何一个。考虑到成本，优选的是，使用Si衬底（例如，具有（111）平面的Si衬底）、SiC衬底或蓝宝石衬底。而且，用于构成单独层的材料和厚度不限于在实施例中描述的那些。
接下来，将描述由本发明人进行的试验。
（第一试验）
在第一试验中，形成In0.4Al0.6N层，然后将In0.4Al0.6N层在各种温度下退火，并且，测量在退火后的铟含有率。在N2气氛中进行退火10分钟。在图16中图示了结果。
铟含有率较强地取决于退火温度，并且在700°C至800°C下出现最有效的铟去除，如图17中所示。
（第二试验）
在第二试验中，在改变退火温度的同时，与第五实施例类似地制造化合物半导体装置，并且，获得在退火温度和最大漏极电流之间的关系。在图17中示出了结果。
当退火温度提高时，接入电阻降低，并且最大漏极电流增大，如图17中所示。这是因为下述现象：退火温度越高，则铟的消除越显著，铟含有率越小，并且，铟含有率越低，则自发极化和压电极化越强，更显著地引发2DEG。
（第三试验）
在第三试验中，相对于第五实施例和在图18A中所示的第一参考示例来获得在栅极电压和漏极电流之间的关系。在图19A中图示了结果。注意，第一参考示例包括不包含铟消除区域36a的含铟层136，以取代第五实施例的含铟层36。
第五实施例在存在铟消除区域36a的情况下，在接入电阻上低，并且在最大漏极电流上高，如图19A中所示。而且，当接入电阻减小时，提高栅极电极的可控性（互导gm）。因此清楚的是，第五实施例成功地产生改善栅极可控性并且提高最大漏极电流的效果。
（第四试验）
在第四试验中，在通过向漏极电极11d施加高偏压的应力后，相对于第五实施例和在图18B中所示的第二参考示例来获得在漏极电压VDS和漏极电流之间的关系。换句话说，这个试验与关于电流崩塌程度的调查相关。在图19B中图示了结果。注意，第二参考示例包括含铟层106，含铟层106不包括铟消除区域6a，并且已经对于含铟层106执行了干蚀刻以产生2DEG，而不是使用第一实施例的含铟层6。
与第二参考示例作比较，第五实施例大幅度减少电流崩塌，如图19B中所示。这主要归因于下面三个因素。
首先，在第二参考示例中，作为被进行来去除含铟层106的干蚀刻的结果，访问区域在其中留有许多损坏。因此，存在引起电流崩塌的许多自陷级，并且由此，漏极电流在向漏极电极施加的大的偏置负载下相当大地减小。相反，第五实施例没有使得引发自陷级的蚀刻损坏，因为不通过干蚀刻来去除含铟层36。这是为什么抑制了电流崩塌。
其次，第二参考示例具有在InAlN和AlGaN之间的界面。在这些氮化物半导体层的生长的处理中，可能出现许多自陷级，因为生长条件在界面中大改变。相反，第五实施例没有在InAlN和AlGaN之间的界面，使得存在引起电流崩塌的较少自陷级，并且由此，成功地抑制电流崩塌。
第三，含铟层6的包括铟消除区域6a的表面部分中的铟含有率小于在含铟层106中的铟含有率。因此，第五实施例具有被使得与栅极电极11g接触的半导体层的较大带隙，并且其在相对于栅极电极11g的肖特基势垒中升高。因此，泄漏电流不太可能从栅极电极11g朝向表面流动，并且由此可以抑制可能引起电路崩塌的向表面部分内的电子注入。这是抑制电流崩塌的原因。
根据如上所述的化合物半导体装置等，可以在存在在电子沟道层上方形成的具有适当调整的铟含有率的氮化物半导体层的情况下，在抑制电流崩塌的同时实现通常关断操作。

Claims (17)

1.一种化合物半导体装置，包括：
衬底；
在所述衬底上方形成的化合物半导体堆叠结构；以及
在所述化合物半导体堆叠结构上或上方形成的栅极电极、源极电极和漏极电极，其中
所述化合物半导体堆叠结构包括：
电子沟道层；以及
氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方形成的电子供给层，并且
在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟(In)含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟(In)含有率。
2.根据权利要求1所述的化合物半导体装置，其中，所述氮化物半导体层包括在所述电子供给层上方形成的含铟层。
3.根据权利要求1所述的化合物半导体装置，其中，所述电子供给层是含铟层。
4.根据权利要求2或3所述的化合物半导体装置，其中，所述含铟层包括在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的铟消除区域，在所述铟消除区域中，铟(In)含有率朝向其较浅的部分减小。
5.根据权利要求1至3的任何一项所述的化合物半导体装置，其中，通过InxAlyGa1-x-yN(0<x≤1,0≤y<1,x+y≤1)来表示所述氮化物半导体层的组分。
6.根据权利要求1至3的任何一项所述的化合物半导体装置，进一步包括在所述栅极电极和所述化合物半导体堆叠结构之间形成的栅极绝缘膜。
7.根据权利要求1至3的任何一项所述的化合物半导体装置，进一步包括绝缘膜，所述绝缘膜覆盖在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述化合物半导体堆叠结构。
8.一种电源设备，包括
化合物半导体装置，所述化合物半导体装置包括：
衬底；
在所述衬底上方形成的化合物半导体堆叠结构；以及
在所述化合物半导体堆叠结构上或上方形成的栅极电极、源极电极和漏极电极，其中
所述化合物半导体堆叠结构包括：
电子沟道层；以及
氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方形成的电子供给层，并且
在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟(In)含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟(In)含有率。
9.一种放大器，包括：
化合物半导体装置，所述化合物半导体装置包括：
衬底；
在所述衬底上方形成的化合物半导体堆叠结构；以及
在所述化合物半导体堆叠结构上或上方形成的栅极电极、源极电极和漏极电极，其中
所述化合物半导体堆叠结构包括：
电子沟道层；以及
氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方形成的电子供给层，并且
在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟(In)含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟(In)含有率。
10.一种制造化合物半导体装置的方法，包括：
在衬底上方形成化合物半导体堆叠结构；以及
在所述化合物半导体堆叠结构上或上方形成栅极电极、源极电极和漏极电极；其中
所述形成所述化合物半导体堆叠结构进一步包括：
形成电子沟道层；以及形成氮化物半导体层，所述氮化物半导体层包括在所述电子沟道层上方的电子供给层，并且
在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中的所述氮化物半导体层的表面处的铟(In)含有率低于在所述栅极电极下方的区域中的所述氮化物半导体层的表面处的铟(In)含有率。
11.根据权利要求10所述的制造化合物半导体装置的方法，其中，所述形成所述氮化物半导体层进一步包括：
在所述电子供给层上方形成含铟层；以及
在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中，从所述含铟层消除铟(In)。
12.根据权利要求10所述的制造化合物半导体装置的方法，其中，
所述电子供给层是含铟层，以及
所述形成所述氮化物半导体层进一步包括：在所述栅极电极和所述源极电极之间的区域以及在所述栅极电极和所述漏极电极之间的区域的每一个中，从所述含铟层消除铟(In)。
13.根据权利要求11或12所述的制造化合物半导体装置的方法，其中，所述消除铟(In)包括：使用覆盖其中要形成所述栅极电极的区域的掩模来在非氧化气氛中退火。
14.根据权利要求13所述的制造化合物半导体装置的方法，其中，所述非氧化气氛是N2气体气氛、H2气体气氛或N2气体和H2气体的混和气体气氛。
15.根据权利要求13所述的制造化合物半导体装置的方法，其中，在所述退火期间建立所述源极电极和所述漏极电极的欧姆特性。
16.根据权利要求10至12的任何一项所述的制造化合物半导体装置的方法，进一步包括：在形成所述栅极电极前，在所述化合物半导体堆叠结构上或上方形成栅极绝缘膜。
17.根据权利要求10至12的任何一项所述的制造化合物半导体装置的方法，进一步包括：形成绝缘膜，所述绝缘膜覆盖在所述栅极电极和所述源极电极之间的区域和在所述栅极电极和所述漏极电极之间的区域的每一个中的所述化合物半导体堆叠结构。
CN201210266766.5A 2011-09-28 2012-07-30 化合物半导体装置及其制造方法 Active CN103035699B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-213115 2011-09-28
JP2011213115A JP6231730B2 (ja) 2011-09-28 2011-09-28 化合物半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN103035699A CN103035699A (zh) 2013-04-10
CN103035699B true CN103035699B (zh) 2015-08-19

Family

ID=47910296

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210266766.5A Active CN103035699B (zh) 2011-09-28 2012-07-30 化合物半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8587030B2 (zh)
JP (1) JP6231730B2 (zh)
KR (1) KR101302847B1 (zh)
CN (1) CN103035699B (zh)
TW (1) TWI481034B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6221345B2 (ja) * 2013-05-17 2017-11-01 富士通株式会社 化合物半導体装置及びその製造方法
JP6179266B2 (ja) * 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2015037288A1 (ja) * 2013-09-12 2015-03-19 トヨタ自動車株式会社 高電子移動度トランジスタ及びその製造方法
JP2018056319A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP6974049B2 (ja) * 2017-06-28 2021-12-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
CN1909241A (zh) * 2005-08-04 2007-02-07 中国科学院微电子研究所 砷化镓基增强/耗尽型应变高电子迁移率晶体管材料结构
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP2010080493A (ja) * 2008-09-24 2010-04-08 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法
CN102017160A (zh) * 2008-04-23 2011-04-13 特兰斯夫公司 增强模式ⅲ-n的hemt

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920006875B1 (ko) * 1987-03-18 1992-08-21 후지쓰 가부시끼가이샤 비합금 오옴 콘택트들을 가지고 있는 화합물 반도체 장치
JP3173080B2 (ja) 1991-12-05 2001-06-04 日本電気株式会社 電界効果トランジスタ
JP4712459B2 (ja) 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
JP5041701B2 (ja) * 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ
TWI467759B (zh) 2007-03-29 2015-01-01 Univ California 具有低緩衝漏電及低寄生阻抗之氮面高電子遷移電晶體
JP2009054623A (ja) * 2007-08-23 2009-03-12 Toshiba Corp 半導体装置
JP5487550B2 (ja) 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7859021B2 (en) 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
US7851825B2 (en) * 2007-12-10 2010-12-14 Transphorm Inc. Insulated gate e-mode transistors
US8159004B2 (en) * 2008-08-26 2012-04-17 Sanken Electric Co., Ltd. Compound semiconductor device having dopant concentration gradient
JP5290682B2 (ja) * 2008-09-22 2013-09-18 日本電信電話株式会社 窒化物半導体装置
JP2010287594A (ja) * 2009-06-09 2010-12-24 Panasonic Corp 電界効果トランジスタ
US8802516B2 (en) * 2010-01-27 2014-08-12 National Semiconductor Corporation Normally-off gallium nitride-based semiconductor devices
JP2011171595A (ja) * 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
CN1909241A (zh) * 2005-08-04 2007-02-07 中国科学院微电子研究所 砷化镓基增强/耗尽型应变高电子迁移率晶体管材料结构
CN102017160A (zh) * 2008-04-23 2011-04-13 特兰斯夫公司 增强模式ⅲ-n的hemt
JP2010080493A (ja) * 2008-09-24 2010-04-08 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201314903A (zh) 2013-04-01
JP2013074188A (ja) 2013-04-22
US8587030B2 (en) 2013-11-19
US20130075787A1 (en) 2013-03-28
KR101302847B1 (ko) 2013-09-02
KR20130034581A (ko) 2013-04-05
JP6231730B2 (ja) 2017-11-15
TWI481034B (zh) 2015-04-11
CN103035699A (zh) 2013-04-10

Similar Documents

Publication Publication Date Title
US9054170B2 (en) Semiconductor device, method for manufacturing the same, power supply, and high-frequency amplifier
TWI472036B (zh) 化合物半導體裝置及其製造方法
JP6054620B2 (ja) 化合物半導体装置及びその製造方法
CN103367420B (zh) 化合物半导体器件及其制造方法
US8956935B2 (en) Method for manufacturing compound semiconductor device
CN103022116B (zh) 化合物半导体器件及其制造方法
CN103367419B (zh) 化合物半导体器件及其制造方法
US20130082336A1 (en) Semiconductor device and method for fabricating the same
TW201417280A (zh) 化合物半導體裝置及其製造方法
CN103367425A (zh) 化合物半导体器件及其制造方法
CN103035699B (zh) 化合物半导体装置及其制造方法
CN103367142A (zh) 化合物半导体器件及其制造方法
US20120320642A1 (en) Compound semiconductor device and method of manufacturing the same
US20140092636A1 (en) Compound semiconductor device and method of manufacturing the same
US20130075749A1 (en) Compound semiconductor device and method of manufacturing the same
US10784367B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2014027187A (ja) 化合物半導体装置及びその製造方法
JP2014090033A (ja) 化合物半導体装置及びその製造方法
US20130069129A1 (en) Compound semiconductor device and method of manufacturing the same
US10665710B2 (en) Compound semiconductor device and fabrication method
JP2014207379A (ja) 化合物半導体装置及びその製造方法
CN103000683B (zh) 化合物半导体器件及其制造方法
JP6304304B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant