CN103000683B - 化合物半导体器件及其制造方法 - Google Patents

化合物半导体器件及其制造方法 Download PDF

Info

Publication number
CN103000683B
CN103000683B CN201210262740.3A CN201210262740A CN103000683B CN 103000683 B CN103000683 B CN 103000683B CN 201210262740 A CN201210262740 A CN 201210262740A CN 103000683 B CN103000683 B CN 103000683B
Authority
CN
China
Prior art keywords
compound semiconductor
oxide skin
layer
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210262740.3A
Other languages
English (en)
Other versions
CN103000683A (zh
Inventor
山田敦史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN103000683A publication Critical patent/CN103000683A/zh
Application granted granted Critical
Publication of CN103000683B publication Critical patent/CN103000683B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及化合物半导体器件及其制造方法。一种化合物半导体器件的实施方案，包括：Si衬底；形成于Si衬底表面之上的Si氧化物层；形成于Si氧化物层之上的成核层，成核层露出Si氧化物层的一部分；以及形成于Si氧化物层和成核层之上的化合物半导体堆叠结构。

Description

化合物半导体器件及其制造方法
技术领域
本文中讨论的实施方案涉及化合物半导体器件及其制造方法。
背景技术
近几年，利用氮化物基化合物半导体的包括高饱和电子迁移率和宽带隙的优点，高击穿电压、高输出的化合物半导体器件获得强劲发展。该发展涉及例如场效应晶体管，如高电子迁移率晶体管(HEMT)。其中，具有AlGaN层作为电子供给层的GaN基HEMT吸引了许多关注。在GaN基HEMT中，由于AlGaN与GaN之间的晶格常数的差异，在AlGaN层中发生晶格畸变，该畸变导致沿着AlGaN层的压电极化，从而在置于AlGaN层下的GaN层的上部中生成高密度二维电子气。该构造确保了高输出。
但是，制造具有良好结晶度的GaN衬底是非常困难的。主要的传统方案为例如通过异质外延生长在Si衬底、蓝宝石衬底、SiC衬底等之上形成GaN层、AlGaN层等。特别是对于Si衬底，能够以低成本容易地得到具有大直径和高品质的Si衬底。因此，盛行对具有形成于Si衬底之上的GaN层和AlGaN层的结构进行研究。
但是，在Si衬底上直接生长GaN层会使得Ga和Si在生长过程中彼此反应。因此，针对于在生长GaN层之前形成AlN层作为缓冲层的技术进行了研究。
但是，在Si衬底上直接形成AlN层时，由于两者之间的界面附近可能生成载流子，从而会使击穿电压降低。此外，AlN层的形成还不足以充分地抑制Ga与Si之间的反应。
[专利文献1]日本公开特许公报11-274082
[专利文献2]日本公开特许公报2002-110569
[非专利文献1]H.Umeda等，IEDM技术文摘2010，482页
发明内容
本发明的一个目的在于提供一种能够抑制Ga与Si之间的反应的化合物半导体器件及其制造方法。
根据实施方案的一方面，一种化合物半导体器件包括：Si衬底；形成于Si衬底表面之上的Si氧化物层；形成于Si氧化物层之上的成核层，成核层露出Si氧化物层的一部分；以及形成于Si氧化物层和成核层之上的化合物半导体堆叠结构。
根据实施方案的另一方面，一种制造化合物半导体器件的方法包括：在Si衬底之上形成成核层；在成核层中形成开口，Si衬底的一部分从开口处露出；通过该开口氧化Si衬底的表面，使得形成Si氧化物层；以及在Si氧化物层和成核层之上形成化合物半导体堆叠结构。
附图说明
图1是示出根据第一实施方案的化合物半导体器件的结构的横截面图；
图2A至图2J是依次示出制造根据第一实施方案的化合物半导体器件的方法的横截面图；
图3是示出形成开口2a之后的状态的俯视图；
图4是示出根据第二实施方案的化合物半导体器件的结构的横截面图；
图5是示出根据第三实施方案的化合物半导体器件的结构的横截面图；
图6是示出根据第四实施方案的分立封装件的图；
图7是示出根据第五实施方案的功率因子校正(PFC)电路的布线图；
图8是示出根据第六实施方案的电源装置的布线图；以及
图9是示出根据第七实施方案的高频放大器的布线图。
具体实施方式
本发明者深入地研究现有技术中即使在Ga与Si之间形成有AlN层也不能充分抑制Ga与Si之间的反应的原因。之后，发现在Si衬底之上致密地形成AlN层是非常困难的，并且不可避免地形成延伸穿过AlN层以到达Si衬底的空隙。在AlN层之上形成包含Ga的层的过程中，Ga和Si之间的反应通过空隙发生。
下面将参考附图详述实施方案。
(第一实施方案)
将描述第一实施方案。图1是示出根据第一实施方案的GaN基HEMT(化合物半导体器件)的结构的横截面图。
在第一实施方案中，如图1所示，在Si衬底1之上形成Si氧化物层3。Si氧化物层3为例如约500nm厚。在Si氧化物层3之上形成AlN层2。AlN层2是成核层的实例。AlN层2为例如约100nm。在AlN层中形成多个开口2a。开口2a可以形成为例如条纹图案。换言之，例如，AlN层2的平面几何形状可以是线与间隔的图案。开口2a的宽度以及相邻开口2a之间的距离两者例如均为约800nm。
在AlN层2和Si氧化物层3之上形成化合物半导体堆叠结构9。化合物半导体堆叠结构9包括缓冲层4、电子沟道层5、间隔层6、电子供给层7和盖层8。缓冲层4可以为例如约300nm厚的AlGaN层。电子沟道层5可以为例如非故意掺杂有杂质的约3μm厚的i-GaN层。间隔层6可以为例如非故意掺杂有杂质的约5nm厚的i-AlGaN层。电子供给层7可以为例如约30nm厚的n型AlGaN(n-AlGaN)层。盖层8可以为例如约10nm厚的n型GaN(n-GaN)层。电子供给层7和盖层8可以例如掺杂有约5×1018/cm3的作为n型杂质的Si。
在化合物半导体堆叠结构9中形成限定元件区域的元件隔离区域20。在该元件区域中，在盖层8中形成开口10s和10d。在开口10s中形成源电极11s，并且在开口10d中形成漏电极11d。在盖层8之上形成绝缘膜12，使得覆盖源电极11s和漏电极11d。在绝缘膜12中的在俯视图中位于源电极11s与漏电极11d之间的位置处形成开口13g，并且在开口13g中形成栅电极11g。在绝缘膜12之上形成绝缘膜14，以覆盖栅电极11g。虽然用于绝缘膜12和14的材料并无特定限制，但是可以使用例如Si氮化物膜。
在这样造的GaN基HEMT中，在AlN层2与Si衬底1之间设置有Si氧化物层3。由于AlN层2与Si衬底1之间没有界面，因此可以抑制不期望的载流子的生成，并且从而可以抑制击穿电压的降低。
此外，由于Si氧化物层3的存在，Ga不再可能到达Si衬底1，即使AlN层2中具有空隙也是如此。因此，可以充分地抑制Ga与Si之间的反应。
接下来，将说明制造根据第一实施方案的GaN基HEMT(化合物半导体器件)的方法。图2A至图2J是依次示出制造根据第一实施方案的GaN基HEMT(化合物半导体器件)的方法的横截面图。
首先，如图2A所示，在Si衬底1之上形成AlN层2。AlN层2可以通过例如金属有机气相外延(MOVPE)形成。接下来，如图2A和图3所示，在AlN层2中形成多个开口2a，使得Si衬底1表面的一部分能够通过开口2a露出。在形成开口2a的过程中，例如可以在AlN层2之上形成光刻胶图案以露出待形成开口2a的区域，并且可以通过用作蚀刻掩模的光刻胶图案，经由使用含氯气体的干法蚀刻对AlN层2进行蚀刻。图3是示出开口2a形成之后的状态的俯视图，其中，沿图3中的线I-I截取的横截面对应于图2B。
之后，在氧化气氛中实施退火。结果，Si衬底1的表面从通过开口2a露出的部分逐渐地被热氧化。在此过程中，进入Si衬底1中的氧不仅沿Si衬底1的厚度方向扩散，而且还沿与厚度方向正交的方向(横向)扩散。因此，在AlN层2下方也继续进行热氧化。从AlN层2的两侧生长的热氧化区域大致在沿宽度方向的中心处相遇。通过这样的方式使热氧化能够继续进行，在Si衬底1的表面之上形成了Si氧化物层3，如图2C所示。Si氧化物层3的厚度可以调整为例如AlN层2的线与间隔图案的宽度的一半或更大。更具体地，如果AlN层2的线与间隔图案为800nm宽，则Si氧化物层3可以调整为例如500nm厚或约500nm厚。随着Si氧化物层3生长，AlN层2与Si衬底1之间的界面消失。
接下来，如图2D所示，在AlN层2和Si氧化物层3之上形成化合物半导体堆叠结构9。在形成化合物半导体堆叠结构9的过程中，可以通过例如MOVPE来形成缓冲层4、电子沟道层5、间隔层6、电子供给层7和盖层8。在形成化合物半导体层的过程中，可以使用作为Al源的三甲基铝(TMA)气体、作为Ga源的三甲基镓(TMG)气体以及作为N源的氨(NH3)气体的混合气体。在此过程中，取决于待生长的化合物半导体层的组成，适当地设置三甲基铝气体和三甲基镓气体的供给的开/闭和流量。所有化合物半导体层共用的氨气的流量可以设定成约100ccm到10LM。生长压力可以调整为例如约50托至300托，生长温度可以调整为例如约1000℃至1200℃。在生长n型化合物半导体层的过程中，通过例如以预定的流量将包含Si的SiH4气体添加至混合气体，可以将Si掺杂到化合物半导体层中。Si的剂量调整为约1×1018/cm3至1×1020/cm3，例如调整为5×1018/cm3或约5×1018/cm3。
接下来，如图2E所示，在化合物半导体堆叠结构9中形成限定元件区域的元件隔离区域20。在形成元件隔离区域20的过程中，例如在化合物半导体堆叠结构9之上形成光刻胶图案以选择性地露出待形成元件隔离区域20的区域，并且通过用作掩模的光刻胶图案注入离子如Ar离子。或者，化合物半导体堆叠结构9可以通过用作蚀刻掩模的光刻胶图案，经由使用含氯气体的干法蚀刻进行蚀刻。
其后，如图2F所示，在元件区域中的盖层8中形成开口10s和10d。在形成开口10s和10d的过程中，例如在化合物半导体堆叠结构9之上形成光刻胶图案以露出待形成开口10s和10d的区域，并且通过用作蚀刻掩模的光刻胶图案，经由使用含氯气体的干法蚀刻对盖层8进行蚀刻。
接下来，如图2G所示，在开口10s中形成源电极11s，并且在开口10d中形成漏电极11d。源电极11s和漏电极11d可以通过例如剥离工艺形成。更具体地，形成例如光刻胶图案以露出待形成源电极11s和漏电极11d的区域，在使用光刻胶图案作为生长掩模的同时通过蒸镀工艺，以在整个表面之上形成金属膜，并且之后去除光刻胶图案以及沉积在其上的金属膜部分。在形成金属膜的过程中，例如可以形成约20nm厚的Ta膜，并且之后可以形成约200nm厚的Al膜。之后对金属膜进行退火，例如在400℃至1000℃(例如，在550℃)的氮气氛中退火，从而确保欧姆特性。
之后，如图2H所示，在整个表面之上形成绝缘膜12。优选地，通过原子层沉积(ALD)、等离子体辅助化学气相沉积(CVD)或溅射形成绝缘膜12。
接下来，如图2I所示，在绝缘膜12中的在俯视图中位于源电极11s与漏电极11d之间的位置处形成开口13g。
接下来，如图2J所示，在开口13g中形成栅电极11g。栅电极11g可以通过例如剥离工艺形成。更具体地，例如形成光刻胶图案以露出待形成栅电极11g的区域，使用光刻胶图案作为生长掩模的同时通过蒸镀工艺，在整个表面之上形成金属膜，并且之后去除光刻胶图案以及沉积在其上的金属膜部分。在形成金属膜的过程中，例如可以形成约30nm厚的Ni膜，并且之后可以形成约400nm厚的Au膜。其后，在绝缘膜12之上形成绝缘膜14以覆盖栅电极11g。
因此，可以制造根据第一实施方案的GaN基HEMT。
虽然AlN层2的图案并无特定限制，但是由于AlN层2本身图案化的容易性以及Si氧化物层3形成的容易性，所以如上所述的线与间隔图案是优选的。Si氧化物层3的厚度并无特定限制，只要Si氧化物层3厚至足以遮蔽AlN层2与Si衬底1之间的界面即可。Si氧化物层的最薄部分的厚度优选地为10nm或更大，更优选为20nm或更大，并且再优选为30nm或更大。这是由于过小的Si氧化物层3的厚度可能在Si衬底1表面附近诱发载流子，尽管载流子的量可能非常小。由于热氧化从在AlN层2的开口2a中露出的部分进行，所以Si氧化物层3的最薄部分位于AlN层2的剩余部分下方。换言之，Si氧化物层3的位于AlN层2的剩余部分下方的部分可以比位于开口2a下方的部分更薄。
(第二实施方案)
接下来，将说明第二实施方案。图4是示出根据第二实施方案的GaN基HEMT(化合物半导体器件)的结构的横截面图。
与使栅电极11g与化合物半导体堆叠结构9形成肖特基接触的第一实施方案不同，第二实施方案采用位于栅电极11g与化合物半导体堆叠结构9之间的绝缘膜12，以使绝缘膜12能够用作栅极绝缘膜。简言之，在绝缘膜12中不形成开口13g，并且采用MIS型结构。
与第一实施方案类似，由于存在Si氧化物层3，所以如此构造的第二实施方案也成功地实现了提高击穿电压并且抑制Ga与Si之间反应的效果。
用于绝缘膜12的材料并无特定限制，其中，优选的实例包括Si、Al、Hf、Zr、Ti、Ta和W的氧化物、氮化物或氧氮化物。氧化铝是特别优选的。绝缘膜12的厚度可以为2nm到200nm，例如为10nm或约10nm。
(第三实施方案)
接下来，将说明第三实施方案。图5是示出根据第三实施方案的GaN基HEMT(化合物半导体器件)的结构的横截面图。
与在开口10s和10d中分别形成源电极11s和漏电极11d的第一实施方案不同，在第三实施方案中不形成开口10s和10d。源电极11s和漏电极11d形成于盖层8上。
与第一实施方案类似，由于存在Si氧化物层3，所以如此构造的第三实施方案也成功地实现了提高击穿电压并且抑制Ga与Si之间反应的效果。
(第四实施方案)
第四实施方案涉及包括GaN基HEMT的化合物半导体器件的分立封装件。图6是示出根据第四实施方案的分立封装件的图。
在第四实施方案中，如图6所示，使用管芯粘合剂(dieattachingagent)234如钎料，将根据第一实施方案至第三实施方案中任一实施方案的化合物半导体器件的HEMT芯片210的背面固定在焊盘(1and)(管芯焊垫，diepad)233上。导线235d如Al导线的一端接合到与漏电极11d连接的漏极焊垫226d，导线235d的另一端接合到与焊盘233为一体的漏极引线232d。导线235s如Al导线的一端接合到与源电极11s连接的源极焊垫226s，导线235s的另一端接合到与焊盘233分离的源极引线232s。导线235g如Al导线的一端接合到与栅电极11g连接的栅极焊垫226g，导线235g的另一端接合到与焊盘233分离的栅极引线232g。使用模制树脂231来封装焊盘233、HEMT芯片210等，以使得栅极引线232g的一部分、漏极引线232d的一部分和源极引线232s的一部分向外突出。
可以通过例如下面的步骤来制造分立封装件。首先，使用管芯粘合剂234如钎料，将HEMT芯片210接合到引线框的焊盘233。接下来，使用导线235g、235d和235s，通过引线接合，分别使栅极焊垫226g连接到引线框的栅极引线232g、使漏极焊垫226d连接到引线框的漏极引线232d、使源极焊垫226s连接到引线框的源极引线232s。之后，使用模制树脂231通过传递模制工艺实施模制。之后，切除引线框。
(第五实施方案)
接下来，将说明第五实施方案。第五实施方案涉及配有包括GaN基HEMT的化合物半导体器件的PFC(功率因子校正)电路。图7是示出根据第五实施方案的PFC电路的布线图。
PFC电路250包括开关元件(晶体管)251、二极管252、扼流线圈253、电容器254和255、二极管电桥256以及AC电源(AC)257。开关元件251的漏电极、二极管252的阳极端子以及扼流线圈253的一个端子彼此连接。开关元件251的源电极、电容器254的一个端子以及电容器255的一个端子彼此连接。电容器254的另一端子和扼流线圈253的另一端子彼此连接。电容器255的另一端子和二极管252的阴极端子彼此连接。栅驱动器连接到开关元件251的栅电极。AC257经由二极管电桥256连接在电容器254的两个端子之间。DC电源(DC)连接在电容器255的两个端子之间。在实施方案中，使用根据第一实施方案至第三实施方案中的任一实施方案的化合物半导体器件作为开关元件251。
在制造PFC电路250的过程中，例如，开关元件251通过使用例如钎料而连接到二极管252、扼流线圈253等。
(第六实施方案)
接下来，将说明第六实施方案。第六实施方案涉及配有包括GaN基HEMT的化合物半导体器件的电源装置。图8是示出根据第六实施方案的电源装置的布线图。
电源装置包括高压一次侧电路261、低压二次侧电路262以及布置在一次侧电路261与二次侧电路262之间的变压器263。
一次侧电路261包括根据第五实施方案的PFC电路250以及连接在PFC电路250中的电容器255的两个端子之间的逆变电路，该逆变电路可以为例如全桥逆变电路260。全桥逆变电路260包括多个(在实施方案中为四个)开关元件264a、264b、264c和264d。
二次侧电路262包括多个(在实施方案中为三个)开关元件265a、265b和265c。
在实施方案中，使用根据第一实施方案至第三实施方案中任一实施方案的化合物半导体器件作为PFC电路250的开关元件251，以及用作全桥逆变电路260的开关元件264a、264b、264c和264d。PFC电路250和全桥逆变电路260是一次侧电路261的部件。另一方面，硅基普通MIS-FET(场效应晶体管)用作二次侧电路262的开关元件265a、265b和265c。
(第七实施方案)
接下来，将说明第七实施方案。第七实施方案涉及配有包括GaN基HEMT的化合物半导体器件的高频放大器。图9是示出根据第七实施方案的高频放大器的布线图。
高频放大器包括数字预失真电路271、混频器272a和272b以及功率放大器273。
数字预失真电路271补偿输入信号中的非线性失真。混频器272a将已经对其非线性失真进行补偿的输入信号与AC信号混合。功率放大器273包括根据第一实施方案至第三实施方案中任一实施方案的化合物半导体器件，并且将与AC信号混合的输入信号放大。在实施方案示出的实例中，输出侧上的信号可以在切换时通过混频器272b与AC信号混合，并被发送回数字预失真电路271。
用于化合物半导体堆叠结构的化合物半导体层的组成并非特定受限，可以使用GaN、AlN、InN等。此外，可以使用GaN、AlN、InN等的混合晶体。
在实施方案中，衬底可以是碳化硅(SiC)衬底、蓝宝石衬底、硅衬底、GaN衬底、GaAs衬底等。衬底可以是导电衬底、半绝缘衬底和绝缘衬底中的任何一种。
栅电极、源电极和漏电极的构造不限于上述实施方案中的那些。它们可以通过例如单层来构造。形成这些电极的方法不限于剥离工艺。在源电极和漏电极形成之后的退火可以省略，只要能够获得欧姆特性即可。可以对栅电极进行退火。
用于组成各个层的厚度和材料不限于实施方案中描述的这些。
根据上述的化合物半导体器件等，由于存在Si氧化物层，可以抑制Si和Ga之间的反应，即使化合物半导体堆叠结构包含Ga也是如此。

Claims (15)

1.一种化合物半导体器件，包括：
Si衬底；
形成于所述Si衬底的表面之上的Si氧化物层；
形成于所述Si氧化物层之上的成核层，所述成核层露出所述Si氧化物层的一部分；以及
形成于所述Si氧化物层和所述成核层之上的化合物半导体堆叠结构，
其中所述Si氧化物层通过在形成所述成核层之后氧化所述Si衬底的表面形成。
2.根据权利要求1所述的化合物半导体器件，其中所述成核层是AlN层。
3.根据权利要求1或2所述的化合物半导体器件，其中所述化合物半导体堆叠结构包括：
电子沟道层；以及
形成于所述电子沟道层之上的电子供给层。
4.根据权利要求3所述的化合物半导体器件，还包括：形成于所述电子供给层上或上方的栅电极、源电极和漏电极。
5.根据权利要求1或2所述的化合物半导体器件，其中所述Si氧化物层在最薄部分处的厚度为10nm或更大。
6.根据权利要求1或2所述的化合物半导体器件，其中所述成核层在俯视图中在所述Si氧化物层上的多个位置处线性地延伸。
7.一种电源装置，包括
化合物半导体器件，所述化合物半导体器件包括：
Si衬底；
形成于所述Si衬底的表面之上的Si氧化物层；
形成于所述Si氧化物层之上的成核层，所述成核层露出所述Si氧化物层的一部分；以及
形成于所述Si氧化物层和所述成核层之上的化合物半导体堆叠结构，
其中所述Si氧化物层通过在形成所述成核层之后氧化所述Si衬底的表面形成。
8.一种放大器，包括
化合物半导体器件，所述化合物半导体器件包括：
Si衬底；
形成于所述Si衬底的表面之上的Si氧化物层；
形成于所述Si氧化物层之上的成核层，所述成核层露出所述Si氧化物层的一部分；以及
形成于所述Si氧化物层和所述成核层之上的化合物半导体堆叠结构，
其中所述Si氧化物层通过在形成所述成核层之后氧化所述Si衬底的表面形成。
9.一种制造化合物半导体器件的方法，包括：
在Si衬底之上形成成核层；
在所述成核层中形成开口，所述Si衬底的一部分从所述开口露出；
通过所述开口氧化所述Si衬底的表面，以形成Si氧化物层；以及
在所述Si氧化物层和所述成核层之上形成化合物半导体堆叠结构。
10.根据权利要求9所述的制造化合物半导体器件的方法，其中通过热氧化对所述Si衬底进行氧化。
11.根据权利要求9或10所述的制造化合物半导体器件的方法，其中所述成核层是AlN层。
12.根据权利要求9或10所述的制造化合物半导体器件的方法，其中形成所述化合物半导体堆叠结构包括：
形成电子沟道层；以及
在所述电子沟道层之上形成电子供给层。
13.根据权利要求12所述的制造化合物半导体器件的方法，还包括：在所述电子供给层上或上方形成栅电极、源电极和漏电极。
14.根据权利要求9或10所述的制造化合物半导体器件的方法，其中所述Si氧化物层在最薄部分处的厚度为10nm或更大。
15.根据权利要求9或10所述的制造化合物半导体器件的方法，其中所述开口形成为在俯视图中在所述Si衬底上的多个位置处线性地延伸。
CN201210262740.3A 2011-09-16 2012-07-26 化合物半导体器件及其制造方法 Active CN103000683B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011203582A JP5857573B2 (ja) 2011-09-16 2011-09-16 化合物半導体装置の製造方法
JP2011-203582 2011-09-16

Publications (2)

Publication Number Publication Date
CN103000683A CN103000683A (zh) 2013-03-27
CN103000683B true CN103000683B (zh) 2016-06-15

Family

ID=47879826

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210262740.3A Active CN103000683B (zh) 2011-09-16 2012-07-26 化合物半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US8933485B2 (zh)
JP (1) JP5857573B2 (zh)
KR (1) KR101272399B1 (zh)
CN (1) CN103000683B (zh)
TW (1) TWI488301B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9642289B2 (en) 2013-09-19 2017-05-02 Infineon Technologies Austria Ag Power supply and method
CN105655251A (zh) * 2016-03-11 2016-06-08 成都海威华芯科技有限公司 一种GaN HEMT器件制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315890A (zh) * 2007-05-31 2008-12-03 富士通株式会社 制造半导体器件的方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01149488A (ja) * 1987-12-06 1989-06-12 Canon Inc フォトセンサ及びその製造方法
JPH03132017A (ja) * 1989-10-18 1991-06-05 Canon Inc 結晶の形成方法
JPH0513447A (ja) * 1991-07-03 1993-01-22 Canon Inc 電界効果トランジスター及びその製造方法
JP3114827B2 (ja) * 1992-08-07 2000-12-04 キヤノン株式会社 電界効果トランジスターおよびその製造方法
JPH07183493A (ja) 1993-12-24 1995-07-21 Mitsubishi Electric Corp 半導体装置
JPH11274082A (ja) 1998-03-24 1999-10-08 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体およびその製造方法、およびｉｉｉ 族窒化物半導体装置
JP3760663B2 (ja) * 1999-03-31 2006-03-29 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4406999B2 (ja) * 2000-03-31 2010-02-03 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP4206629B2 (ja) 2000-10-04 2009-01-14 パナソニック株式会社 半導体装置の製造方法および半導体装置ならびに半導体基板の製造方法
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
KR100646696B1 (ko) * 2004-03-10 2006-11-23 주식회사 실트론 질화물 반도체 소자 및 그 제조방법
CN1725445A (zh) * 2004-07-23 2006-01-25 深圳大学 硅衬底上ⅲ族氮化物半导体外延生长技术
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
JP2007180330A (ja) 2005-12-28 2007-07-12 Sanken Electric Co Ltd 半導体装置及びその製造方法
TW200802606A (en) * 2006-06-22 2008-01-01 Univ Nat Central Monolithic GaN material and method for producing substrate therefrom
JP5277366B2 (ja) * 2007-03-15 2013-08-28 国立大学法人豊橋技術科学大学 多層構造ウエハーおよびその製造方法
KR20090029905A (ko) * 2007-09-19 2009-03-24 전자부품연구원 반도체 소자 및 그 제조방법
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP5577681B2 (ja) 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
JP2011166067A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置
JP5455875B2 (ja) * 2010-11-25 2014-03-26 日本碍子株式会社 エピタキシャル基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315890A (zh) * 2007-05-31 2008-12-03 富士通株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
TW201314890A (zh) 2013-04-01
JP5857573B2 (ja) 2016-02-10
KR101272399B1 (ko) 2013-06-07
US20130069113A1 (en) 2013-03-21
US8933485B2 (en) 2015-01-13
KR20130030193A (ko) 2013-03-26
TWI488301B (zh) 2015-06-11
CN103000683A (zh) 2013-03-27
JP2013065703A (ja) 2013-04-11

Similar Documents

Publication Publication Date Title
JP5874173B2 (ja) 化合物半導体装置及びその製造方法
CN103367420B (zh) 化合物半导体器件及其制造方法
CN103022116B (zh) 化合物半导体器件及其制造方法
TWI472036B (zh) 化合物半導體裝置及其製造方法
CN103325822B (zh) 化合物半导体器件及其制造方法
CN103367419B (zh) 化合物半导体器件及其制造方法
JP6136571B2 (ja) 半導体装置及び半導体装置の製造方法
US9269782B2 (en) Semiconductor device
CN103035670B (zh) 化合物半导体器件及其制造方法
TW201417280A (zh) 化合物半導體裝置及其製造方法
JP2012178416A (ja) 化合物半導体装置及びその製造方法
CN103367425A (zh) 化合物半导体器件及其制造方法
CN103367142A (zh) 化合物半导体器件及其制造方法
CN103367424A (zh) 化合物半导体器件及其制造方法
US20180145148A1 (en) Compound semiconductor device
JP7009952B2 (ja) 半導体装置及び半導体装置の製造方法
CN103035699B (zh) 化合物半导体装置及其制造方法
CN103000683B (zh) 化合物半导体器件及其制造方法
CN103022117B (zh) 化合物半导体器件及其制造方法
JP2019050233A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant