KR101272399B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, Ga와 Si와의 반응을 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다.
화합물 반도체 장치의 한 형태에는, Si 기판(1)과, Si 기판(1)의 표면에 형성된 Si 산화층(3)과, Si 산화층(3) 위에 형성되어, Si 산화층(3)의 일부를 노출시키는 핵 형성층(2)과, Si 산화층(3) 및 핵 형성층(2) 위에 형성된 화합물 반도체 적층 구조(9)가 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVIDE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 질화물계 화합물 반도체의 높은 포화 전자 속도 및 넓은 밴드 갭 등의 특징을 이용한, 고내압ㆍ고출력의 화합물 반도체 장치의 개발이 활발하게 행해지고 있다. 예를 들어, 고전자 이동도 트랜지스터(HEMT: high electron mobility transistor) 등의 전계 효과 트랜지스터의 개발이 행해지고 있다. 그 중에서도, 특히 AlGaN층을 전자 공급층으로서 포함하는 GaN계 HEMT가 주목받고 있다. 이러한 GaN계 HEMT에서는, AlGaN과 GaN과의 격자 상수의 차에 기인하는 왜곡이 AlGaN층에 발생하고, 이 왜곡에 따라 피에조 분극이 발생하여, 고농도의 이차원 전자 가스가 AlGaN층 아래의 GaN층의 상면 근방에 발생한다. 이로 인해, 높은 출력이 얻어지는 것이다.
단, 결정성이 양호한 GaN 기판을 제조하는 것은 매우 곤란하다. 이로 인해, 종래, 주로 Si 기판, 사파이어 기판 및 SiC 기판 상방에 GaN층 및 AlGaN층 등을 헤테로 에피택셜 성장에 의해 형성하였다. 특히 Si 기판은, 대구경이며 고품질인 것을 저비용으로 입수하기 쉽다. 이로 인해, Si 기판 상방에 GaN층 및 AlGaN층을 성장시킨 구조에 관한 연구가 활발히 행해지고 있다.
그러나, Si 기판 위에 GaN층을 성장시키면, 성장 과정에 있어서 Ga와 Si가 반응하여 버린다. 따라서, GaN층의 성장 전에 AlN층을 버퍼층으로서 형성해두는 기술 등에 관한 연구가 행해지고 있다.
그러나, AlN층을 Si 기판 위에 형성하면, 이들의 계면 근방에 캐리어가 발생하여 내압이 저하되어 버린다. 또한, AlN층을 형성하여도 Ga와 Si와의 반응을 충분히 억제할 수 없다.
일본 특허 공개 평11-274082호 공보 일본 특허 공개 제2002-110569호 공보
H. Umeda, et al., IEDM Technical digest 2010, pp.482
본 발명의 목적은, Ga와 Si와의 반응을 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 한 형태에는, Si 기판과, 상기 Si 기판의 표면에 형성된 Si 산화층과, 상기 Si 산화층 위에 형성되어, 상기 Si 산화층의 일부를 노출시키는 핵 형성층과, 상기 Si 산화층 및 상기 핵 형성층 위에 형성된 화합물 반도체 적층 구조가 형성되어 있다.
화합물 반도체 장치의 제조 방법에서는, Si 기판 위에 핵 형성층을 형성한다. 상기 핵 형성층에 상기 Si 기판의 일부를 노출시키는 개구부를 형성한다. 상기 개구부를 통해 상기 Si 기판의 표면을 산화하여 Si 산화층을 형성한다. 상기 Si 산화층 및 상기 핵 형성층 위에 화합물 반도체 적층 구조를 형성한다.
상기한 화합물 반도체 장치 등에 의하면, 화합물 반도체 적층 구조에 Ga가 함유되어 있어도 Si 산화층의 존재에 의해 Si와 Ga와의 반응을 억제할 수 있다.
도 1은 제1 실시 형태에 관한 GaN계 HEMT의 구조를 도시하는 단면도이다.
도 2a는 제1 실시 형태에 관한 GaN계 HEMT의 제조 방법을 공정 순으로 도시하는 단면도이다.
도 2b는 도 2a에 이어서 GaN계 HEMT의 제조 방법을 공정 순으로 도시하는 단면도이다.
도 2c는 도 2b에 이어서 GaN계 HEMT의 제조 방법을 공정 순으로 도시하는 단면도이다.
도 3은 개구부(2a)의 형성 후의 상태를 도시하는 평면도이다.
도 4는 제2 실시 형태에 관한 GaN계 HEMT의 구조를 도시하는 단면도이다.
도 5는 제3 실시 형태에 관한 GaN계 HEMT의 구조를 도시하는 단면도이다.
도 6은 제4 실시 형태에 관한 디스크리트 패키지를 도시하는 도면이다.
도 7은 제5 실시 형태에 관한 PFC 회로를 도시하는 결선도이다.
도 8은 제6 실시 형태에 관한 전원 장치를 도시하는 결선도이다.
도 9는 제7 실시 형태에 관한 고주파 증폭기를 도시하는 결선도이다.
본원 발명자는, 종래의 기술에 있어서 AlN층을 형성하여도 Ga와 Si와의 반응을 충분히 억제할 수 없는 원인을 구명하기 위해 예의 검토를 행하였다. 그 결과, AlN층을 Si 기판 위에 치밀하게 형성하는 것이 매우 곤란하고, AlN층에 Si 기판까지 관통하는 간극이 불가피하게 형성되어 버린다는 것을 발견하였다. 즉, 이러한 간극이 존재하기 때문에, Ga를 포함하는 층을 AlN층 위에 형성할 때에 Ga와 Si와의 반응이 발생하여 버리는 것이다.
이하, 실시 형태에 대하여 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대하여 설명한다. 도 1은, 제1 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 도 1에 도시한 바와 같이 Si 기판(1)의 표면에 Si 산화층(3)이 형성되어 있다. Si 산화층(3)의 두께는, 예를 들어 500nm 정도이다. Si 산화층(3) 위에 AlN층(2)이 형성되어 있다. AlN층(2)은 핵 형성층의 일례이다. AlN층(2)의 두께는, 예를 들어 100nm 정도이다. AlN층(2)에는 복수의 개구부(2a)가 형성되어 있다. 개구부(2a)는, 예를 들어 선 형상으로 형성되어 있다. 즉, AlN층(2)의 평면 형상은, 예를 들어 라인 앤 스페이스의 패턴 형상으로 되어 있다. 개구부(2a)의 폭, 및 인접하는 개구부(2a)끼리의 간격은, 예를 들어 800nm 정도이다.
AlN층(2) 및 Si 산화층(3) 위에 화합물 반도체 적층 구조(9)가 형성되어 있다. 화합물 반도체 적층 구조(9)에는, 버퍼층(4), 전자 주행층(5), 스페이서층(6), 전자 공급층(7) 및 캡층(8)이 포함되어 있다. 버퍼층(4)으로서는, 예를 들어 두께가 300nm 정도인 AlGaN층이 사용된다. 전자 주행층(5)으로서는, 예를 들어 두께가 3㎛ 정도인 불순물의 의도적인 도핑이 행해지지 않은 i-GaN층이 사용된다. 스페이서층(6)으로서는, 예를 들어 두께가 5nm 정도인 불순물의 의도적인 도핑이 행해지지 않은 i-AlGaN층이 사용된다. 전자 공급층(7)으로서는, 예를 들어 두께가 30nm 정도인 n형의 n-AlGaN층이 사용된다. 캡층(8)으로서는, 예를 들어 두께가 10nm 정도인 n형의 n-GaN층이 사용된다. 전자 공급층(7) 및 캡층(8)에는, n형의 불순물로서 예를 들어 Si가 5×1018cm-3 정도의 농도로 도핑되어 있다.
화합물 반도체 적층 구조(9)에 소자 영역을 획정하는 소자 분리 영역(20)이 형성되어 있으며, 소자 영역 내에서 캡층(8)에 개구부(10s 및 10d)가 형성되어 있다. 그리고, 개구부(10s) 내에 소스 전극(11s)이 형성되고, 개구부(10d) 내에 드레인 전극(11d)이 형성되어 있다. 캡층(8) 위에 소스 전극(11s) 및 드레인 전극(11d)을 덮는 절연막(12)이 형성되어 있다. 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에 개구부(13g)가 형성되어 있으며, 개구부(13g) 내에 게이트 전극(11g)이 형성되어 있다. 그리고, 절연막(12) 위에 게이트 전극(11g)을 덮는 절연막(14)이 형성되어 있다. 절연막(12 및 14)의 재료는 특별히 한정되지 않지만, 예를 들어 Si 질화막이 사용된다.
이와 같이 구성된 GaN계 HEMT에서는, AlN층(2)과 Si 기판(1)과의 사이에 Si 산화층(3)이 개재되어 있다. 따라서, AlN층(2)과 Si 기판(1)과의 계면이 존재하지 않아, 의도하지 않는 캐리어의 발생을 억제하여 내압의 저하를 억제할 수 있다.
또한, Si 산화층(3)이 개재되어 있기 때문에, AlN층(2)에 간극이 존재하고 있다고 해도 Ga는 Si 기판(1)까지 도달할 수 없다. 따라서, Ga와 Si와의 반응을 충분히 억제할 수 있다.
이어서, 제1 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 2a 내지 도 2c는, 제1 실시 형태에 관한 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정 순으로 도시하는 단면도이다.
우선, 도 2a의 (a)에 도시한 바와 같이, Si 기판(1) 위에 AlN층(2)을 형성한다. AlN층(2)은, 예를 들어 유기 금속 기상 성장(MOVPE: metal organic vapor phase epitaxy)법에 의해 형성할 수 있다. 이어서, 도 2a의 (a) 및 도 3에 도시한 바와 같이 AlN층(2)에 복수의 개구부(2a)를 형성하여, Si 기판(1)의 표면의 일부를 노출시킨다. 개구부(2a)의 형성에서는, 예를 들어 개구부(2a)를 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 AlN층(2) 위에 형성하고, 이 패턴을 에칭 마스크로서 염소계 가스를 사용한 건식 에칭을 행한다. 도 3은, 개구부(2a)의 형성 후의 상태를 도시하는 평면도이며, 도 3 중의 II선을 따른 단면이 도 2a의 (b)에 대응한다.
그 후, 산화 분위기 중에서 어닐을 행한다. 그 결과, 개구부(2a)로부터 노출되어 있는 부분으로부터 Si 기판(1)의 표면이 서서히 열 산화된다. 이때, Si 기판(1)에 침입한 산소는, Si 기판(1)의 두께 방향 뿐만 아니라 이에 직교하는 방향(가로 방향)으로도 확산된다. 따라서, AlN층(2)의 하방에서도 Si 기판(1)의 열 산화가 발생한다. 그리고, AlN층(2)의 폭 방향의 양측으로부터 진행해 온 열 산화가 폭 방향의 중심 부근에서 충돌한다. 이러한 열 산화를 계속함으로써, 도 2a의 (c)에 도시한 바와 같이 Si 기판(1)의 표면에 Si 산화층(3)이 형성된다. 예를 들어, Si 산화층(3)의 두께는 AlN층(2)의 폭의 1/2 이상으로 한다. 구체적으로는, AlN층(2)의 폭이 800nm인 경우, 예를 들어 Si 산화층(3)의 두께는 500nm 정도로 한다. Si 산화층(3)의 형성에 수반하여, AlN층(2)과 Si 기판(1)과의 계면이 소실된다.
이어서, 도 2a의 (d)에 도시한 바와 같이 AlN층(2) 및 Si 산화층(3) 위에 화합물 반도체 적층 구조(9)를 형성한다. 화합물 반도체 적층 구조(9)의 형성에서는, 버퍼층(4), 전자 주행층(5), 스페이서층(6), 전자 공급층(7) 및 캡층(8)을 예를 들어 MOVPE법에 의해 형성한다. 이들 화합물 반도체층의 형성시에, 예를 들어Al원인 트리메틸알루미늄(TMA) 가스, Ga원인 트리메틸갈륨(TMG) 가스 및 N원인 암모니아(NH3) 가스의 혼합 가스를 사용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100ccm 내지 10LM 정도로 한다. 또한, 예를 들어 성장 압력은 50Torr 내지 300Torr 정도, 성장 온도는 1000℃ 내지 1200℃ 정도로 한다. 또한, n형의 화합물 반도체층을 성장시킬 때에는, 예를 들어 Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하여, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/cm3 정도 내지 1×1020/cm3 정도, 예를 들어 5×1018/cm3 정도로 한다.
이어서, 도 2b의 (e)에 도시한 바와 같이, 화합물 반도체 적층 구조(9)에 소자 영역을 획정하는 소자 분리 영역(20)을 형성한다. 소자 분리 영역(20)의 형성에서는, 예를 들어 소자 분리 영역(20)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(9) 위에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 사용한 건식 에칭을 행하여도 좋다.
그 후, 도 2b의 (f)에 도시한 바와 같이, 소자 영역 내에서 캡층(8)에 개구부(10s 및 10d)를 형성한다. 개구부(10s 및 10d)의 형성에서는, 예를 들어 개구부(10s 및 10d)를 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(9) 위에 형성하고, 이 패턴을 에칭 마스크로 하여 염소계 가스를 사용한 건식 에칭을 행한다.
이어서, 도 2b의 (g)에 도시한 바와 같이, 개구부(10s) 내에 소스 전극(11s)을 형성하고, 개구부(10d) 내에 드레인 전극(11d)을 형성한다. 소스 전극(11s) 및 드레인 전극(11d)은, 예를 들어 리프트 오프법에 의해 형성할 수 있다. 즉, 소스 전극(11s) 및 드레인 전극(11d)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들어 두께가 20nm 정도인 Ta막을 형성한 후, 두께가 200nm 정도인 Al막을 형성한다. 이어서, 예를 들어 질소 분위기 중에서 400℃ 내지 1000℃(예를 들어 550℃)에서 열 처리를 행하여, 오믹 특성을 확립한다.
그 후, 도 2c의 (h)에 도시한 바와 같이, 전체면에 절연막(12)을 형성한다. 절연막(12)은, 예를 들어 원자층 퇴적(ALD: atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD: chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
이어서, 도 2c의 (i)에 도시한 바와 같이, 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에 개구부(13g)를 형성한다.
이어서, 도 2c의 (j)에 도시한 바와 같이, 개구부(13g) 내에 게이트 전극(11g)을 형성한다. 게이트 전극(11g)은, 예를 들어 리프트 오프법에 의해 형성할 수 있다. 즉, 게이트 전극(11g)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들어 두께가 30nm 정도인 Ni막을 형성한 후, 두께가 400nm 정도인 Au막을 형성한다. 그리고, 절연막(12) 위에 게이트 전극(11g)을 덮는 절연막(14)을 형성한다.
이와 같이 하여, 제1 실시 형태에 관한 GaN계 HEMT를 제조할 수 있다.
또한, AlN층(2)의 패턴은 특별히 한정되지 않지만, 상기와 같은 라인 앤 스페이스 형상으로 되어 있는 것이 바람직하다. AlN층(2) 자체의 패터닝 및 Si 산화층(3)의 형성이 용이하기 때문이다. 또한, Si 산화층(3)이 AlN층(2)과 Si 기판(1)과의 계면을 소실시킬 정도로 형성되어 있으면 Si 산화층(3)의 두께는 특별히 한정되지 않지만, 가장 얇은 부분에서 10nm 이상인 것이 바람직하고, 20nm 이상인 것이 바람직하고, 30nm 이상인 것이 보다 바람직하다. Si 산화층(3)이 지나치게 얇으면, Si 기판(1)의 표면 근방에 조금이지만 캐리어가 발생할 가능성이 있기 때문이다. 열 산화가 AlN층(2)의 개구부(2a)로부터 노출된 부분으로부터 진행되기 때문에, Si 산화층(3)의 가장 얇은 부분은 AlN층(2)의 잔존부의 하방에 위치하는 부분이 된다. 즉, Si 산화층(3)의 AlN층(2)의 잔존부의 하방에 위치하는 부분은, 개구부(2a)의 하방에 위치하는 부분보다도 얇다.
(제2 실시 형태)
이어서, 제2 실시 형태에 대하여 설명한다. 도 4는, 제2 실시 형태에 관한GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 게이트 전극(11g)이 화합물 반도체 적층 구조(9)에 쇼트키 접합되어 있는 것에 비해, 제2 실시 형태에서는, 게이트 전극(11g)과 화합물 반도체 적층 구조(9)와의 사이에 절연막(12)이 개재하고 있어, 절연막(12)이 게이트 절연막으로서 기능한다. 즉, 절연막(12)에 개구부(13g)가 형성되어 있지 않아, MIS형 구조가 채용되고 있다.
이러한 제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로 Si 산화층(3)의 존재에 수반하는 내압의 향상 및 Ga와 Si와의 반응의 억제와 같은 효과를 얻을 수 있다.
또한, 절연막(12)의 재료는 특별히 한정되지 않지만, 예를 들어 Si, Al, Hf, Zr, Ti, Ta 또는 W의 산화물, 질화물 또는 산질화물이 바람직하고, 특히 Al 산화물이 바람직하다. 또한, 절연막(12)의 두께는 2nm 내지 200nm, 예를 들어 10nm 정도이다.
(제3 실시 형태)
이어서, 제3 실시 형태에 대하여 설명한다. 도 5는, 제3 실시 형태에 관한GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 소스 전극(11s) 및 드레인 전극(11d)이 개구부(10s 및 10d) 내에 형성되어 있는 것에 비해, 제3 실시 형태에서는, 개구부(10s 및 10d)가 형성되지 않고 소스 전극(11s) 및 드레인 전극(11d)이 캡층(8) 위에 형성되어 있다.
이러한 제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로 Si 산화층(3)의 존재에 수반하는 내압의 향상 및 Ga와 Si와의 반응의 억제와 같은 효과를 얻을 수 있다.
(제4 실시 형태)
제4 실시 형태는, GaN계 HEMT의 디스크리트 패키지에 관한 것이다. 도 6은, 제4 실시 형태에 관한 디스크리트 패키지를 도시하는 도면이다.
제4 실시 형태에서는, 도 6에 도시한 바와 같이 제1 내지 제3 실시 형태 중 어느 하나의 GaN계 HEMT의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 사용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(11d)이 접속된 드레인 패드(226d)에 Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단부가 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(11s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고,와이어(235s)의 타단부가 랜드(233)로부터 독립된 소스 리드(232s)에 접속되어 있다. 게이트 전극(11g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단부가 랜드(233)로부터 독립된 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하여, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이러한 디스크리트 패키지는, 예를 들어 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 사용하여 리드 프레임의 랜드(233)에 고정한다. 이어서, 와이어(235g, 235d 및 235s)를 사용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법으로 몰드 수지(231)를 사용한 밀봉을 행한다. 이어서, 리드 프레임을 분리한다.
(제5 실시 형태)
이어서, 제5 실시 형태에 대하여 설명한다. 제5 실시 형태는, GaN계 HEMT를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 7은, 제5 실시 형태에 관한 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 콘덴서(254 및 255), 다이오드 브릿지(256) 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 1 단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 콘덴서(254)의 1 단자 및 콘덴서(255)의 1 단자가 접속되어 있다. 콘덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 콘덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 콘덴서(254)의 양쪽 단자간에는, 다이오드 브릿지(256)를 통해 AC(257)가 접속된다. 콘덴서(255)의 양쪽 단자간에는 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에 제1 내지 제3 실시 형태 중 어느 하나의 GaN계 HEMT가 사용되고 있다.
PFC 회로(250)의 제조시에는, 예를 들어 땜납 등을 사용하여 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제6 실시 형태)
이어서, 제6 실시 형태에 대하여 설명한다. 제6 실시 형태는, GaN계 HEMT를 구비한 전원 장치에 관한 것이다. 도 8은, 제6 실시 형태에 관한 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262)와의 사이에 배치되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제6 실시 형태에 관한 PFC 회로(250) 및 PFC 회로(250)의 콘덴서(255)의 양쪽 단자간에 접속된 인버터 회로, 예를 들어 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251), 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에 제1 내지 제3 실시 형태 중 어느 하나의 GaN계 HEMT가 사용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 사용한 통상의 MIS형 FET(전계 효과 트랜지스터)가 사용되고 있다.
(제7 실시 형태)
이어서, 제7 실시 형태에 대하여 설명한다. 제7 실시 형태는, GaN계 HEMT를 구비한 고주파 증폭기에 관한 것이다. 도 9는, 제7 실시 형태에 관한 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털ㆍ프리 디스토션 회로(271), 믹서(272a 및 272b), 및 파워 증폭기(273)가 설치되어 있다.
디지털ㆍ프리 디스토션 회로(271)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 증폭기(273)는, 제1 내지 제3 실시 형태 중 어느 하나의 GaN계 HEMT를 구비하고 있으며, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들어 스위치의 전환에 의해 출력측의 신호를 믹서(272b)에 의해 교류 신호와 믹싱하여 디지털ㆍ프리 디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 사용되는 화합물 반도체층의 조성은 특별히 한정되지 않으며, 예를 들어 GaN, AlN 및 InN 등을 사용할 수 있다. 또한, 이들의 혼정(混晶)을 사용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것으로 한정되지 않는다. 예를 들어, 이들이 단층으로 구성되어 있어도 좋다. 또한, 이들의 형성 방법은 리프트 오프법으로 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이라면, 소스 전극 및 드레인 전극의 형성 후의 열 처리를 생략하여도 좋다. 또한, 게이트 전극에 대하여 열 처리를 행하여도 좋다.
또한, 각 층의 두께 및 재료 등도 상술한 실시 형태의 것으로 한정되지 않는다.
이하, 본 발명의 여러 형태를 부기로서 통합하여 기재한다.
(부기 1)
Si 기판과,
상기 Si 기판의 표면에 형성된 Si 산화층과,
상기 Si 산화층 위에 형성되어, 상기 Si 산화층의 일부를 노출시키는 핵 형성층과,
상기 Si 산화층 및 상기 핵 형성층 위에 형성된 화합물 반도체 적층 구조
를 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 핵 형성층이 AlN층인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 화합물 반도체 적층 구조는,
전자 주행층과,
상기 전자 주행층의 상방에 형성된 전자 공급층
을 갖는 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치.
(부기 4)
상기 전자 공급층의 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖는 것을 특징으로 하는 부기 3에 기재된 화합물 반도체 장치.
(부기 5)
상기 Si 산화층의 가장 얇은 부분의 두께가 10nm 이상인 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 6)
상기 핵 형성층은, 평면에서 보아 상기 Si 산화층 위의 복수 개소에서 선 형상으로 연장되어 있는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 8)
부기 1 내지 6 중 어느 하나에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 9)
Si 기판 위에 핵 형성층을 형성하는 공정과,
상기 핵 형성층에 상기 Si 기판의 일부를 노출시키는 개구부를 형성하는 공정과,
상기 개구부를 통해 상기 Si 기판의 표면을 산화하여 Si 산화층을 형성하는 공정과,
상기 Si 산화층 및 상기 핵 형성층 위에 화합물 반도체 적층 구조를 형성하는 공정
을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 10)
상기 Si 기판의 산화를 열 산화법에 의해 행하는 것을 특징으로 하는 부기 9에 기재된 화합물 반도체 장치의 제조 방법.
(부기 11)
상기 핵 형성층으로서 AlN층을 형성하는 것을 특징으로 하는 부기 9 또는 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12)
상기 화합물 반도체 적층 구조를 형성하는 공정은,
전자 주행층을 형성하는 공정과,
상기 전자 주행층의 상방에 전자 공급층을 형성하는 공정
을 갖는 것을 특징으로 하는 부기 9 내지 11 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 전자 공급층의 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 Si 산화층의 가장 얇은 부분의 두께를 10nm 이상으로 하는 것을 특징으로 하는 부기 9 내지 13 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 개구부를, 평면에서 보아 상기 Si 기판 위의 복수 개소에서 선 형상으로 연장되도록 형성하는 것을 특징으로 하는 부기 9 내지 14 중 어느 하나에 기재된 화합물 반도체 장치.
1: Si 기판
2: AlN층
2a: 개구부
3: Si 산화층
4: 버퍼층
5: 전자 주행층
6: 스페이서층
7: 전자 공급층
8: 캡층
9: 화합물 반도체 적층 구조
11g: 게이트 전극
11s: 소스 전극
11d: 드레인 전극

Claims (10)

  1. Si 기판과,
    상기 Si 기판의 표면에 형성된 Si 산화층과,
    상기 Si 산화층 위에 형성되어, 상기 Si 산화층의 일부를 노출시키는 핵 형성층과,
    상기 Si 산화층 및 상기 핵 형성층 위에 형성된 화합물 반도체 적층 구조
    를 갖는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서, 상기 핵 형성층이 AlN층인 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 화합물 반도체 적층 구조는,
    전자 주행층과,
    상기 전자 주행층의 상방에 형성된 전자 공급층
    을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제3항에 있어서, 상기 전자 공급층의 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 또는 제2항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  6. 제1항 또는 제2항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  7. Si 기판 위에 핵 형성층을 형성하는 공정과,
    상기 핵 형성층에 상기 Si 기판의 일부를 노출시키는 개구부를 형성하는 공정과,
    상기 개구부를 통해 상기 Si 기판의 표면을 산화하여 Si 산화층을 형성하는 공정과,
    상기 Si 산화층 및 상기 핵 형성층 위에 화합물 반도체 적층 구조를 형성하는 공정
    을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 Si 기판의 산화를 열 산화법에 의해 행하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 핵 형성층으로서 AlN층을 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 상기 화합물 반도체 적층 구조를 형성하는 공정은,
    전자 주행층을 형성하는 공정과,
    상기 전자 주행층의 상방에 전자 공급층을 형성하는 공정
    을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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