CN101315890A - 制造半导体器件的方法 - Google Patents

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Abstract

根据实施例的方案的一种制造半导体器件的方法，包括步骤：在多个硅衬底的后表面上形成第一绝缘膜；将所述多个硅衬底退火，以使所述第一绝缘膜中的氧化物脱气；以及将所述硅衬底退火之后，以成批处理的方式将所述多个硅衬底的表面氧化。

Description

制造半导体器件的方法
技术领域
本发明涉及一种制造半导体器件的方法，尤其涉及一种制造这样的半导体器件的方法，在该半导体器件中在硅衬底的后表面上形成绝缘膜以抑制硅衬底的翘曲。
背景技术
为了改善半导体集成电路器件(IC)的性能，已经缩小了其组成元件——MOS晶体管的尺寸，从而提高了集成度。随着集成度的提高，多层互连结构的层数也增加。为了提高从一片硅晶圆获得的芯片数量，需要增加晶圆尺寸，目前最常用的是12英寸的晶圆。
当在硅晶圆表面上形成多层互连结构的各层(其中夹有至少一个层间绝缘膜)时，由于层间绝缘膜的张应力，有时候晶圆的后表面侧会凸起、翘曲。随着晶圆尺寸的增加，晶圆的翘曲所带来的影响也增加。
根据日本特开专利申请No.2005-26404，公开了在半导体晶圆的前表面侧形成第一膜之后，接着测量其翘曲，在半导体晶圆的前表面、后表面侧同时形成第二膜，然后将设置在半导体晶圆后表面侧的第二膜的一部分或全部选择性地去除，在此阶段，根据翘曲情况调节后表面侧要去除的第二膜的量。
通过硅的局部氧化硅(LOCOS)形成的元件隔离区包括鸟喙部分，鸟喙部分使有源区缩小，结果抑制了集成度的提高。因此，取代LOCOS，广泛使用浅沟槽隔离(STI)。
通过STI形成元件隔离区如下所述。将硅衬底表面热氧化，形成缓冲氧化硅膜，再通过化学气相沉积(CVD)工艺在上面形成氮化硅膜。随后，蚀刻氮化硅膜和氧化硅膜形成孔洞图案，与元件隔离区对应。用图案化的氮化硅膜作为掩膜蚀刻硅衬底，形成元件隔离槽。由元件隔离槽限定有源区。当必要时在元件隔离槽的表面上形成衬垫例如热氧化膜之后，通过高密度等离子体(HDP)CVD等工艺用氧化硅膜填充元件隔离槽。用氮化硅膜作为停止层(stopper)，通过化学机械抛光(CMP)工艺将氮化硅膜上的氧化硅膜去除。通过CMP工艺将晶圆表面平坦化。用热磷酸将暴露的氮化硅膜去除，再用稀释的氢氟酸将缓冲氧化硅膜去除，从而暴露出有源区的表面。
日本特开专利申请No.2006-4989公开了通过热氧化方法在各个硅晶圆的前表面、后表面上形成氧化硅膜之后，将这样处理的多个硅晶圆放在垂直炉子中，通过成批处理，用热CVD工艺在各个上述晶圆的前表面、后表面上形成氮化硅膜和氧化硅膜，然后用稀释的氢氟酸，通过湿蚀刻工艺将各个晶圆前表面上的氧化硅膜去除。晶圆前表面上的氮化硅膜是用作蚀刻掩膜和CMP停止层的膜，而晶圆后表面上的氮化硅膜是用于抑制翘曲的膜。设置在晶圆后表面上的氮化硅膜上的氧化硅膜用作保护膜，当用热磷酸去除晶圆前表面上的氮化硅膜时，允许晶圆后表面上的氮化硅膜保留下来。
形成STI之后，将有源区的表面热氧化，形成牺牲氧化硅膜用于离子注入，然后根据每个晶体管的特性，进行离子注入用于阱形成、形成沟道停止层以及调节阈值。离子注入之后，通过蚀刻将牺牲氧化硅膜去除。将有源区的表面再次热氧化，形成栅极氧化硅膜。当形成驱动电压不同的晶体管时，形成厚度不同的栅极氧化硅膜。
包括可重写非易失性半导体存储器的逻辑半导体器件形成产品范围，例如复杂可编程逻辑装置(CPLD)和场可编程栅极阵列(FPGA)，它们的可编程特性已经建立起很大的市场。作为可重写非易失性半导体存储器的典型实例，可提及闪存单元，其中，NMOS晶体管的绝缘栅电极具有多层电极结构，包括相互层叠的隧道绝缘膜、浮栅电极、栅极间绝缘膜以及控制栅电极。浮栅被充电、放电以写入/擦除，通过浮栅电极由控制栅电极的电压控制沟道；因此，工作电压增加。
逻辑电路由使用n沟道MOS晶体管(NMOS)和p沟道MOS晶体管(PMOS)的CMOS电路形成。在包括非易失性存储器的逻辑半导体器件中，除了闪存之外，还有用于闪存控制的高压晶体管、用于高性能逻辑电路的低压晶体管以及用于外部输入的中压晶体管集成在一个半导体芯片上。因此，CMOS电路的驱动电压包括至少三种类型，即高压、中压和低压。
国际专利申请公开小册子No.WO 2004/093192以及日本特开专利申请No.2005-142362公开了制造11种晶体管的方法，其中包括一种闪存单元；8种MOS晶体管，即高电压和低电压以及低阈值和高阈值CMOS晶体管；以及两种晶体管，即用于外部输入的中压CMOS晶体管。
在具有不同工作电压的晶体管区中，形成厚度不同的多种栅极绝缘膜。当形成厚栅极氧化硅膜和薄栅极氧化硅膜时，例如，首先在整个有源区表面上形成厚栅极氧化硅膜，然后在要形成薄栅极氧化硅膜的各个区域中选择性地去除厚栅极氧化硅膜。随后，形成薄栅极氧化硅膜。当形成具有三种不同厚度的栅极氧化膜时，栅极氧化膜的蚀刻步骤和随后的栅极氧化膜形成步骤分别必须进行两次。
闪存的栅电极的结构中，控制栅极设置在浮栅上，ONO膜(氧化硅膜/氮化硅膜/氧化硅膜)夹在它们之间。浮栅是处于电浮置状态下的栅电极，一般用多晶硅形成，通过两次蚀刻步骤将其图案化。
发明内容
根据本实施例的方案，一种制造半导体器件的方法，包括步骤：在硅衬底的后表面上形成第一绝缘膜；将所述多个硅衬底退火，以使所述第一绝缘膜中的氧化物(oxide species)脱气；以及将所述硅衬底退火之后，以成批法将所述硅衬底的表面氧化。
附图说明
图1A、图1B、图1C和图1D分别是半导体晶圆的剖视图，示出根据比较实例的制造半导体器件的方法的主要步骤；
图1E、图1F和图1G分别是半导体晶圆的剖视图，示出根据比较实例的制造半导体器件的方法的主要步骤；
图2A是示意性示出垂直炉子的结构的剖视图；
图2B是示意性示出基于本实施例的发明人的考虑，氧化物脱离氧化物层的状态的剖视图；
图3A是示出第一预备试验的垂直炉子的剖视图；
图3B和图3C分别是示出平均氧化膜厚度及其标准偏差(σ)的曲线图，其通过第一预备试验中使用的测试晶圆获得；
图4A和图4B分别是示出第二预备试验的垂直炉子的剖视图；
图4C和图4D分别是示出平均氧化膜厚度及其标准偏差(σ)的曲线图，其通过第二预备试验中使用的测试晶圆获得；以及
图5A至图5T分别是半导体晶圆的剖视图，示出根据一实例的制造半导体器件的方法的主要步骤。
具体实施方式
描述实例之前先参照图1A至图1G描述比较实例。
如图1A所示，将硅晶圆(衬底)1的前表面、后表面热氧化形成缓冲氧化硅膜2a、2b之后，通过化学气相沉积(CVD)工艺在缓冲氧化硅膜2a、2b形成氮化硅膜3a、3b，进而，仍然通过CVD工艺，利用四乙氧基硅烷(tetraethoxysilane，TEOS)依次形成氧化硅膜4a、4b。在这种情况下，后缀″a″表示前表面侧的组成元件，后缀″b″表示后表面侧的组成元件。
如图1B所示，当旋转硅晶圆1时，将稀释的氢氟酸滴在硅晶圆1的前表面上，从而将前表面侧的TEOS氧化硅膜4a去除。硅晶圆1的后表面侧的TEOS氧化硅膜4b没有去除，仍然保留以覆盖氮化硅膜3b。
如图1C所示，利用氧气等离子体，通过灰化工艺将前表面侧暴露的氮化硅膜3a的表面氧化，从而形成氧化膜5。因为氮化硅膜3a的表面是疏水的，所以当在上面形成光致抗蚀剂图案时，光致抗蚀剂图案翘曲，好像其侧表面从底侧被推起来。当在氮化硅膜3a的表面形成氧化膜5时，表面变为亲水的，结果，能够减少光致抗蚀剂图案侧表面的翘曲。在上面设置有氧化膜5的氮化硅膜3a上，形成光致抗蚀剂图案PR。光致抗蚀剂图案中的孔部分对应于元件隔离槽。
如图1D所示，用光致抗蚀剂图案PR作为蚀刻掩膜，通过各向异性蚀刻将氧化膜5、氮化硅膜3a以及氧化硅膜2a图案化，从而允许保留缓冲氧化硅膜2a、氮化硅膜3a和氧化膜5的一部分，这一部分形成覆盖有源区的硬掩膜。此外，实际上氧化硅膜2a的一部分没有被蚀刻掉，允许保留。随后，将光致抗蚀剂图案PR去除。
如图1E所示，用氮化硅膜3a作为蚀刻掩膜，蚀刻硅衬底，形成元件隔离槽。在形成元件隔离槽之后，在范围为1000至1200℃的高温(例如1100℃)下将硅表面干氧化。暴露在元件隔离槽中的硅表面被氧化，从而形成氧化硅膜6。在这样的氧化气氛中，不仅暴露的硅表面被氧化，而且氮化硅膜3a下面的硅表面也通过缓冲氧化硅膜2a被氧化；结果形成氧化硅膜6，从而覆盖有源区的角部。使用垂直炉子，通过成批处理进行这种干氧化。
图2A是示出用于上述工艺的垂直炉子的结构的剖视图。通过交易，购买Hitachi Kokusai Electric Inc.制造的称为QUIXACE(注册商标)的产品，这种垂直炉子可以从市场上获得。在这种炉子中，以大约8mm的空间间隔布置120个晶圆。氧化气氛气体从气体入口IN引入，然后从垂直炉子的上部供应到反应腔，再从气体出口OUT排出。
如图1F所示，通过高密度等离子体(HDP)CVD工艺沉积绝缘膜7，例如氧化硅膜，厚度范围大约为350nm至500nm，从而将元件隔离槽填充。利用化学机械抛光(CMP)工艺，通过抛光将绝缘膜7的多余部分去除。在此步骤中，氮化硅膜3a充当停止层。
如图1G所示，通过磷酸煮沸，将氮化硅膜3a去除。因为覆盖有氧化硅膜4b，所以设置在后表面侧的氮化硅膜3b没有去除。随后，用稀释的氢氟酸将缓冲氧化硅膜2a去除。
如图1E所示，通过圆化氧化形成的氧化硅膜6的厚度具有不规则的分布。当以大约900℃的温度通过湿氧化工艺处理尺寸较小的8英寸(200mm)晶圆和大直径的12英寸晶圆时观察不到这种现象。由于圆化氧化导致的厚度分布的不均匀性表明有源区角部的圆化不是均匀进行。当圆化不充分时，不能充分减少电场集中，而当圆化过度时，具有平坦表面的有效有源区的面积减少。
本实施例的发明人考虑了氧化膜这种不规则厚度分布的原因。圆化氧化步骤是利用图2A所示的垂直炉子进行。在垂直炉子中，可放置120片直径12英寸的晶圆。
图2B示意性示出要通过成批处理方式处理的多个晶圆1。在每个晶圆1的后表面上形成TEOS氧化硅膜4b，TEOS氧化硅膜4b朝向设置在下面的晶圆1的前表面。有时候TEOS氧化硅膜4可包含氧化物，例如潮气。因此可认为，当在干氧化工艺中进行加热时，氧化物，例如潮气可通过蒸发等方式脱离TEOS氧化硅膜4。一片晶圆的后表面与下面设置的晶圆的前表面之间的距离小于8mm，晶圆的直径约30cm。因此，脱离晶圆后表面的氧化物，例如潮气可能在到达晶圆边缘部分的外侧之前被收集在下面设置的晶圆的前表面上，有时候可能进行氧化。因此，进行以下试验。
图3A和图3B中，示出第一预备试验及试验结果。
如图3A所示，将测试裸晶圆TW布置在顶部T、中央部C、底部B、中央部与顶部之间的中间部CT、以及中央部与底部的中间部CB处；通过图1A至图1E所示步骤形成的设置有元件隔离槽的产品晶圆布置在T与CT之间的区域PW以及从CT到C的区域PW；上面设置有氧化膜的虚设晶圆布置在其它剩余区域，包括T上的区域和B下的区域。虽然在虚设晶圆被重复利用的同时在其上形成氧化膜，但是不形成TEOS氧化膜和STI。
在位置CT，产品晶圆PW位于测试晶圆之上，在位置T、C、CB以及B，虚设晶圆位于测试晶圆之上。以1000至1200℃的温度对这样布置的晶圆进行圆化干氧化工艺。
图3B示出晶圆表面通过热氧化工艺形成的氧化硅膜的平均膜厚度，图3C示出晶圆表面通过热氧化工艺形成的氧化硅膜的厚度分布的标准偏差(σ)。纵轴表示测试晶圆在垂直炉子中的位置。位置CT的值是紧接产品晶圆下面布置的测试晶圆的测量值，其它值是紧接虚设晶圆下面布置的测试晶圆的测量值。只有在位置C、CB以及B，虚设晶圆才位于测试晶圆的上面和下面。因此，认为上述测试晶圆的测量值不可避免地会发生变化。紧接产品晶圆下面布置的测试晶圆显然具有大的平均氧化膜厚和大的膜厚标准偏差。其原因可认为是因为氧化物脱离设置在晶圆后表面上的TEOS氧化膜，然后将下面布置的晶圆的表面不均匀氧化。
为了防止脱离TEOS氧化硅膜的氧化物将相邻晶圆的前表面氧化，形成更厚的氧化物层，可预先将氧化物从TEOS氧化硅膜去除。
下面描述第二、第三和第四预备试验及其测量结果。准备通过在经图1A至图1E的步骤经TEOS氧化硅膜仅保留在硅晶圆的后表面上、并且STI形成在前表面侧(没有进行圆化氧化)的状态下进行退火工艺，将氧化物从TEOS氧化硅膜脱气。在第二预备试验中，分别以900℃的温度持续60分钟、900℃的温度持续90分钟、950℃的温度持续30分钟进行退火。在第三预备试验中，分别以800℃的温度持续30分钟、850℃的温度持续30分钟、900℃的温度持续30分钟进行退火。
如图4A所示，在第二预备试验中，将测试裸晶圆TW布置在位置T、CT、C、CB、B，此外，将设置在以950℃的温度持续30分钟退火的产品晶圆之间的测试裸晶圆、设置在以900℃的温度持续90分钟退火的产品晶圆之间的测试裸晶圆、以及设置在以900℃的温度持续60分钟退火的产品晶圆之间的测试裸晶圆分别布置在位置CT、C、CB的测试晶圆之上。在其它位置，布置虚设晶圆。
如图4B所示，在第三预备试验中，将测试裸晶圆TW布置在位置T、CT、C、CB、B，此外，将设置在以900℃的温度持续30分钟退火的产品晶圆之间的测试裸晶圆S3、设置在以850℃的温度持续30分钟退火的产品晶圆之间的测试裸晶圆S2、以及设置在以800℃的温度持续30分钟退火的产品晶圆之间的测试裸晶圆S1分别布置在位置CT、C、CB的测试晶圆之上。在其它位置，布置虚设晶圆。
此外，在第四预备试验中，将虚设晶圆布置在除了布置有测试裸晶圆之外的位置。
在第二、第三和第四预备试验中，以1000至1200℃的温度进行圆化干氧化。
图4C示出测试晶圆的平均膜厚度，图4D示出测试晶圆的厚度分布的标准偏差(σ)。附图标记E1、E2、E3、E4分别表示第一、第二、第三和第四预备试验的测量值。为了比较，同时示出图3B和图3C中第一预备试验的测量值。在布置在产品晶圆下面的测试晶圆上产生了不规则氧化膜分布。
虽然自然能够理解在没有TEOS氧化硅膜的第四预备试验中观察不到不规则分布，但是在第二、第三预备试验的结果中也没有观察到氧化膜厚度的不规则分布。在第二预备试验中使用的将晶圆退火的退火温度是900和950℃，没有看出氧化膜厚度的不规则分布。即使在设置于以较低温度或较短时间进行退火处理的晶圆之间的测试晶圆S1、S2、S3中，也没有观察到氧化膜厚度的不规则分布。因此，可认为类似于以较高温度、较长时间进行的处理，可以通过以800℃的温度持续30分钟退火，对氧化物进行脱气。此外也可认为，即使将退火时间减少到20分钟，在800℃以上的温度下实际上也能够进行有效的脱气。因此，当以800℃的温度持续20分钟以上将TEOS氧化硅膜退火时，能够将氧化物脱气，并且在随后的圆化氧化中，可抑制氧化膜厚度的不规则分布。虽然对退火的上限没有特别限制，但是从实用的角度出发，退火时间和退火温度分别可以是90分钟和950℃。
下面参照图5A至图5T描述基于试验结果的实例。
如图5A所示，在硅衬底1的前表面和后表面形成缓冲氧化硅膜2a、2b，再通过化学气相沉积(CVD)在上面分别形成氮化硅膜3a、3b，从而具有80nm至120nm范围内的厚度。利用四乙氧基硅烷(TEOS)，以680℃的温度通过CVD在氮化硅膜3a、3b上沉积氧化硅膜4a、4b，从而具有200nm至400nm范围内的厚度。
如图5B所示，当旋转硅晶圆1时，将稀释的氢氟酸滴在硅晶圆1的前表面上，从而将前表面侧的TEOS氧化硅膜4a去除。硅晶圆1的后表面侧的TEOS氧化硅膜4b没有去除，仍然保留以覆盖氮化硅膜3b。
如图5C所示，利用氧气等离子体，通过灰化将前表面侧暴露的氮化硅膜3a的表面氧化，从而形成氧化膜5。虽然氮化硅膜3a的表面是疏水的，但是当在氮化硅膜3a的表面形成氧化膜5时，表面变为亲水的，结果认为能提高光致抗蚀剂图案的粘合力。当将光致抗蚀剂图案直接贴在疏水的氮化硅膜上时，抗蚀剂侧表面将会因表面张力而趋于卷曲；但是，因为粘合力的提高，所以认为可抑制上述趋势。
如图5D所示，通过在N2气氛中以800℃的温度持续20分钟以上进行大气压干退火工艺，通过脱气将氧化物(例如潮气)从TEOS氧化硅膜4b中去除。
顺便提及，晶圆前表面侧的氮化硅膜3a表面的氧化以及晶圆后表面侧TEOS氧化硅膜4b的脱气并不限于上述方法。如下所述，在同一腔体中可进行连续的处理。
如图5E所示，在晶圆前表面侧的氮化硅膜3a表面上，在N2/O2气氛中以750℃的温度进行湿氧化工艺(对应于形成厚约3nm氧化物厚度的氧化工艺)，然后在N2气氛中以800℃的温度持续20分钟以上进行退火，从而将氧化物(例如潮气)从晶圆后表面侧的TEOS氧化硅膜4b中脱气。希望获得的氧化膜厚度等于通过灰化获得的氧化膜厚度；但是，通过将SiN膜灰化形成的氧化膜厚度不能直接测量。因此，在测量了SiN膜通过灰化而被氧化的测试晶圆的氧含量之后，将测得的氧含量设定为目标值，再调节SiN膜在N2/O2气氛中被湿氧化的测试晶圆的氧含量。厚3nm的氧化膜是为了估计氧化物量，在N2/O2气氛中利用测试晶圆通过湿氧化工艺形成的氧化膜。因此，厚3nm的氧化膜不是形成在SiN膜上。氧化条件可设定为使得氧化物量等于通过灰化工艺得到的量。
形成氮化硅膜和TEOS氧化硅膜之后，当对TEOS氧化硅膜进行脱气时，在随后的热氧化步骤中，可抑制氧化物从TEOS氧化硅膜脱气，从而能够防止膜厚度分布的均匀性下降。当在热氧化步骤之前进行脱气时，基本上能够防止膜厚度分布的均匀性下降；但是，在TEOS氧化硅膜沉积之后，当在硅晶圆的前、后表面完全被氮化硅膜3a、3b覆盖的状态下进行脱气时，因为硅晶圆的硅表面完全被氮化硅膜覆盖，所以基本上不发生氧化，因此能够更可靠地保证硅晶圆的特性。该脱气步骤之后进行的步骤可使用多种已知步骤。例如，可使用在国际专利申请公开小册子No.WO 2004/093192的″Bestmodes for carrying out the embodiment″一栏中公开的步骤以及日本特开No.2005-142362中公开的步骤。
如图5F所示，在上面设置有氧化膜5的氮化硅膜3a上，形成光致抗蚀剂图案PR1。光致抗蚀剂图案PR1中的孔部分对应于元件隔离槽。
如图5G所示，用光致抗蚀剂图案PR1作为蚀刻掩膜，通过各向异性蚀刻将氧化膜5、氮化硅膜3a以及氧化硅膜2a图案化，从而形成覆盖有源区的硬掩膜。随后，将光致抗蚀剂图案PR1去除。
如图5H所示，用氮化硅膜3a作为蚀刻掩膜，蚀刻硅晶圆，以具有从250nm到350nm范围内的深度，从而形成元件隔离槽。形成元件隔离槽之后，在1000至1200℃的高温将硅表面干氧化。元件隔离槽中暴露的硅表面被氧化，从而形成氧化硅膜6。在这样的氧化气氛中，不仅暴露的硅表面被氧化，而且通过缓冲氧化硅膜2a，氮化硅膜3a下面的硅表面也被氧化，由此生长出氧化硅膜6覆盖有源区的角部。
如图5I所示，通过高密度等离子体(HDP)CVD沉积绝缘膜7，例如氧化硅膜，厚度大约在350nm至500nm的范围内，从而将元件隔离槽填充。利用化学机械抛光(CMP)工艺，通过抛光将绝缘膜7的多余部分去除。在此步骤中，氮化硅膜3a充当停止层。
如图5J所示，通过磷酸煮沸，将氮化硅膜3a去除。因为覆盖有氧化硅膜4b，所以设置在后表面侧的氮化硅膜3b没有去除。随后，用稀释的氢氟酸将缓冲氧化硅膜2a去除。
在暴露的硅表面上形成厚约10nm的牺牲氧化膜8，然后在闪存单元区和高压晶体管区进行离子注入，从而形成闪存的p阱以及高压晶体管的p阱和n阱，分别具有期望的杂质分布。随后，用氢氟酸的水溶液将牺牲氧化膜8去除。在附图中，从左边示出闪存区、高压晶体管区、中压晶体管区、以及低压晶体管区；但是，高压晶体管区、中压晶体管区、以及低压晶体管区分别包括至少一个NMOS区和一个PMOS区，在上述区域中的导电性彼此相反。
如图5K所示，形成厚约10nm的新的隧道氧化膜9，并且在包括隧道氧化膜9的整个表面上沉积厚度大约在70nm到100nm范围内的掺杂磷的非晶硅膜10a。在硅晶圆1的后表面上还沉积非晶硅膜10b。
如图5L所示，用光致抗蚀剂图案PR2覆盖闪存区，并通过蚀刻将除了闪存区之外的区域中的掺杂非晶硅膜10a去除。
如图5M所示，在硅晶圆的前表面侧的整个表面上沉积ONO膜11，随后，在中压晶体管区和低压晶体管区进行离子注入，用于形成阱和控制阈值。此外，在用光致抗蚀剂图案PR3覆盖闪存区之后，使用不同的气体通过干蚀刻将其它区域中的ONO膜11去除，并且该蚀刻在隧道氧化膜9部分停止。
利用与上述相同的掩膜，通过氢氟酸的水溶液将残留在除了闪存区之外的区域中的氧化硅膜，例如隧道氧化膜9去除。此外，硅晶圆后表面侧的掺杂非晶硅膜10b也被去除。
如图5N所示，通过热氧化在暴露的有源区表面形成厚约15nm的、用于高压晶体管的氧化硅膜12。因为氮化硅膜抑制了氧化，所以ONO膜11几乎不改变。利用光致抗蚀剂图案，通过氢氟酸的水溶液将中压晶体管区和低压晶体管区中的氧化硅膜12去除。通过热氧化在暴露的有源区中形成厚约7nm的、用于中压晶体管的氧化硅膜13。氧化硅膜13的厚度也略有增加。利用光致抗蚀剂图案，通过氢氟酸的水溶液将低压晶体管区中的氧化硅膜13去除。通过热氧化工艺在暴露的有源区中形成厚约1.5nm的、用于低压晶体管的氧化硅膜14。其它氧化硅膜的厚度也略有增加。
如图5O所示，通过CVD在整个硅晶圆上沉积厚约100nm的多晶硅膜15。在前表面侧沉积多晶硅膜15a，并且还在后表面侧沉积多晶硅膜15b。
如图5P所示，将硅晶圆后表面侧的多晶硅膜15b(以及TEOS氧化硅膜4b)选择性地去除。随后，依次蚀刻多晶硅膜15a、ONO膜11以及闪存区中的掺杂非晶硅膜10a，从而形成堆叠栅极结构(stack gate structure)。在后面的附图中，示出仅去除后表面侧的多晶硅膜15b的情况；但是，也可以将TEOS氧化硅膜4b与多晶硅膜15b一起去除。
如图5Q所示，形成光致抗蚀剂图案PR4，光致抗蚀剂图案PR4覆盖闪存区，并且在逻辑区中具有栅电极的形状，然后蚀刻多晶硅膜15a，从而图案化栅电极。
如图5R所示，利用光致抗蚀剂图案，通过离子注入形成期望的延伸区Ex和口袋区Pk。此外，因为与阱具有相同的导电类型，所以下面的附图中不示出口袋区Pk。
如图5S所示，形成侧壁间隔件之后，在各个区进行期望的离子注入，从而形成源区S和漏区D。沉积Co膜等材料然后进行热处理，从而在栅极、源极和漏极上形成硅化物层18。
如图5T所示，形成各个晶体管之后，例如，在硅衬底上通过沉积层叠厚约30nm的氮化硅膜和厚约700nm的磷硅酸盐玻璃(PSG)，然后通过CMP等进行平坦化，从而形成厚约330nm的第一层间绝缘膜21。在第一层间绝缘膜21上形成具有接触孔形状的孔洞，然后将其蚀刻形成接触孔。通过溅射等工艺沉积厚约10nm的Ti膜和厚约10nm的TiN膜，用于形成阻挡金属，然后通过CVD沉积厚约200nm的毯覆W膜。通过CMP等将第一层间绝缘膜21上多余的金属层去除，从而形成导电接触插塞22。
随后，形成多层互连结构。在多层互连结构中，下侧层的布线密度较高，更容易受寄生电容影响。上布线层的布线密度较低，寄生电容的影响也降低。因此，各个布线层的要求都不一样。
例如，在具有导电接触插塞22的第一层间绝缘膜21上层叠厚约30nm的SiC膜、厚约130nm的SiOC膜、以及厚约100nm的TEOS氧化硅膜，从而形成第二层间绝缘膜23。在形成穿过第二层间绝缘膜23的沟槽之后，形成阻挡金属层和铜层填充在沟槽中，然后通过CMP工艺将多余部分去除，从而形成第一铜布线层24。在该步骤中，绝缘膜的厚度，特别是最上面的TEOS氧化硅膜的厚度是形成第一铜布线层后得到的厚度，而不是通过沉积得到的厚度。下文中所述绝缘膜的厚度与上述的相同。
例如，在第二层间绝缘膜23上层叠厚约60nm的SiC膜、厚约450nm的SiOC膜、以及厚约100nm的TEOS氧化硅膜，覆盖第一铜布线层24，从而形成第三层间绝缘膜25。如上所述，该厚度表示最后剩下的绝缘膜的厚度。通过已知的双镶嵌工艺在第三层间绝缘膜25中形成沟槽和通孔，然后形成阻挡金属层和铜层，从而形成第二铜布线层26。通过与上述相同的结构和工艺，形成第四至第六层间绝缘膜27、29和31，以及第三至第五铜布线层28、30和32。
在埋置有第五铜布线层32的第六层间绝缘膜31上，例如层叠厚约70nm的SiC膜以及厚约900nm的SiOC膜，从而形成第七层间绝缘膜33。通过双镶嵌工艺，在第七层间绝缘膜33中埋置第六铜布线层34。通过与上述相同的结构和工艺，形成第八层间绝缘膜35和第七铜布线层36。
在埋置有第七铜布线层36的第八层间绝缘膜35上，例如层叠厚约70nm的SiC膜以及厚约1500nm的SiOC膜，从而形成第九层间绝缘膜37。通过双镶嵌工艺，在第九层间绝缘膜37中埋置第八铜布线层38。通过与上述相同的结构和工艺，形成第十层间绝缘膜39和第九铜布线层40。
在埋置有第九铜布线层40的第十层间绝缘膜39上，例如层叠厚约70nm的SiC膜以及厚约800nm的SiOC膜，从而形成第十一层间绝缘膜41。通过蚀刻在第十一层间绝缘膜41中形成接触孔，在其中填充阻挡金属和W层，然后通过CMP工艺将多余部分去除，从而形成导电插塞42。在埋置有导电插塞42的第十一层间绝缘膜41上，形成厚约1200nm的已知A1导线44。层叠厚约1400nm的SiO膜和厚约500nm的SiN膜以覆盖A1导线，从而形成绝缘膜45。随后，在A1导线上形成接触板窗口穿过绝缘膜45。如上所述，形成多层互连结构。
虽然参照实例描述了本发明；但是，本发明不限于此。本领域技术人员应当理解，例如可作出各种变型、改进、替代、组合等等而不脱离本发明的精神和范围。

Claims (14)

1、一种制造半导体器件的方法，包括步骤：
在多个硅衬底的后表面上形成第一绝缘膜；
将所述多个硅衬底退火，以使所述第一绝缘膜中的氧化物脱气；以及
在将所述硅衬底退火之后，以成批处理的方式将所述多个硅衬底的表面氧化。
2、如权利要求1所述的方法，其中，所述形成第一绝缘膜的步骤是利用四乙氧基硅烷，通过化学气相沉积工艺形成氧化硅膜作为所述第一绝缘膜来实施的。
3、如权利要求1所述的方法，其中，所述方法还包括：在多个硅衬底的后表面上形成第一绝缘膜之前，在所述硅衬底的前表面和后表面上形成第二绝缘膜，所述第二绝缘膜的蚀刻特性不同于所述第一绝缘膜的蚀刻特性，
其中，所述在多个硅衬底的后表面上形成第一绝缘膜的步骤包括：在位于所述硅衬底的前表面和后表面上的第二绝缘膜上形成所述第一绝缘膜，去除位于所述硅衬底的前表面上的所述第二绝缘膜上的所述第一绝缘膜，暴露所述第二绝缘膜。
4、如权利要求3所述的方法，其中，所述第二绝缘膜是氮化硅膜。
5、如权利要求3所述的方法，其中，以成批处理的方式将所述多个硅衬底的表面氧化的步骤是在以下两个步骤之间进行：使用所述第二绝缘膜作为掩膜去除所述硅衬底的表面以形成浅沟槽隔离的槽，并且形成浅沟槽隔离膜用于填充所述浅沟槽隔离的槽；将所述有源区的角部圆化，
所述方法还包括：在去除位于所述硅衬底的前表面上的所述第二绝缘膜上的所述第一绝缘膜之后，在位于所述硅衬底的前表面上的所述第二绝缘膜中形成浅沟槽隔离的孔洞；
用所述第二绝缘膜作为掩膜去除所述硅衬底的表面，以形成所述浅沟槽隔离的槽用于限定多个有源区；
形成浅沟槽隔离膜用于填充所述浅沟槽隔离的槽；以及
用所述第二绝缘膜作为停止层，将所述硅衬底的表面上的所述浅沟槽隔离膜进行化学机械抛光。
6、如权利要求5所述的方法，还包括：在使用所述第二绝缘膜作为停止层，将所述硅衬底的表面上的所述浅沟槽隔离膜化学机械抛光之后，去除位于所述硅衬底的表面上的所述第二绝缘膜。
7、如权利要求5所述的方法，还包括步骤：在所述多个有源区的一部分中形成闪存单元。
8、如权利要求7所述的方法，其中，在位于所述硅衬底的表面上的所述第二绝缘膜中形成浅沟槽隔离的孔洞的步骤还包括步骤：在表面被氧化的所述第二绝缘层上形成光致抗蚀剂层，将所述光致抗蚀剂层曝光并显影，使所述光致抗蚀剂层形成有形状与所述浅沟槽隔离的槽相似的孔洞；用所述光致抗蚀剂层作为掩膜，通过蚀刻形成所述第二绝缘层；以及去除所述光致抗蚀剂层，
所述方法还包括步骤：在去除位于所述硅衬底的表面上的所述第二绝缘膜上的所述第一绝缘膜并暴露所述第二绝缘膜之后，将所述第二绝缘膜的表面亲水化。
9、如权利要求8所述的方法，其中，将所述第二绝缘膜的表面亲水化是利用氧等离子体将所述氮化硅膜的表面氧化，将所述硅衬底退火是在氮气气氛中进行的干退火工艺。
10、如权利要求3所述的方法，其中，去除位于所述硅衬底的表面上的所述第二绝缘膜上的所述第一绝缘膜、暴露作为所述第二绝缘膜的氮化硅膜、以及将所述第二绝缘膜的表面亲水化使所述氮化硅膜的表面在氮气和氧气气氛中通过湿氧化被氧化，以及，将所述硅衬底退火是在同一工艺腔中、在氮气气氛中进行的干退火工艺。
11、如权利要求1所述的方法，其中，以超过800度的温度将所述多个硅衬底的退火，以使所述第一绝缘膜中的所述氧化物脱气。
12、如权利要求1所述的方法，其中，将所述硅衬底退火之后，以成批处理的方式将所述多个硅衬底的表面氧化是以超过1000度的温度在干氧化工艺中进行。
13、如权利要求5所述的方法，其中，将所述硅衬底退火之后，以成批处理的方式将所述多个硅衬底的表面氧化是在所述有源区角部进行的圆化氧化，所述角部的曲率半径的范围介于4nm到30nm之间。
14、如权利要求7所述的方法，还包括：在有源区中不形成所述闪存单元区的部分形成金属氧化物半导体。
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