KR20100078051A - 이이피롬 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 이이피롬 소자를 제조하는 기법에 관한 것으로, 이를 위하여 본 발명은, 필드 절연막 및 게이트 산화막의 상부에 커플링 영역과 터널링 영역을 연결하는 플로팅 게이트를 형성하는 종래 방법과는 달리, 커플링 영역과 터널링 영역의 활성 영역 상에 각각 하부 폴리 실리콘층을 형성하고, 이를 상부 폴리 실리콘층과 금속 플러그를 통해 연결시켜 플로팅 게이트를 형성함으로써, 게이트 산화막의 가장자리에서 플로팅 게이트와 접촉하지 않아 게이트 산화막 데미지를 미연에 방지할 수 있는 것이다.
이이피롬(EEPROM : electrically erasable programmable read-only memory) 소자, 플로팅 게이트

Description

이이피롬 소자의 제조 방법{FABRICATION METHOD OF A EEPROM DEVICE}
본 발명은 이이피롬(EEPROM : electrically erasable programmable read-only memory) 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 이이피롬 소자의 게이트 산화막의 데미지에 의한 신뢰도 문제를 해결하는데 적합한 이이피롬 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 플래시 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 플래시 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 이이피롬(EEPROM)형 플래시 메모리 장치는 프로그램 시에는 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시키는 반면에, 소거 시에는 소오스/기판과 플로팅 게이트간에 고 전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
이러한 종래의 이이피롬 소자는 제조기술에 따라, 폴리 실리콘층의 사용 수에 따라 싱글 폴리 이이피롬(single poly EEPROM)과, 더블 폴리 이이피롬(double poly EEPROM) 등으로 구분된다.
도 1은 종래에 따른 싱글 폴리 이이피롬 소자를 나타낸 도면이고, 도 2는 종래에 따른 싱글 폴리 이이피롬 소자의 단면도로서, 도 1에 도시한 바와 같이 FN(fowler-nordheim, 이하 ‘FN’이라 함) 터널링 방식의 싱글 폴리 이이피롬 소자는 터널링 게이트를 포함하는 터널링 영역(A)과 컨트롤 게이트를 포함하는 커플링 영역(B)이 분리되어 있고, 플로팅 게이트(C)인 폴리 실리콘층은 활성 영역(active area)과 필드 영역(field area)의 경계를 거쳐 형성된다. 여기에서, a는 리드 트랜지스터의 소오스/드레인 이온 주입 마스크를 의미하고, a'은 소오스/드레인 영역을 의미한다.
또한, 도 2에 도시한 바와 같이 FN 터널링 방식의 싱글 폴리 이이피롬 소자는 반도체 기판(200) 상에 활성 영역과 필드 영역을 격리시키기 위한 필드 절연막(202)이 형성되고, 활성 영역에 게이트 산화막(204)이 형성되며, 그 상부에 터널링 영역(A)과 커플링 영역(B)을 연결하는 플로팅 게이트(C)인 폴리 실리콘층(206)이 형성되고, 그 상부에 형성된 소오스/드레인 이온 주입 마스크에 따른 이온 주입 공정을 통해 소오스/드레인 영역(208)이 형성된다.
하지만, 상술한 바와 같은 종래의 싱글 폴리 이이피롬 소자는 활성 영역과 필드 영역의 경계 부분에서 게이트 산화막(204)이 얇아지는 현상이 발생하고, 이에 따라 터널링 영역(A)과 커플링 영역(B)을 연결하는 플로팅 게이트(C)로 형성되는 폴리 실리콘층(206)이 얇은 게이트 산화막(204)에 데미지(damage)를 발생시키는 문제점이 있다.
이에 따라, 본 발명은 플로팅 게이트가 게이트 산화막의 가장자리에 접촉하지 않도록 금속 플러그를 통해 하부 폴리 실리콘층과 상부 폴리 실리콘층을 연결하여 필드 영역에서 플로팅 게이트를 상부로 이격 형성함으로써, 게이트 산화막 데미지를 미연에 방지할 수 있는 이이피롬 소자 및 그 제조 방법을 제공하고자 한다.
일 관점에서 본 발명은, 반도체 기판의 활성 영역과 필드 영역을 분리하는 필드 절연막과, 상기 활성 영역의 상기 반도체 기판의 상부 표면에 형성된 게이트 산화막과, 커플링 영역 및 터널링 영역에 각각 대응하는 상기 게이트 산화막의 상부에 각각 형성된 하부 폴리 실리콘층과, 상기 하부 폴리 실리콘층과 연결되도록 층간 절연막 상에 각각 형성된 금속 플러그와, 상기 각각 형성된 금속 플러그가 연결되도록 상기 층간 절연막의 상부 표면에 형성된 상부 폴리 실리콘층을 포함하는 이이피롬 소자를 제공한다.
다른 관점에서 본 발명은, 반도체 기판 상에 활성 영역과 필드 영역을 분리되는 필드 절연막을 형성하는 단계와, 상기 활성 영역 상의 상기 반도체 기판의 상부 표면에 게이트 산화막을 형성하는 단계와, 터널링 영역과 커플링 영역에 대응하는 상기 게이트 산화막의 상부에 하부 폴리 실리콘층을 각각 형성하는 단계와, 상기 각각 형성된 하부 폴리 실리콘층을 포함하는 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계와, 상기 형성된 층간 절연막 상에 상기 하부 폴리 실리콘층과 각각 연결되는 금속 플러그를 형성하는 단계와, 상기 형성된 금속 플러그를 연결하도록 상기 층간 절연막의 상부 표면에 상부 폴리 실리콘층을 형성하는 단계를 포함하는 이이피롬 소자의 제조 방법을 제공한다.
본 발명은, 필드 절연막 및 게이트 산화막의 상부에 커플링 영역과 터널링 영역을 연결하는 플로팅 게이트를 형성하는 종래 방법과는 달리, 반도체 기판 상에 활성 영역과 필드 영역을 분리되는 필드 절연막을 형성하고, 반도체 기판의 상부 표면에 게이트 산화막을 형성하며, 터널링 영역과 커플링 영역에 대응하는 게이트 산화막의 상부에 하부 폴리 실리콘층을 각각 형성한 후에, 층간 절연막 상에 하부 폴리 실리콘층과 각각 연결되는 금속 플러그를 형성하고, 금속 플러그를 연결하도록 층간 절연막의 상부 표면에 상부 폴리 실리콘층을 형성함으로써, 게이트 산화막의 가장자리에서 플로팅 게이트와 접촉하지 않아 게이트 산화막 데미지를 미연에 방지할 수 있어 소자 신뢰도를 향상시킬 수 있다.
본 발명은, 반도체 기판 상에 활성 영역과 필드 영역을 분리되는 필드 절연막을 형성하고, 활성 영역 상의 반도체 기판의 상부 표면에 게이트 산화막을 형성하며, 게이트 산화막의 상부에 터널링 영역과 커플링 영역에 대응하는 하부 폴리 실리콘층을 각각 형성한 후에, 이와 연결되는 금속 플러그를 층간 절연막 상에 각각 형성하고, 그 상부에 금속 플러그와 연결되는 상부 폴리 실리콘층을 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 3은 본 발명의 실시 예에 따른 싱글 폴리 이이피롬 소자를 나타낸 도면이고, 도 4는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬 소자의 단면도이다.
도 3 및 도 4를 참조하면, 도 3에 도시한 바와 같이 FN 터널링 방식의 싱글 폴리 이이피롬 소자는 터널링 게이트를 포함하는 터널링 영역(A’)과 컨트롤 게이트를 포함하는 커플링 영역(B')이 분리되어 있고, 플로팅 게이트(C’및 D')인 금속 플러그, 하부 폴리 실리콘층 및 상부 폴리 실리콘층은 활성 영역과 필드 영역의 경계를 거쳐 터널링 영역(A’)과 커플링 영역(B’)을 연결하도록 형성되며, 금속 플러그를 통해 필드 영역에서 게이트 산화막의 가장자리에 접촉하지 않고 플로팅 게이트가 상부로 이격되어 형성된다. 여기에서, 도 3에 도시된 A'은 리드 트랜지스터 의 소오스/드레인 이온 주입 마스크를 의미하고, a"은 소오스/드레인 영역을 의미한다.
이러한 폴리 실리콘층은 도 4에 도시한 바와 같이 반도체 기판(400) 상에 활성 영역과 필드 영역을 분리되도록(즉, 격리되도록) 예를 들면, 로코스 공정(locos process), STI 공정(shallow trench isolation process) 등을 통해 필드 절연막(402)이 형성되고, 활성 영역 상의 반도체 기판(400)의 상부 표면에 예를 들면, 열산화 공정 등을 통해 게이트 산화막(404)이 형성되며, 게이트 산화막(404)의 상부에 증착된 폴리 실리콘에 대한 패터닝을 통해 터널링 영역(A")과 커플링 영역(B")에 하부 폴리 실리콘층(406)이 각각 형성되고, 그 상부에 형성된 리드 트랜지스터의 소오스/드레인 이온 주입 마스크에 따른 이온 주입 공정을 통해 소오스/드레인 영역(408)이 형성된 후에, 하부 폴리 실리콘층(406)과 연결되는 금속 플러그(412)가 층간 절연막(410) 상에 하부 폴리 실리콘층(406)에 대응하여 각각 형성되며, 그 상부에 금속 플러그(412)와 연결되는 상부 폴리 실리콘층(414)이 형성된다. 여기에서, 하부 폴리 실리콘층(406), 금속 플러그(412) 및 상부 폴리 실리콘층(414)이 터널링 영역(A’)과 커플링 영역(B’)을 연결하는 플로팅 게이트를 형성할 수 있다.
따라서, 게이트 산화막의 상부에 하부 폴리 실리콘층을 형성하고, 하부 폴리 실리콘층과 금속 플러그를 통해 연결된 상부 폴리 실리콘층을 형성하여 플로팅 게이트를 형성함으로써, 활성 영역과 필드 영역의 경계에서의 게이트 산화막 데미지를 미연에 방지할 수 있다.
한편, 도 5a 내지 도 5e는 본 발명의 일 실시 예에 따라 싱글 폴리 이이피롬 소자를 제조하는 과정을 나타낸 공정 순서도이다.
도 5a 내지 도 5e를 참조하면, 반도체 기판(400) 상에 활성 영역과 필드 영역을 격리되도록 예를 들면, 로코스 공정, STI 공정 등을 통해 필드 절연막(402)을 형성한 후에, 필드 절연막(402)으로 격리된 활성 영역 상의 반도체 기판(400)의 상부 표면에 예를 들면, 열산화 공정 등을 통해 도 5a에 도시한 바와 같이 게이트 산화막(404)을 형성한다.
여기에서, 로코스 공정은, 예를 들어 활성 영역과 필드 영역을 정의하는 이온 주입 마스크를 이용하여 이온 주입 공정을 수행한 후, 이에 대한 산화 공정을 수행하는 등의 방식으로 수행될 수 있고, STI 공정은 예를 들어 패드 산화막 및 패드 질화막을 증착하고, 소자 분리 영역을 정의하는 포토레지스트 패턴에 따라 패드 산화막 및 패드 질화막을 패터닝하며, 패터닝된 패드 산화막 및 패드 질화막을 하드마스크로 하여 반도체 기판(400)을 식각한 후에 절연 물질을 매립하고, 그 상부를 예를 들면, 화학적 기계적 연마 공정(CMP) 등을 통해 평탄화하는 등의 방식으로 수행될 수 있다.
그리고, 필드 절연막(402) 및 게이트 산화막(404)이 형성된 반도체 기판(400)의 상부에 폴리 실리콘을 증착한 후에, 이를 패터닝하여 터널링 영역(A’)과 커플링 영역(B’)에 대응하는 각 활성 영역에 하부 폴리 실리콘층(406)을 각각 형성한 후에, 리드 트랜지스터의 소오스/드레인 이온 주입 마스크에 따른 이온 주입 공정을 통해 도 5b에 도시한 바와 같이 반도체 기판(400)의 상부 표면 아래에 소오스/드레인 영역(408)을 형성한다.
다음에, 하부 폴리 실리콘층(406)과 소오스/드레인 영역(408)이 형성된 반도체 기판(400)의 상부에 도 5c에 도시한 바와 같이 층간 절연막(410)을 형성한다. 여기에서, 층간 절연막(410)은 예를 들면, 화학적 기상 증착법(CVD : chemical vapor deposition) 등을 이용하여 예를 들면, TEOS(tetra ethyl ortho silicate), USG(undoped silcate glass), BPSG(boron phosphorus silicate glass), PSG(phosphorus silicate glass) 등의 절연 물질을 증착한 후, 그 상부를 예를 들면, 화학적 기계적 연마 공정(CMP) 등으로 평탄화하여 형성할 수 있다.
한편, 층간 절연막(410)이 형성된 반도체 기판(400)의 상부에 금속 플러그 형성 영역에 대한 패터닝을 통해 콘택홀을 형성한 후에, 형성된 콘택홀을 금속 물질로 매립하고, 그 상부를 층간 절연막(410)이 드러나도록 평탄화하여 도 5d에 도시한 바와 같이 하부 폴리 실리콘층(406)과 각각 연결되는 금속 플러그(412)를 형성한다.
이어서, 금속 플러그(412)가 형성된 반도체 기판(400)의 상부에 폴리 실리콘을 증착한 후 이를 패터닝하여 도 5e에 도시한 바와 같이 금속 플러그(412)를 통해 하부 폴리 실리콘층(406)과 연결되는 상부 폴리 실리콘층(414)을 형성한다. 여기에서, 하부 폴리 실리콘층(406), 금속 플러그(412) 및 상부 폴리 실리콘층(414)이 도 3에 도시한 바와 같은 터널링 영역(A")과 커플링 영역(B')을 연결하는 플로팅 게이트를 형성할 수 있으며, 이러한 금속 플러그(412)를 통해 활성 영역의 게이트 산화막(404) 가장자리에서 플로팅 게이트와 접촉하지 않도록 상부로 이격되어 형성될 수 있다.
따라서, 게이트 산화막의 상부에 하부 폴리 실리콘층을 형성하고, 하부 폴리 실리콘층과 금속 플러그를 통해 연결된 상부 폴리 실리콘층을 형성하여 플로팅 게이트를 형성함으로써, 활성 영역과 필드 영역의 경계에서의 게이트 산화막 데미지를 미연에 방지할 수 있다.
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래에 따른 싱글 폴리 이이피롬 소자를 나타낸 도면,
도 2는 종래에 따른 싱글 폴리 이이피롬 소자의 단면도,
도 3은 본 발명의 실시 예에 따른 싱글 폴리 이이피롬 소자를 나타낸 도면,
도 4는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬 소자의 단면도,
도 5a 내지 도 5e는 본 발명의 일 실시 예에 따라 싱글 폴리 이이피롬 소자를 제조하는 과정을 나타낸 공정 순서도.

Claims (5)

  1. 반도체 기판의 활성 영역과 필드 영역을 분리하는 필드 절연막과,
    상기 활성 영역의 상기 반도체 기판의 상부 표면에 형성된 게이트 산화막과,
    커플링 영역 및 터널링 영역에 각각 대응하는 상기 게이트 산화막의 상부에 각각 형성된 하부 폴리 실리콘층과,
    상기 하부 폴리 실리콘층과 연결되도록 층간 절연막 상에 각각 형성된 금속 플러그와,
    상기 각각 형성된 금속 플러그가 연결되도록 상기 층간 절연막의 상부 표면에 형성된 상부 폴리 실리콘층
    을 포함하는 이이피롬 소자.
  2. 제 1 항에 있어서,
    상기 금속 플러그는, 상기 게이트 산화막의 가장자리에서 상기 하부 폴리 실리콘층 및 상부 폴리 실리콘층과 접촉하지 않도록 형성되는 이이피롬 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 필드 절연막은, 로코스 공정 또는 STI 공정을 통해 형성되는 이이피롬 소자.
  4. 반도체 기판 상에 활성 영역과 필드 영역을 분리되는 필드 절연막을 형성하는 단계와,
    상기 활성 영역 상의 상기 반도체 기판의 상부 표면에 게이트 산화막을 형성하는 단계와,
    터널링 영역과 커플링 영역에 대응하는 상기 게이트 산화막의 상부에 하부 폴리 실리콘층을 각각 형성하는 단계와,
    상기 각각 형성된 하부 폴리 실리콘층을 포함하는 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계와,
    상기 형성된 층간 절연막 상에 상기 하부 폴리 실리콘층과 각각 연결되는 금속 플러그를 형성하는 단계와,
    상기 형성된 금속 플러그를 연결하도록 상기 층간 절연막의 상부 표면에 상부 폴리 실리콘층을 형성하는 단계
    를 포함하는 이이피롬 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 필드 절연막을 형성하는 단계는, 로코스 공정 또는 STI 공정을 통해 수 행되는 이이피롬 소자의 제조 방법.
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