TW201314903A - 化合物半導體裝置及其製造方法 - Google Patents

化合物半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201314903A
TW201314903A TW101126309A TW101126309A TW201314903A TW 201314903 A TW201314903 A TW 201314903A TW 101126309 A TW101126309 A TW 101126309A TW 101126309 A TW101126309 A TW 101126309A TW 201314903 A TW201314903 A TW 201314903A
Authority
TW
Taiwan
Prior art keywords
compound semiconductor
region
gate electrode
layer
electrode
Prior art date
Application number
TW101126309A
Other languages
English (en)
Other versions
TWI481034B (zh
Inventor
Junji Kotani
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW201314903A publication Critical patent/TW201314903A/zh
Application granted granted Critical
Publication of TWI481034B publication Critical patent/TWI481034B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

一種化合物半導體裝置之一實施例包括：一基材；一化合物半導體堆疊結構，其形成在該基材上；及，一閘極電極、一源極電極及一汲極電極，其形成在該化合物半導體堆疊結構上或上方。該化合物半導體堆疊結構包括：一電子通道層；及，一氮化物半導體層，其包括一形成在該電子通道層上之電子供應層。於該閘極電極與該源極電極間之區域及該閘極電極與該汲極電極間之區域之各區域中之銦(In)分率，係比在該閘極電極下方區域中之該氮化物半導體層表面的銦(In)分率低。

Description

化合物半導體裝置及其製造方法 領域
在此說明之實施例係有關於一種化合物半導體裝置及其製造方法。
背景
氮化物半導體之特性在於它們的高飽和電子速度及寬能帶間隙。因此，已廣泛研究氮化物半導體，目的在於利用這些特性將它們應用於高崩潰電壓、高輸出化合物半導體裝置。例如，氮化物半導體之GaN具有一大於Si(1.1eV)及GaAs(1.4eV)之能帶間隙的3.4eV能帶間隙。因此，，GaN具有一大擊穿電場強度。因此GaN極有希望作為用以構成可在高電壓下操作且可產生大輸出之用於電源供應設備之化合物半導體裝置的一材料。
對利用該氮化物半導體之半導體裝置，已有多數報告，其中典型的是場效電晶體，且特別是高電子遷移率電晶體(HEMT)。在一以GaN為主之HEMT、一以AlGaN/GaN為主之HEMT中，使用GaN作為一電子通道層及使用AlGaN作為一電子供應層吸引許多注意。在該以AlGaN/GaN為主之HEMT中，由於在AlGaN與GaN之間晶格常數之差而在該AlGaN層中產生晶格畸變。該畸變導致壓電極化及自發極化，且因此產生一高密度、二維電子氣體(2DEG)。因此預期該以AlGaN/GaN為主之HEMT可作為高效率開關裝置、及 用於電動車之高崩潰電壓電力裝置等。
但是，由於該二維電子氣體之高密度，因此獲得正常關電晶體是困難的。因此對各種技術之研究已朝向解決該問題。習知提案包括藉由在該閘極電極與該電子供應層之間形成一InAlN層使該二維電子氣體消失之一技術。
但是，如果該InAlN層形成且延伸在平面圖中在該閘極電極與該源極電極之間的一區域中，及在該閘極電極與該汲極電極之間的一區域中，則該InAlN層亦會使該2DEG在這些區域(存取區(access area))消失，且因此會提高導通電阻。習知研究已朝向藉由乾式蝕刻移除在該等存取區中之InAlN層。但是，在該等存取區中之InAlN層之乾式蝕刻導致電流崩潰，且因此難以獲得一足夠程度之汲極電流。
[專利文獻1]日本公開專利公報第2009-76845號
[專利文獻2]日本公開專利公報第2007-19309號
概要
本發明之一目的係提供一種可以實現正常關操作同時抑制電流崩潰之化合物半導體裝置及其製造方法。
依據該等實施例之一方面，一種化合物半導體裝置包括：一基材；一化合物半導體堆疊結構，其形成在該基材上；及，一閘極電極、一源極電極及一汲極電極，其形成在該化合物半導體堆疊結構上或上方。該化合物半導體堆疊結構包括：一電子通道層；及，一氮化物半導體層，其包括一形成在該電子通道層上之電子供應層。在該閘極電 極與該源極電極間區域及在該閘極電極與該汲極電極間區域之各區域中，該氮化物半導體層之表面的銦(In)分率，係比在該閘極電極下方區域中之該氮化物半導體層之表面的銦(In)分率低。
依據該等實施例之另一方面，一種製造一化合物半導體裝置之方法包括：在一基材上形成一化合物半導體堆疊結構；及，在該化合物半導體堆疊結構上或上方形成一閘極電極、一源極電極及一汲極電極。形成該化合物半導體堆疊結構之步驟更包含：形成一電子通道層；及，在該電子通道層上形成包括一電子供應層之氮化物半導體層。於該閘極電極與該源極電極間區域及在該閘極電極與該汲極電極間區域之各區域中，該氮化物半導體層之表面銦(In)分率，係比在該閘極電極下方之一區域中之氮化物半導體層之表面銦(In)分率低。
圖式簡單說明
第1A圖是顯示依據一第一實施例之一化合物半導體裝置之結構的橫截面圖；第1B圖是顯示在一含In層中之銦(In)分率之分布的圖表；第2A與2B圖是顯示該含In層之功能之一例的圖表；第3A至3L是依序顯示製造依據第一實施例之化合物半導體裝置之一方法的橫截面圖；第4圖是顯示依據一第二實施例之一化合物半導體裝置之結構的橫截面圖； 第5圖是顯示依據一第三實施例之一化合物半導體裝置之結構的橫截面圖；第6A至6E是依序顯示製造一第四實施例之化合物半導體裝置之一方法的橫截面圖；第7圖是顯示依據一第五實施例之一化合物半導體裝置之結構的橫截面圖；第8A至8L是依序顯示製造依據第五實施例之化合物半導體裝置之一方法的橫截面圖；第9圖是顯示依據一第六實施例之一化合物半導體裝置之結構的橫截面圖；第10圖是顯示依據一第七實施例之一化合物半導體裝置之結構的橫截面圖；第11A至11E是依序顯示製造依據一第八實施例之化合物半導體裝置之一方法的橫截面圖；第12圖是顯示依據一第九實施例之一獨立封裝體之圖；第13圖是顯示依據一第十實施例之一功率因子修正(PFC)電路之配線圖；第14圖是顯示依據一第十一實施例之一電源供應設備之配線圖；第15圖是顯示依據一第十二實施例之一高頻放大器之配線圖；第16圖是顯示一第一實驗之結果之圖表。
第17圖是顯示一第二實驗之結果之圖表。
第18A與18B圖是顯示一參考例之一化合物半導體裝置之橫截面圖；及第19A與19B圖是顯示一第三實驗及一第四實驗之結果的圖表。
實施例之說明
以下將參照附圖詳細說明多數實施例。
(第一實施例)
以下將說明第一實施例。第1A圖是依據第一實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
在第一實施例中，如第1A圖所示，一化合物半導體堆疊結構7係形成在一例如Si基材之基材1上。該化合物半導體堆疊結構7包括一初始層2a，一緩衝層2b，一電子通道層3，一分隔層4，一電子供應層5及一含In層6。例如，該初始層2a可以是一大約160nm厚之AlN層。例如，該緩衝層2b可為多數AlxGa1-xN(0.2<x<0.8)層之堆疊層，且該堆疊層具有一由該初始層2a側向該電子通道層3側逐漸減少之Al分率。例如，該緩衝層2b可具有500nm左右之厚度。例如，該電子通道層3可以是未刻意以一雜質摻雜之一大約1μm厚之i-GaN層。例如，該分隔層4可以是未刻意以一雜質摻雜之一大約5nm厚之i-Al0.2Ga0.8N層。該電子供應層5可以是例如，一大約20nm厚之n型Al0.2Ga0.8N層。例如，該電子供應層5可以大約5×1018/cm3之Si作為一n型雜質摻雜。例如，該 含In層6可以是一大約10nm厚之InAlN層。該分隔層4，該電子供應層5及該含In層6是該氮化物半導體層之一例。
界定一元件區域之一元件隔離區域20係形成在該化合物半導體堆疊結構7中。在該元件區域中，一源極電極11s及一汲極電極11d係形成在該含In層6上。一絕緣膜12係形成為用以在該含In層6上覆蓋該源極電極11s及該汲極電極11d。一開口13g係形成在該絕緣膜12中在一平面圖中在該源極電極11s與該汲極電極11d之間的一位置，且一閘極電極11g係形成在該開口13g中。一絕緣膜14形成為用以在該絕緣膜12上覆蓋該閘極電極11g。雖然用於該等絕緣膜12與14之材料沒有特別限制，但是，例如，可使用一Si氮化物膜。該等絕緣膜12與14是終止膜之一例。
該含In層6包括一In排除區域6a。該In排除區域6a係位在除了在平面圖中一與該閘極電極11g重疊之區域以外的該含In層6之表面部份中。在除了該In排除區域6a以外之該含In層6之區域中的In分率如後所述地實質是固定的，而在該In排除區域6a中之In分率(In組分)向表面(向該In排除區域6a之較淺部份)減少，如第1B圖所示。
在此，將說明該含In層6及該In排除區域6a之組分。在該實施例中，如果沒有含In層6，則由於該電子通道層3之GaN與該電子供應層5之AlGaN之間的晶格常數差，2DEG會出現在該電子通道層3之表面部份中。另一方面，如果在該電子供應層5上有該含In層6，則該2DEG依該等組分消失。該實施例採用一可以使在該閘極電極11g下方之區域中 之大部份2DEG消失的組分(例如，In分率：0.35至0.40)。
因此，該2DEG幾乎不存該閘極電極11g下方，且這可在該實施例中產生正常關操作。另一方面，由於該In排除區域6a之In分率未高到足以使大部份2DEG消失，所以具有一足夠濃度值之2DEG存在位在平面圖中該In排除區域6a下方之一區域，或在一存取區中。因此該導通電阻可被抑制至一低值。此外，例如，該In排除區域6a可如稍後詳述地藉由退火形成，不需要乾式蝕刻。可避免在乾式蝕刻程序中會另外由損壞導致之電流崩潰。
此外，由於該In排除區域6a之組分比該含In層6之剩餘區域之組分更接近AlN，使得該In排除區域6a具有一大能帶間隙，如第2A圖所示。因此，如第2B圖所示，與沒有In排除區域6a之情形比較，形成一對該閘極電極11g之較高肖特基(Schottky)障壁，且因此可抑制電子(漏電流)橫向注入該表面部份。雖然電子注入該表面部份會改變該等阱之帶電，且會使操作不穩定並以電流崩潰代表，但是該實施例可抑制該不一致。
如上所述，可藉由該實施例獲得極佳特性。
以下，將說明製造依據第一實施例之以GaN為主之HEMT(化合物半導體裝置)的一方法。第3A圖至第3L圖是依序顯示製造依據第一實施例之以GaN為主之HEMT(化合物半導體裝置)之方法的橫截面圖。
首先，如第3A圖所示，在該基材1上形成該化合物半導體堆疊結構7。在形成該化合物半導體堆疊結構7之程序 中，可藉由一例如金屬有機汽相磊晶(MOVPE)及分子束磊晶(MBE)之結晶成長程序形成該初始層2a、該緩衝層2b、該電子通道層3、該分隔層4、該電子供應層5及該含In層6。在藉由MOVPE形成該AlN層、該AlGaN層及該GaN層之程序中，可使用作為一Al源之三甲基鋁(TMA)氣體、作為一Ga源之三甲基鎵(TMG)氣體及作為一N源之氨(NH3)氣的一混合氣體。在該程序中，三甲基鋁氣體及三甲基鎵氣體之供給之開/關及流速係依據欲成長之化合物半導體層之組分適當地設定。一共用於所有化合物半導體層之氨氣之流速係設定為大約100ccm至10Lm。例如，成長壓力可調整為大約50Torr至300Torr，且成長溫度可調整為大約1000℃至1200℃。例如，在成長該等n型化合物半導體層之程序中，可藉由添加包含Si之SiH4氣體以一預定流速加入一混合氣體而將Si摻雜至該等化合物半導體層中。Si之劑量係調整為大約1×1018/cm3至1×1020/cm3，且為，例如，5×1018/cm3左右。在形成InAlN層之程序中，可使用作為一Al源之三甲基鋁(TMA)氣體、作為一In源之三甲基銦(TMI)氣體及作為一N源之氨(NH3)氣的一混合氣體。在該程序中，例如，成長壓力可調整為大約50Torr至200Torr，且成長溫度可調整為大約650℃至800℃。
接著，如第3B圖所示，在該化合物半導體堆疊結構7中形成界定元件區域之元件隔離區域20。在形成該元件隔離區域20之程序中，例如，在該化合物半導體堆疊結構7上形成一光阻圖案以選擇性地暴露欲形成該元件隔離區域20 之區域，且穿過作為一遮罩使用之光阻圖案植入例如Ar離子之離子。或者，可藉由使用一含氯氣體乾式蝕刻穿過作為一蝕刻遮罩使用之光阻圖案來蝕刻該化合物半導體堆疊結構7。
然後，如第3C圖所示，在整個表面上形成一氮化矽膜21。該氮化矽膜21係藉由，例如，電漿加強化學蒸氣沈積(CVD)程序形成，且係大約100nm厚。或者，在形成該含In層6後，可在形成該元件隔離區域20之前形成該氮化矽膜21。在這情形下，例如，可使用SiH4氣體作為一源氣體，且成長之氮化矽膜21係大約10nm厚。
接著，如第3D圖所示，塗布一光阻且接著使其圖案化，以藉此形成一抗蝕圖案22以便覆蓋欲形成該閘極電極之一區域，且暴露剩餘區域。
接著，如第3E圖所示，藉由使用該抗蝕圖案22作為一蝕刻遮罩，及使用一以HF為主之溶液濕式蝕刻來蝕刻該氮化矽膜21。因此，該含In層6之表面暴露在該以GaN為主之HEMT之存取區中。接著移除該抗蝕圖案22。
然後，在一非氧化環境中進行退火以藉此由該含In層6之表面部份排除銦(In)。因此，如第3F圖所示，該In分率為低之In排除區域6a係形成在該含In層6之表面部份中(請參見第1B圖)。可用於構成該非氧化環境之氣體沒有特別限制，包括N2氣體、H2氣體、或N2氣體與H2氣體之混合氣體。雖然該退火之溫度沒有特別限制，但是宜調整為700℃至800℃左右，且至，例如，750℃左右。當該In排除區域6a 形成時，一高濃度2DEG出現在該In排除區域6a下方之該電子通道層3之表面部份中。
接著，如第3G圖所示，在該含In層6上形成該源極電極11s及該汲極電極11d。該源極電極11s及該汲極電極11d可藉由，例如，一剝離程序形成。更詳而言之，形成一光阻圖案以暴露欲形成該源極電極11s及該汲極電極11d之區域，且藉由一蒸發程序同時使用，例如，該光阻圖案作為一成長遮罩而在整個表面上形成一金屬膜，接著與沈積在光阻圖案上之金屬膜之部份一起移除該光阻圖案。在形成該金屬膜之程序中，例如，可形成一大約100nm厚之Ti膜，且可接著形成一大約300nm厚之Al膜。接著，例如，在一N2氣體環境中以400℃至1000℃(例如，以600℃)將該等金屬膜退火(例如，藉由快速熱退火(RTA))以便形成歐姆特性。
然後，如第3H圖所示，藉由濕式蝕刻移除該氮化矽膜21。接著，如第3I圖所示，在整個表面上形成該絕緣膜12。該絕緣膜12宜，例如，藉由原子層沈積(ALD)，電漿加強化學蒸氣沈積法(CVD)，或濺鍍形成。
接著，如第3J圖所示，在該絕緣膜12中在平面圖中在該源極電極11s與該汲極電極11d之間的一位置形成該開口13g。在這程序中，例如，沒有In排除區域6a形成於其中之該含In層6可在平面圖與該開口13g重疊。
接著，如第3K圖所示，在該開口13g中形成該閘極電極11g。該閘極電極11g可藉由，例如，一剝離程序形成。更詳而言之，形成一光阻圖案以暴露欲形成該閘極電極11g之 一區域，且藉由一蒸發程序同時使用，例如，該光阻圖案作為一成長遮罩而在整個表面上形成一金屬膜，接著與沈積在光阻圖案上之金屬膜之部份一起移除該光阻圖案。在形成該金屬膜之程序中，例如，可形成一大約50nm厚之Ni膜，且可接著形成一大約300nm厚之Au膜。接著，如第3L圖所示，在該絕緣膜12上方形成該絕緣膜14以覆蓋該閘極電極11g。
因此可製造依據第一實施例之以GaN為主之HEMT。
(第二實施例)
以下，將說明一第二實施例。第4圖是顯示依據第二實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
與使該閘極電極11g與該化合物半導體堆疊結構7肖特基接觸之第一實施例不同，第二實施例在該閘極電極11g與該化合物半導體堆疊結構7之間採用該絕緣膜12，以便讓該絕緣膜12作為一閘極絕緣膜。簡言之，該開口13g未形成在該絕緣膜12中，且採用一MIS型結構。
又，如此構成之第二實施例，在存在該In排除區域6a之情形下，類似於第一實施例，成功地達成抑制該電流崩潰之效果，同時實現正常關操作。
用於該絕緣膜12之材料沒有特別限制，其中較佳例包括Si、Al、Hf、Zr、Ti、Ta及W之氧化物、氮化物或氧氮化物。特別理想的是氧化鋁。該絕緣膜12之厚度可以是2nm至200nm，且是例如，10nm左右。
(第三實施例)
以下將說明一第三實施例。第5圖是顯示依據第三實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
與使該源極電極11s及該汲極電極11d形成在該含In層6之第一實施例不同，在該第三實施例中凹部10s與10d形成在該含In層6上，且該源極電極11s及該汲極電極11d係分別形成在該等凹部10s與10d中。
又，如此構成之第三實施例，在存在該In排除區域6a之情形下，類似於第一實施例，成功地達成抑制該電流崩潰之效果，同時實現正常關操作。
依據第三實施例之化合物半導體裝置可透過以下步驟製造。在該In排除區域6a形成後(第3F圖)，及在形成該源極電極11s與該汲極電極11d之前(第3G圖)，形成該等凹部10s與10d。接著在該等凹部10s與10d中分別形成該源極電極11s及該汲極電極11d。在形成該等凹部10s與10d之程序中，例如，在該化合物半導體堆疊結構7上形成一光阻圖案以選擇性地暴露欲形成該等凹部10s與10d之區域，且藉由使用一含氯氣體乾式蝕刻穿過作為一蝕刻遮罩使用之光阻圖案來蝕刻該含In層6。或者，亦可藉由在以下所述之一第四實施例之一方法獲得類似於第三實施例之一結構。
(第四實施例)
以下，將說明一第四實施例。第6A圖至第6E圖係依序顯示依據第四實施例之以GaN為主之HEMT(化合物半導體 裝置)之一方法的橫截面圖。
在該實施例中，首先，類似於該第一實施例地進行(第3E圖)直到濕式蝕刻(圖案化)該氮化矽膜21及移除該抗蝕圖案22之程序。接著，如第6A圖所示，在該含In層6中形成該等凹部10s與10d。然後，如第6B圖所示，分別在該等凹部10s與10d中形成該源極電極11s及該汲極電極11d。
接著，例如，在一氮環境中以400℃至1000℃(例如，以600℃)進行退火(例如，RTA)以藉此產生歐姆特性，且使銦(In)由該含In層6之表面部份排除。因此，如第6C圖所示，具有一較低銦分率之In排除區域6a形成在該含In層6之表面部份中。簡言之，在該實施例中，用以產生歐姆特性之退火亦對於形成該In排除區域6a是有效的。
接著，如第6D圖所示，藉由濕式蝕刻移除該氮化矽膜21。然後，類似於第一實施例地進行包含由形成該絕緣膜12到形成該絕緣膜14之程序，如第6E圖所示。
依據第四實施例，退火之次數可比在第一實施例中之退火次數少。
(第五實施例)
以下將說明第五實施例。第7圖是依據第五實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
在第五實施例中，如第7圖所示，一化合物半導體堆疊結構37係形成在一例如Si基材之基材31上。該化合物半導體堆疊結構37包括一初始層32a，一緩衝層32b，一電子通 道層33及一含In層36。例如，該初始層32a可以是一大約160nm厚之AlN層。例如，該緩衝層32b可為多數AlxGa1-xN(0.2<x<0.8)層之堆疊層，且該堆疊層具有一由該初始層32a側向該電子通道層33側逐漸減少之Al分率。例如，該緩衝層32b可具有500nm左右之厚度。例如，該電子通道層33可以是未刻意以一雜質摻雜之一大約1μm厚之i-GaN層或一I-AlGaN層。例如，該含In層6可以是一大約10nm厚之InAlN層。該含In層6是該氮化物半導體層之一例。
界定一元件區域之一元件隔離區域20係形成在該化合物半導體堆疊結構37中。在該元件區域中，該源極電極11s及該汲極電極11d係形成在該含In層36上。該絕緣膜12係形成為用以在該含In層36上覆蓋該源極電極11s及該汲極電極11d。一開口13g係形成在該絕緣膜12中在一平面圖中在該源極電極11s與該汲極電極11d之間的一位置，且該閘極電極11g係形成在該開口13g中。該絕緣膜14形成為用以在該絕緣膜12上覆蓋該閘極電極11g。雖然用於該等絕緣膜12與14之材料沒有特別限制，但是，例如，可使用一Si氮化物膜。該等絕緣膜12與14是終止膜之一例。
該含In層36包括一In排除區域36a。該In排除區域36a係位在除了在平面圖中一與該閘極電極11g重疊之區域以外的該含In層36之表面部份中。在除了該In排除區域36a以外之該含In層36之區域中的In分率如後所述地實質是固定的，而類似於在第一實施例中之In排除區域6a，在該In排除區域36a中之In分率(In組分)向表面(向該In排除區域36a之 較淺部份)減少。
在此，將說明該含In層36及該In排除區域36a之組分。在該實施例中，可決定該含In層36之組分以便依據在該電子通道層33之GaN與該含In層36之InAlN(例如，In分率：0.30)之晶格常數之間的關係，抑制2DEG在平面圖中該In排除區域36a不存在之一區域中，或在該閘極電極11g下方之一區域中的該電子通道層33之表面部份中產生。
因此，該2DEG幾乎不存該閘極電極11g下方，且這可在該實施例中產生正常關操作。另一方面，由於該In排除區域36a之In分率未高到足以抑制2DEG產生，所以具有一足夠濃度值之2DEG存在位在平面圖中該In排除區域36a下方之一區域，或在一存取區中。換言之，在該實施例中該In排除區域36a係作為該電子供應層。因此該導通電阻可被抑制至一低值。此外，例如，該In排除區域36a可如稍後詳述地藉由退火形成，不需要乾式蝕刻。可避免在乾式蝕刻程序中會另外由損壞導致之電流崩潰。此外，藉由類似於第一實施例地抑制電子注射，可抑制由於電子注入產生之操作不穩定性。
此外，在第五實施例中之氮化物半導體層之數目比在第一實施例中者少。換言之，在不同材料之間的界面數較少。界面之數目越大，使操作不穩定之阱階數目越大。依據第五實施例，與第一實施例比較，可得到較穩定之操作。該第五實施例之另一優點是在不同材料間之每一界面實施之在微控制下成長條件大幅變化的次數可減少。
如上所述，可藉由該實施例獲得極佳特性。
以下，將說明製造依據第五實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之一方法。第8A圖至第8L圖係依序顯示依據第五實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之方法的橫截面圖。
首先，如第8A圖所示，在該基材31上形成該化合物半導體堆疊結構37。在形成該化合物半導體堆疊結構37之程序中，可藉由一例如MOVPE或MBE之結晶成長形成該初始層32a、該緩衝層32b、該電子通道層33及該含In層36。除了用以形成該含In層36混合氣體之組分以外，該等成長條件可類似於用於第一實施例中之初始層2a、緩衝層2b、電子通道層3及含In層6者。
接著，如第8B圖至第8D圖，在該化合物半導體堆疊結構37中界定一元件區域，在整個表面上形成該氮化矽膜21，且形成該抗蝕圖案22以便覆蓋欲形成該閘極電極之一區域，且暴露剩餘區域。然後，如第8E圖所示，類似於第一實施例，藉由使用一以HF為主之溶液濕式蝕刻穿過作為一蝕刻遮罩使用之抗蝕圖案22來蝕刻該氮化矽膜21。因此，該含In層36之表面暴露在其對應於以GaN為主之HEMT之存取區的部份中。接著移除該抗蝕圖案22。
接著，類似於第一實施例，在一非氧化環境中進行退火以藉此由該含In層36之表面部份排除銦(In)。因此，如第8F圖所示，在該含In層36之表面部份中形成具有一較低In分率之In排除區域36a。當該In排除區域36a形成時，一高濃 度2DEG出現在該In排除區域36a下方之該電子通道層33之表面部份中。
接著，如第8G圖至第8I圖所示，類似於第一實施例，形成該源極電極11s及該汲極電極11d，進行退火以產生歐姆特性，藉由濕式蝕刻移除該氮化矽膜21，且形成該絕緣膜12。
接著，如第8J圖至第8L圖所示，類似於第一實施例，形成該開口13g，形成該閘極電極11g，且接著形成該絕緣膜14。
因此可製造依據第五實施例之化合物半導體裝置。
(第六實施例)
以下將說明第六實施例。第9圖是依據第六實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
與使該閘極電極11g與該化合物半導體堆疊結構37肖特基接觸之第五實施例不同，類似於第二實施例，第六實施例在該閘極電極11g與該化合物半導體堆疊結構37之間採用該絕緣膜12，以便讓該絕緣膜12作為一閘極絕緣膜。簡言之，該開口13g未形成在該絕緣膜12中，且採用一MIS型結構。
又，如此構成之第六實施例，在存在該In排除區域36a之情形下，類似於第二實施例，成功地達成抑制該電流崩潰之效果，同時實現正常關操作。
用於該絕緣膜12之材料沒有特別限制，其中較佳例包 括Si、Al、Hf、Zr、Ti、Ta及W之氧化物、氮化物或氧氮化物。特別理想的是氧化鋁。該絕緣膜12之厚度可以是2nm至200nm，且是例如，10nm左右。
(第七實施例)
以下將說明一第七實施例。第10圖是顯示依據第七實施例之一以GaN為主之HEMT(化合物半導體裝置)之結構的橫截面圖。
與使該源極電極11s及該汲極電極11d形成在該含In層36之第五實施例不同，類似於第三實施例，在該第七實施例中凹部10s與10d形成在該平坦含In層36上，且該源極電極11s及該汲極電極11d係分別形成在第三實施例中之凹部10s與10d中。
又，如此構成之第七實施例，在存在該In排除區域36a之情形下，類似於第六實施例，成功地達成抑制該電流崩潰之效果，同時實現正常關操作。
類似於第三實施例，依據第七實施例之化合物半導體裝置可透過以下步驟製造。在該In排除區域36a形成後(第8F圖)，及在形成該源極電極11s與該汲極電極11d之前(第8G圖)，形成該等凹部10s與10d。在該等凹部10s與10d中分別形成該源極電極11s及該汲極電極11d。或者，亦可藉由在以下所述之一第八實施例之一方法獲得類似於第七實施例之一結構。
(第八實施例)
以下，將說明一第八實施例。第11A圖至第11E圖係依 序顯示依據第八實施例之以GaN為主之HEMT(化合物半導體裝置)之一方法的橫截面圖。
在該實施例中，首先，類似於該第五實施例地進行(第8E圖)直到濕式蝕刻(圖案化)該氮化矽膜21及移除該抗蝕圖案22之程序。接著，如第11A圖所示，在該含In層36中形成該等凹部10s與10d。然後，如第11B圖所示，分別在該等凹部10s與10d中形成該源極電極11s及該汲極電極11d。
接著，例如，在一N2氣體環境中以400℃至1000℃(例如，以600℃)進行退火(例如，RTA)以藉此產生歐姆特性，且使銦(In)由該含In層36之表面部份排除。因此，如第11C圖所示，具有一較低銦分率之In排除區域36a形成在該含In層36之表面部份中。簡言之，在該實施例中，類似於第四實施例，用以產生歐姆特性之退火亦對於形成該In排除區域36a是有效的。
接著，如第11D圖所示，藉由濕式蝕刻移除該氮化矽膜21。然後，類似於第五實施例地進行包含由形成該絕緣膜12到形成該絕緣膜14之程序，如第11E圖所示。
依據第八實施例，退火之次數可比在第五實施例中之退火次數少。
(第九實施例)
一第九實施例係有關於包括一以GaN為主之HEMT之一化合物半導體裝置之一獨立封裝體。第12圖是顯示依據第九實施例之獨立封裝體之圖。
在第九實施例中，如第12圖所示，依據第一至第八實 施例中任一實施例之化合物半導體裝置之一HEMT晶片210之一背面係使用一例如焊料之晶粒附接劑234固定在一焊墊233(晶粒墊)。例如一Al線之一線235d之一端係接合於一與該汲極電極11d連接之汲極墊226d，且該線235d之另一端接合於一與該焊墊233一體結合之汲極引線232d。例如一Al線之一線235s之一端係接合於一與該源極電極11s連接之源極墊226s，且該線235s之另一端接合於一與該焊墊233分開之源極引線232s。例如一Al線之一線235g之一端係接合於一與該閘極電極11g連接之閘極墊226g，且該線235g之另一端接合於一與該焊墊233分開之閘極引線232g。該焊墊233，該HEMT晶片210等係以一模製樹脂231封裝，以使該閘極引線232g之一部份，該汲極引線232d之一部份，及該源極引線232s之一部份向外突出。
該獨立封裝體可例如，藉由以下步驟製造。首先，該HEMT晶片210使用一例如焊料之晶粒附接劑234與一引線框之焊墊233接合。接著，利用該等線235g、235d與235s，分別藉由線結合，該閘極墊226g與該引線框之閘極引線232g連接，該汲極墊226d與該引線框之汲極引線232d連接，且該源極墊226s與該引線框之源極引線232s連接。接著模製該模製樹脂231係藉由一轉移模製程序進行。然後切除該引線框。
(第十實施例)
以下，將說明一第十實施例。該第十實施例係有關於一PFC(功率因子修正)電路，且該PFC電路裝設有包括一以 GaN為主之HEMT之一化合物半導體裝置。第13圖是顯示依據第十實施例之PFC電路之配線圖。
該PFC電路250包括一開關元件(電晶體)251，一二極體252，一扼流線圈253，電容器254與255，一二極體電橋256，及一AC電源(AC)257。該開關元件251之汲極電極，該二極體252之陽極端子，及該扼流線圈253之一端子互相連接。該開關元件251之源極電極，該電容器254之一端子，及該電容器255之一端子互相連接。該電容器254之另一端子及該扼流線圈253之另一端子互相連接。該電容器255之另一端子及該二極體252之陰極端子互相連接。一閘極驅動器係與該開關元件251之閘極電極連接。該AC257係透過該二極體電橋256連接在該電容器254之兩端子之間。一DC電源(DC)係連接在該電容器255之兩端子之間。在該實施例中，依據第一至第八實施例中任一實施例之化合物半導體裝置係作為該開關元件251使用。
在製造該PFC電路250之程序中，例如，該開關元件251係藉由例如焊料與該二極體252，扼流線圈253等連接。
(第十一實施例)
以下，將說明一第十一實施例。該第十一實施例係有關於一電源供應設備，且該電源供應設備裝設有包括一以GaN為主之HEMT之一化合物半導體裝置。第14圖是顯示依據第十一實施例之電源供應設備之配線圖。
該電源供應設備包括一高電壓一次側電路261，一低電壓二次側電路262，及一配置在該一次側電路261與該二次 側電路262之間的變壓器263。
該一次側電路261包括依據第十實施例之PFC電路250，及連接在該PFC電路250之一電容器255之兩端子之間的一反相電路，該反相電路可為，例如，一全橋式反相器電路260。該全橋式反相器電路260包括多數(在這例子中為四個)開關元件264a、264b、264c與264d。
該二次側電路262包括多數(在這例子中為三個)開關元件265a、265b與265c。
在該實施例中，依據第一至第八實施例中任一實施例之化合物半導體裝置係供PFC電路250之開關元件251使用，且供該全橋式反相器電路260之開關元件264a、264b、264c與264d使用。該PFC電路250及該全橋式反相器電路260係該一次側電路261之組件。另一方面，一以矽為主之一般MIS-FET(場效電晶體)係供該二次側電路262之開關元件265a、265b與265c使用。
(第十二實施例)
以下，將說明一第十二實施例。該第十二實施例係有關於一高頻放大器，且該高頻放大器裝設有包括一以GaN為主之HEMT之一化合物半導體裝置。第15圖是顯示依據第十二實施例之高頻放大器之配線圖。
該高頻放大器包括一數位預失真電路271，混合器272a與272b及一功率放大器273。
該數位預失真電路271補償輸入信號之非直線畸變。該混合器272a混合該非直線畸變已被補償之輸入信號與一 AC信號。該功率放大器273包括依據第一至第八實施例中任一實施例的化合物半導體裝置，且放大與一AC信號混合之輸入信號。在該實施例之所示例子中，在該輸出側之信號可藉由該混合器272b在開關時與一AC信號混合，且送回該數位預失真電路271。
供該化合物半導體堆疊結構使用之化合物半導體層之組分沒有特別限制，且可使用GaN、AlN、InN等。又，亦可使用GaN、AlN、InN等之混合結晶。用以構成含有該含In層之氮化物半導體層不特別限於InAlN，且可以是InxAlyGa1-x-yN(0<x1，0y<1，x+y1)等。
該閘極電極、該源極電極及該汲極電極之構形不限於在上述實施例中所述者。例如，它們可以由一單層構成。形成這些電極之方法不限於該剝離程序。在形成該源極電極及該汲極電極後退火可省略，只要可獲得該歐姆特性即可。該閘極電極可被退火。
該閘極電極、該源極電極及該汲極電極之構形不限於在上述實施例中所述者。例如，它們可以由一單層構成。形成這些電極之方法不限於該剝離程序。在形成該源極電極及該汲極電極後退火可省略，只要可獲得該歐姆特性即可。該閘極電極可被退火。
該基材可以是一碳化矽(SiC)基材，一藍寶石基材，一矽基材，一GaN基材，一GaAs基材等。該基材可以是導電，半絕緣及絕緣基材中任一種。在考慮成本之情形下，使用一Si基材(例如，一具有(111)平面之Si基材)、SiC基材或藍 寶石基材是較佳的。又，用以構成該等獨立層之厚度及材料不限於在該等實施例中所述者。
以下，將說明由本發明人等進行的實驗。
(第一實驗)
在一第一實驗中，形成一In0.4Al0.6N，接著在各種不同溫度退火，且在退火後測量In分率。該退火係在一N2環境中進行10分鐘。結果顯示在第16圖中。
該In分率強力地依據退火溫度決定，且最有效之In排除發生在700℃至800℃，如第17圖所示。
(第二實驗)
在一第二實驗中，該等化合物半導體裝置係類似於第五實施例地製造，但是改變退火溫度，且得到在該退火溫度與最大汲極電流之間之一關係。結果顯示在第17圖中。
當該退火溫度升高時，存取電阻減少，且最大汲極電流增加，如第17圖所示。這是由於退火溫度越高，In排除越顯著且In分率越低，及該In分率越低，該自發極化及壓電極化越強且該2DEG更明顯地產生之現象的緣故。
(第三實驗)
在一第三實驗中，對於第五實施例及一顯示在第18A圖中之第一參考例取得閘極電壓與汲極電流之間的關係。結果顯示在第19A圖中。請注意第一參考例包括一不包括該In排除區域36a之含In層136，取代第五實施例之含In層36。
在該含In層36存在之情形下，第五實施例係存取電阻低且最大汲極電流高，如第19A圖所示。此外，當存取電阻 減少時，該閘極電極之控制性(互導性gm)增加。因此可了解的是第五實施例成功地產生改善閘極控制性及增加最大汲極電流之效果。
(第四實驗)
在一第四實驗中，對於第五實施例及一顯示在第18B圖中之第二參考例，在藉由對該汲極電極11d施加一高偏壓而加壓後，取得汲極電壓VDS與汲極電流之間的關係。換言之，這實驗係有關於研究電流崩潰之程度。結果顯示在第19B圖中。請注意第二參考例包括一不包括該In排除區域6a且已實施乾式蝕刻以產生2DEG之含In層106，取代第一實施例之含In層6。
與第二參考例比較，第五實施例之電流崩潰大幅度地減少，如第19B圖所示。這可主要歸因於三個以下因素。
首先，在第二參考例中，由於進行乾式蝕刻以便移除該含In層106，該存取區中留有許多破壞。因此，有許多成為電流崩潰原因之阱階，且因此該汲極電流在一施加於該汲極電極之大偏壓負載下大幅減少。相反地，由於不是藉由乾式蝕刻移除該含In層36，第五實施例沒有成為導致阱階原因之蝕刻破壞。這便是抑制該電流崩潰之原因。
第二，第二參考例在InAlN與AlGaN之間具有界面。在這些氮化物半導體層之成長程序中，由於成長條件在該界面大幅變化，可能會產生許多阱階。相反地，第五實施例在InAlN與AlGaN之間沒有界面，使得成為電流崩潰原因之阱階的數目較少，且因此成功地抑制電流崩潰。
第三，包括該In排除區域6a之含In層6之表面部份中的In分率係比在該含In層106中之In分率低。第五實施例因此具有與該閘極電極11g接觸之半導體層之較大能帶間隙，且對該閘極電極11g之肖特基障壁提高。因此，漏電流比較不會由該閘極電極11g流向表面，且因此可抑制可能成為電流崩潰原因之電子注入表面部份的情形。
依據上述化合物半導體裝置等，在具有一適當調整之In分率且形成在該電子通道層上方之氮化物半導體層存在的情形下，可以實現正常關操作同時抑制電流崩潰。
1‧‧‧基材
2a‧‧‧初始層
2b‧‧‧緩衝層
3‧‧‧電子通道層
4‧‧‧分隔層
5‧‧‧電子供應層
6‧‧‧含In層
6a‧‧‧In排除區域
7‧‧‧化合物半導體堆疊結構
10s,10d‧‧‧凹部
11d‧‧‧汲極電極
11g‧‧‧閘極電極
11s‧‧‧源極電極
12‧‧‧絕緣膜
13g‧‧‧開口
14‧‧‧絕緣膜
20‧‧‧元件隔離區域
21‧‧‧氮化矽膜
22‧‧‧抗蝕圖案
31‧‧‧基材
32a‧‧‧初始層
32b‧‧‧緩衝層
33‧‧‧電子通道層
36‧‧‧含In層
36a‧‧‧In排除區域
37‧‧‧化合物半導體堆疊結構
106‧‧‧含In層
136‧‧‧含In層
210‧‧‧HEMT晶片
226d‧‧‧汲極墊
226g‧‧‧閘極墊
226s‧‧‧源極墊
231‧‧‧模製樹脂
232d‧‧‧汲極引線
232g‧‧‧閘極引線
232s‧‧‧源極引線
233‧‧‧焊墊(晶粒墊)
234‧‧‧晶粒附接劑
235d,235g,235s‧‧‧線
250‧‧‧PFC電路
251‧‧‧開關元件(電晶體)
252‧‧‧二極體
253‧‧‧扼流線圈
254,255‧‧‧電容器
256‧‧‧二極體電橋
257‧‧‧AC電源(AC)
260‧‧‧全橋式反相器電路
261‧‧‧一次側電路
262‧‧‧二次側電路
263‧‧‧變壓器
264a,264b,264c,264d‧‧‧開關元件
265a,265b,265c‧‧‧開關元件
271‧‧‧數位預失真電路
272a,272b‧‧‧混合器
273‧‧‧功率放大器
第1A圖是顯示依據一第一實施例之一化合物半導體裝置之結構的橫截面圖；第1B圖是顯示在一含In層中之銦(In)分率之分布的圖表；第2A與2B圖是顯示該含In層之功能之一例的圖表；第3A至3L是依序顯示製造依據第一實施例之化合物半導體裝置之一方法的橫截面圖；第4圖是顯示依據一第二實施例之一化合物半導體裝置之結構的橫截面圖；第5圖是顯示依據一第三實施例之一化合物半導體裝置之結構的橫截面圖；第6A至6E是依序顯示製造一第四實施例之化合物半導體裝置之一方法的橫截面圖；第7圖是顯示依據一第五實施例之一化合物半導體裝 置之結構的橫截面圖；第8A至8L是依序顯示製造依據第五實施例之化合物半導體裝置之一方法的橫截面圖；第9圖是顯示依據一第六實施例之一化合物半導體裝置之結構的橫截面圖；第10圖是顯示依據一第七實施例之一化合物半導體裝置之結構的橫截面圖；第11A至11E是依序顯示製造依據一第八實施例之化合物半導體裝置之一方法的橫截面圖；第12圖是顯示依據一第九實施例之一獨立封裝體之圖；第13圖是顯示依據一第十實施例之一功率因子修正(PFC)電路之配線圖；第14圖是顯示依據一第十一實施例之一電源供應設備之配線圖；第15圖是顯示依據一第十二實施例之一高頻放大器之配線圖；第16圖是顯示一第一實驗之結果之圖表。
第17圖是顯示一第二實驗之結果之圖表。
第18A與18B圖是顯示一參考例之一化合物半導體裝置之橫截面圖；及第19A與19B圖是顯示一第三實驗及一第四實驗之結果的圖表。
1‧‧‧基材
2a‧‧‧初始層
2b‧‧‧緩衝層
3‧‧‧電子通道層
4‧‧‧分隔層
5‧‧‧電子供應層
6‧‧‧含In層
6a‧‧‧In排除區域
7‧‧‧化合物半導體堆疊結構
11d‧‧‧汲極電極
11g‧‧‧閘極電極
11s‧‧‧源極電極
12‧‧‧絕緣膜
13g‧‧‧開口
14‧‧‧絕緣膜
20‧‧‧元件隔離區域

Claims (17)

  1. 一種化合物半導體裝置，包含：一基材；一化合物半導體堆疊結構，其形成在該基材上；及一閘極電極、一源極電極及一汲極電極，其形成在該化合物半導體堆疊結構上或上方，其中該化合物半導體堆疊結構包含：一電子通道層；及一氮化物半導體層，其包含一形成在該電子通道層上之電子供應層，且在該閘極電極與該源極電極間之一區域及在該閘極電極與該汲極電極間之一區域之各區域中，該氮化物半導體層表面的銦(In)分率，係比在該閘極電極下方區域中之該氮化物半導體層表面的銦(In)分率低。
  2. 如申請專利範圍第1項之化合物半導體裝置，其中該氮化物半導體層包含一形成在該電子供應層上之含In層。
  3. 如申請專利範圍第1項之化合物半導體裝置，其中該電子供應層是一含In層。
  4. 如申請專利範圍第2或3項之化合物半導體裝置，其中該含In層包含一In排除區域，銦(In)分率係向該In排除區域之較淺部份減少，該較淺部份係位在該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中。
  5. 如申請專利範圍第1至3項中任一項之化合物半導體裝 置，其中該氮化物半導體層之組分係以InxAlyGa1-x-yN(0<x1，0y<1，x+y1)表示。
  6. 如申請專利範圍第1至3項中任一項之化合物半導體裝置，更包含一形成在該閘極電極與該化合物半導體堆疊結構之間的閘極絕緣膜。
  7. 如申請專利範圍第1至3項中任一項之化合物半導體裝置，更包含一終止膜，且該終止膜覆蓋在該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中的該化合物半導體堆疊結構。
  8. 一種電源供應設備，包含一化合物半導體裝置，且該化合物半導體裝置包含：一基材；一化合物半導體堆疊結構，其形成在該基材上；及一閘極電極、一源極電極及一汲極電極，其形成在該化合物半導體堆疊結構上或上方，其中該化合物半導體堆疊結構包含：一電子通道層；及一氮化物半導體層，其包含一形成在該電子通道層上之電子供應層，且在該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中，該氮化物半導體層之一表面的銦(In)分率係比在該閘極電極下方之區域中之該氮化物半導體層之表面的銦(In)分率低。
  9. 一種放大器，包含一化合物半導體裝置，且該化合物半 導體裝置包含：一基材；一化合物半導體堆疊結構，其形成在該基材上；及一閘極電極、一源極電極及一汲極電極，其形成在該化合物半導體堆疊結構上或上方，其中該化合物半導體堆疊結構包含：一電子通道層；及一氮化物半導體層，其包含一形成在該電子通道層上之電子供應層，且於該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中，該氮化物半導體層之表面的銦(In)分率，係比在該閘極電極下方之區域中之該氮化物半導體層之表面的銦(In)分率低。
  10. 一種製造一化合物半導體裝置之方法，包含：在一基材上形成一化合物半導體堆疊結構；及在該化合物半導體堆疊結構上或上方形成一閘極電極、一源極電極及一汲極電極；其中形成該化合物半導體堆疊結構之步驟更包含：形成一電子通道層；及在該電子通道層上形成包含一電子供應層之氮化物半導體層，且於該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中，該氮化物半導體層之一表面的銦(In)分率，係比在該閘極電極下方之 區域中之氮化物半導體層之表面的銦(In)分率低。
  11. 如申請專利範圍第10項之製造一化合物半導體裝置之方法，其中形成該氮化物半導體層之步驟更包含：在該電子供應層上形成一含In層；及由位於該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中之含In層中排除銦(In)。
  12. 如申請專利範圍第10項之製造一化合物半導體裝置之方法，其中該電子供應層係一含In層，且形成該氮化物半導體層之步驟更包含，由位於該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中之含In層中排除銦(In)。
  13. 如申請專利範圍第11或12項之製造一化合物半導體裝置之方法，其中形成該排除銦(In)之步驟包含在一非氧化環境中使用覆蓋欲形成該閘極電極之一區域之一遮罩進行退火。
  14. 如申請專利範圍第13項之製造一化合物半導體裝置之方法，其中該非氧化環境是一N2氣體環境，一H2氣體環境，或一N2氣體與H2氣體之混合氣體環境。
  15. 如申請專利範圍第13項之製造一化合物半導體裝置之方法，其中該源極電極及該汲極電極之歐姆特性係在該退火時形成。
  16. 如申請專利範圍第10至12項中任一項之製造一化合物 半導體裝置之方法，更包含在形成該閘極電極之前，在該化合物半導體堆疊結構上或上方形成一閘極絕緣膜。
  17. 如申請專利範圍第10至12項中任一項之製造一化合物半導體裝置之方法，更包含形成一終止膜，且該終止膜覆蓋在該閘極電極與該源極電極間之區域及在該閘極電極與該汲極電極間之區域之各區域中的該化合物半導體堆疊結構。
TW101126309A 2011-09-28 2012-07-20 化合物半導體裝置及其製造方法 TWI481034B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011213115A JP6231730B2 (ja) 2011-09-28 2011-09-28 化合物半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW201314903A true TW201314903A (zh) 2013-04-01
TWI481034B TWI481034B (zh) 2015-04-11

Family

ID=47910296

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101126309A TWI481034B (zh) 2011-09-28 2012-07-20 化合物半導體裝置及其製造方法

Country Status (5)

Country Link
US (1) US8587030B2 (zh)
JP (1) JP6231730B2 (zh)
KR (1) KR101302847B1 (zh)
CN (1) CN103035699B (zh)
TW (1) TWI481034B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6221345B2 (ja) * 2013-05-17 2017-11-01 富士通株式会社 化合物半導体装置及びその製造方法
JP6179266B2 (ja) * 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2015037288A1 (ja) * 2013-09-12 2015-03-19 トヨタ自動車株式会社 高電子移動度トランジスタ及びその製造方法
JP2018056319A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP6974049B2 (ja) * 2017-06-28 2021-12-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0283278B1 (en) * 1987-03-18 1993-06-23 Fujitsu Limited Compound semiconductor device having nonalloyed ohmic contacts
JP3173080B2 (ja) 1991-12-05 2001-06-04 日本電気株式会社 電界効果トランジスタ
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP4712459B2 (ja) 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
CN1909241A (zh) * 2005-08-04 2007-02-07 中国科学院微电子研究所 砷化镓基增强/耗尽型应变高电子迁移率晶体管材料结构
JP5041701B2 (ja) * 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ
TWI467759B (zh) 2007-03-29 2015-01-01 Univ California 具有低緩衝漏電及低寄生阻抗之氮面高電子遷移電晶體
JP2009054623A (ja) * 2007-08-23 2009-03-12 Toshiba Corp 半導体装置
US7859021B2 (en) 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5487550B2 (ja) 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8159004B2 (en) * 2008-08-26 2012-04-17 Sanken Electric Co., Ltd. Compound semiconductor device having dopant concentration gradient
JP5290682B2 (ja) * 2008-09-22 2013-09-18 日本電信電話株式会社 窒化物半導体装置
JP5304134B2 (ja) * 2008-09-24 2013-10-02 三菱電機株式会社 窒化物半導体装置およびその製造方法
JP2010287594A (ja) * 2009-06-09 2010-12-24 Panasonic Corp 電界効果トランジスタ
US8802516B2 (en) * 2010-01-27 2014-08-12 National Semiconductor Corporation Normally-off gallium nitride-based semiconductor devices
JP2011171595A (ja) * 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置

Also Published As

Publication number Publication date
US20130075787A1 (en) 2013-03-28
TWI481034B (zh) 2015-04-11
CN103035699B (zh) 2015-08-19
CN103035699A (zh) 2013-04-10
KR20130034581A (ko) 2013-04-05
JP2013074188A (ja) 2013-04-22
KR101302847B1 (ko) 2013-09-02
JP6231730B2 (ja) 2017-11-15
US8587030B2 (en) 2013-11-19

Similar Documents

Publication Publication Date Title
TWI472036B (zh) 化合物半導體裝置及其製造方法
JP5902010B2 (ja) 化合物半導体装置及びその製造方法
KR101465306B1 (ko) 화합물 반도체 장치 및 그 제조 방법
TWI491043B (zh) 化合物半導體裝置及其製造方法
CN103022116B (zh) 化合物半导体器件及其制造方法
US9653569B1 (en) Compound semiconductor device and manufacturing method thereof
US20130083569A1 (en) Manufacturing method of compound semiconductor device
TW201314894A (zh) 半導體裝置及其製造方法
TWI481034B (zh) 化合物半導體裝置及其製造方法
US10276703B2 (en) Compound semiconductor device and method of manufacturing the same
KR101437274B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP2014027187A (ja) 化合物半導体装置及びその製造方法
TW201417153A (zh) 化合物半導體裝置及其製造方法
US10665710B2 (en) Compound semiconductor device and fabrication method
TWI532170B (zh) 化合物半導體裝置及其製造方法
JP6304304B2 (ja) 化合物半導体装置及びその製造方法
JP2020167275A (ja) 半導体装置、半導体装置の製造方法及び電子装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees