JP2015512151A - 窒化ガリウムナノワイヤに基づくエレクトロニクス - Google Patents

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Abstract

パワーエレクトロニクス向けのダイオードおよびトランジスタなど、様々な半導体デバイスを製造するため、ｃ面上面を有する高品質で離散的なベース要素を成長させるのにＧａＮ系ナノワイヤが使用される。

Description

本発明は、窒化物半導体ナノワイヤに基づく、パワーエレクトロニクスおよびＲＦエレクトロニクスなどの半導体デバイス、ならびにそれを作成する方法に関する。
窒化ガリウム（ＧａＮ）系のトランジスタは、２ＤＥＧ（二次元電子ガス）を含む、ＧａＮ／ＡｌＧａＮのＨＥＭＴ（高電子移動度トランジスタ）またはＨＦＥＴ（異種接合電界効果トランジスタ）構造を含む。理論上、ＧａＮ材料は、優れた特性を配列にもたらすとともに、ＳｉとＳｉＣの両方よりも良好な電子移動度（速度、効率）および良好な高圧能力を有する。ＧａＮのパワーおよびＲＦ技術は、ＡｌＧａＮ／ＧａＮのＨＥＭＴおよびショットキーダイオードを含む。しかし、今日のＧａＮ技術は、一般にＳｉ技術よりもコストが高く、また一般に、ＳｉＣ技術よりも材料品質および高圧での信頼性の点で劣っている。これは、商業的に実現可能なコストレベルで、十分な生産レベルのＧａＮ原基板を製造することが不可能であるため、異種基板の使用を余儀なくされることに起因する。したがって、ＧａＮエレクトロニクス技術の主要な制限は、要するに、異種基板上に成長させることによって起こる転位を最小限に抑えることに関係する、材料の結晶転位およびウェハの作成コストである。
従来の方法（ヘテロエピタキシャル成長）によって形成された窒化物層内に形成される、スレッディング転位の形態の不整合転位によって、パワー電子デバイスの動作電圧能力が低下し、デバイスの信頼性が減少する。基板と窒化物（デバイス）層との間にバッファ層を追加することによって、欠陥の数が低減される。一般的に、これによって、ＳｉＣ上のＧａＮ成長の場合は、１０-8〜１０-9ｃｍ-2の欠陥密度が得られ、サファイア基板上のＧａＮ成長の場合はわずかに高く、Ｓｉ上のＧａＮの場合は１０-9〜１０-10ｃｍ-2である。しかし、バッファ層の堆積はデバイスのコストを増加させる。より厚いバッファ層は、より薄いバッファ層よりも高いデバイス品質をもたらす。これは、より長い成長時間によって達成することができるが、より長い成長時間はデバイスのコストを増加させる。さらに、厚いバッファ層の追加は、基板とバッファ層との間の格子不整合によるウェハ反りを誘発することがある。
ＧａＮ膜は、一般的に、工業規模のＭＯＣＶＤ技術によって成長させられる。膜の容認可能な品質を達成するため、成長は、ＮＨ3およびＴＭＧ（トリメチルガリウム）などの高い前駆物質フローを、また結果として高い分圧を用いて行われる。一般に使用される基準は、前駆物質元素のモル流、例えば、ＮＨ3とＴＭＧとの間のモル比に関係する、いわゆる「Ｖ／ＩＩＩ比」である。ＧａＮ膜成長に使用されるＶ／ＩＩＩ比は１０００〜１００００の範囲である。
今日の最高水準のＧａＮ膜は、依然として非常に高い欠陥密度を有している。かかる背景の下で、一次元構造、即ち窒化物系のナノワイヤが、研究者から多くの注目を集めてきた。ＶＬＳ、テンプレート閉じ込め成長（ｔｅｍｐｌａｔｅ−ｃｏｎｆｉｎｅｍｅｎｔ ｇｒｏｗｔｈ）、および酸化物補助成長（ｏｘｉｄｅ−ａｓｓｉｓｔｅｄ ｇｒｏｗｔｈ）などのいくつかの方法が、ＧａＮナノワイヤ成長に関して報告されてきた。
それに加えて、個々のナノデバイスがそれらの隣接物と短絡するのを防ぐため、絶縁性／非導電性のバッファ層が使用される場合がある。個々のデバイス間の短絡には、オンチップの複数のデバイス回路類は除外される。非導電性または半絶縁性の基板は、ＲＦ用途の場合に有利である。一般にＧａＮのｎ型特性を強化するスレッディング転位は、半絶縁性のバッファ材料を作ることの可能性を制限する。
ＧａＮの選択領域成長も、ＧａＮ膜内の転位密度を低減するため、１９９０年代から広く研究されてきた。Ａｋａｓａｋａらは、ドットパターン化したＧａＮ開口部からの、直径５μｍを有するＧａＮ柱の成長を示した。近年、Ｈｅｒｓｅｅらは、選択領域成長を使用したＧａＮワイヤのアレイ製造について報告した。横方向成長を制限するため、ＧａＮナノワイヤを成長させるのにパルス成長を使用しなければならなかったことが記載されている。パルス成長は、マイグレーションエンハンスト成長とも呼ばれる。その方法は、両方の前駆物質ガスが供給される、選択成長ステップと呼ばれる初期のナノワイヤ成長ステップを含む、２段階の方法として説明されてもよい。初期成長ステップの後には、一度に１つの前駆物質ガスが供給される、パルス成長の補助ステップが続く。
米国特許出願第１０／６１３０７１号の明細書 米国特許第７，８２９，４４３号明細書
一実施形態は、複数の半導体ナノワイヤを基板の上に形成するステップと、半導体の体積要素（ｖｏｌｕｍｅ ｅｌｅｍｅｎｔ）を各ナノワイヤ上に形成するステップと、各体積要素を平坦化して、実質的に平坦な上面を有する複数の離散的なベース要素を形成するステップと、複数のベース要素それぞれにデバイスを形成するステップとを含む、半導体デバイスを作成する方法に関する。
別の実施形態は、基板の上に位置する絶縁性成長マスクと、成長マスクの開口部から突出する複数のＩＩＩ族窒化物半導体ナノワイヤと、複数の離散的なＩＩＩ族窒化物半導体メサとを含む、半導体デバイスに関する。複数のメサはそれぞれ、複数のナノワイヤそれぞれの周りおよび上に位置し、各メサは、実質的に平坦なｃ面上面を有する。デバイスはまた、各半導体メサの上に位置する少なくとも１つの電極を含む。
本発明の実施形態は従属請求項にて定義される。本発明の他の目的、利点、および新規な特徴は、本発明の以下の詳細な説明を、添付の図面および請求項と併せて考察することによって明白となるであろう。
以下、本発明の好ましい実施形態について、添付図面を参照して記載する。
本発明の実施形態によるナノワイヤを示す概略図である。 図２ａは、本発明の実施形態による方法を示す概略図である。 図２ｂは、本発明の実施形態による方法についてのフローチャートである。 図３ａ〜ｂは、本発明の実施形態によるナノワイヤ構造のＳＥＭ像である。 本発明の実施形態によるデバイスを作成する方法を示す概略図である。 図５ａ〜ｂは、本発明の実施形態によるナノ構造化ＬＥＤデバイスの実施形態を示す概略図である。 本発明の実施形態によるナノワイヤ成長装置を示す概略図である。 図７ａ〜ｂは、ナノワイヤが得られない成長条件の結果を示すＳＥＭ像である。 図８ａ〜ｂは、ナノワイヤができ始めている成長条件の結果を示すＳＥＭ像である。 図９ａ〜ｂは、ナノワイヤが得られる成長条件の結果を示すＳＥＭ像である。 図１０ａ〜ｃは、ナノワイヤが得られる成長条件の結果を示すＳＥＭ像である。 図１１ａ〜ｃは、ソースドーピングの効果を示すＳＥＭ像である。 図１２ａ〜ｄは、本発明の実施形態によるデバイスを作成する方法を示す概略図であり、一実施形態による追加の単結晶半導体エピタキシャル層を有するピラミッド形の体積要素を作成する方法を示す概略図である。 図１３ａ〜ｄは、本発明の実施形態によるデバイスを作成する方法を示す概略図であり、一実施形態によるトランジスタを作成する方法を示す概略図である。 図１４ａは、本発明の実施形態にしたがって作ることができる、ａ）ショットキーダイオード、ｂ）ｐｎダイオード、およびｃ）ＭＯＳＦＥＴを示す概略図である。 図１４ｂは、本発明の実施形態にしたがって作ることができる、ａ）ショットキーダイオード、ｂ）ｐｎダイオード、およびｃ）ＭＯＳＦＥＴを示す概略図である。 図１４ｃは、本発明の実施形態にしたがって作ることができる、ａ）ショットキーダイオード、ｂ）ｐｎダイオード、およびｃ）ＭＯＳＦＥＴを示す概略図である。 図１４ｄは、一実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１４ｅは、一実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１４ｆは、一実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１４ｇは、代替実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１４ｈは、代替実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１４ｉは、代替実施形態によるハイブリッド回路を作成する方法を示す概略図である。 図１５Ａ〜１５Ｅは、一実施形態によるナノワイヤ対応のパワーウェハ（ｎａｎｏｗｉｒｅ ｅｎａｂｌｅｄ ｐｏｗｅｒ ｗａｆｅｒ）の一実施形態を示す図である。 図１６Ａ〜１６Ｂは、従来技術の平面の高電子移動度トランジスタ（ＨＥＭＴ）を示す図である。 図１７Ａ〜１７Ｂは、一実施形態によるＨＥＭＴを示す図である。 図１８Ａ〜１８Ｆは、ＨＥＭＴの代替実施形態を示す図である。 図１９Ａ〜１９Ｂは、カスコード構成の２つのＨＥＭＴを有する一実施形態を示す図、図１９Ｃは、並列のカスケード構成のＨＥＭＴを有する一実施形態を示す図である。 図２０Ａ〜２０Ｃは、複数のＨＥＭＴが共通のゲート線で接続されている代替実施形態を示す図である。 図２１Ａ〜２１Ｂは、複数のＨＥＭＴが、共通のゲート線、共通のソース線、および共通のドレイン線を有して構成されている一実施形態を示す図である。 図２２Ａ〜２２Ｈは、一実施形態によるＤＣ／ＡＣ電力変換器２１０およびその構成要素を示す図である。
半導体デバイス、およびかかるデバイスを作成する方法は、少なくとも１つの窒化物半導体ナノワイヤ、例えばＧａＮナノワイヤを備える。
ＩＩＩ族窒化物半導体系のダイオード（例えば、ショットキーダイオード）およびトランジスタ（例えば、ＭＯＳＦＥＴ、ＨＥＭＴ、またはＨＥＦＴ）は、多くの異なる方法を使用して形成することができ、多くの異なる設計を有してもよい。寸法、配列、ならびに他の材料の組込み（ドーパント原子、インジウムの組込みおよび含量など）は様々にされる。Ａｌ2Ｏ3およびＳｉＯ2などの誘電体は、電極の間に適用され、金属酸化物半導体ＨＥＭＴ（ＭＯＳＨＥＭＴ）のゲート電極の下に形成されてもよい。ノーマリーオフ型デバイスの場合、ゲートは多くの場合、ＡｌＧａＮを通ってＧａＮ内に掘り込みされて（ｒｅｃｅｓｓｅｄ）、ＡｌＧａＮ／ＧａＮの２ＤＥＧを遮断する。以下のデバイスの説明は、いかなる形でも包括的であることを意図するものではなく、単に明確にするための例として使用される。窒化物系の電子デバイスは、主として、不整合基板上の成長による不整合転位としてのスレッディング転位による、結晶欠陥によって制限される。このことは、デバイスの製造技術および設計とは関係なく当てはまる。後述するように、本発明の実施形態は、ＧａＮ系のデバイス層成長テンプレートまたはバッファなど、ＩＩＩ族窒化物系の結晶品質を改善し、ウェハ面上に既に存在するデバイス間の絶縁を実現して、窒化物系デバイスの電力および電圧公差、寿命、ならびに性能を改善する。
図１に概略的に示される窒化物半導体ナノワイヤ１１０は、この文脈では、５００ｎｍなど、１ミクロン未満の直径と、数μｍ以下の長さとを有する、本質的にロッド状の構造として定義される。ナノワイヤ１１０は、その基部において、基板１０５にエピタキシャル接続されており、基板１０５は、エピタキシャル層、例えばナノワイヤ１１０に最も近いＧａＮ層から構成されてもよい。ナノワイヤ１１０は、例えばＳｉＮｘの成長マスク１１１または別の絶縁層の開口部を通って突出する。図１に示されるように、基板１０５の表面は、単に例示の目的で図面中では誇張されている、ある程度の粗さ１１２を呈してもよい。以下、ナノワイヤという用語は、表面粗さによって制約されない構造を指すものとして理解すべきであり、即ち、ナノワイヤは、基板１０５の上の第１の原子層（またはその代わりに第１の「自由」層と表現される）で始まる。しかし、ナノワイヤ１１０のこの第１の層は、一般的に、成長マスク１１１の開口部内にあることになる。ナノワイヤの長さはＬで示される。
従来技術で作成された窒化物ナノワイヤは、一般的に、多数の欠陥を含む。上述のパルス化した選択成長は著しい改善を表すが、方法は、ナノワイヤの基部の近くに積層欠陥を作り出すことがある。一般的に、かかる方法を用いて作成されたナノワイヤは、基部の近くに立方晶系から六方晶系までの結晶構造のばらつきを有するようになる。複数のかかるナノワイヤを備える半導体デバイスは、ナノワイヤの大部分またはすべてがこの種の欠陥を呈するようになる。積層欠陥は、光学的および電気的性質に関して、ナノワイヤの物理的性質に対する影響を有する。例えばＬＥＤ用途では、基部の近くの積層欠陥によって発生する比較的小さい歪みも性能を妨げることがあるが、それは積層欠陥が電気抵抗を増加させるためである。面積が非常に小さいため、増加した抵抗はＬＥＤの性能に対して著しい影響を有することがある。
本発明の一実施形態による窒化物半導体ナノワイヤは、その全長にわたって同じ結晶構造を有し、即ち、ナノワイヤは基部の近くにおいて積層欠陥を呈さない。好ましくは、結晶構造は六方晶系である。長さ全体を通して同じ結晶構造を有するナノワイヤは、後述する方法を用いて作成することができる。
本発明の一実施形態による半導体デバイスは、ナノワイヤの全長にわたって同じ結晶構造をそれぞれ有するナノワイヤ１１０で始まる。複数のナノワイヤの大部分が１つのみの結晶構造を有するべきである。さらにより好ましくは、半導体デバイスのナノワイヤの少なくとも９０％がそれぞれ同じ結晶構造を有する。さらにより好ましくは、半導体デバイスのナノワイヤの９９％がそれぞれ同じ結晶構造を有する。
本発明の非限定的な一実施形態による窒化物半導体ナノワイヤの成長方法は、ＣＶＤに基づく選択領域成長技術を利用する。ナノワイヤ成長ステップの間、窒素源および有機金属源が存在し、少なくとも窒素源の流量は、ナノワイヤ成長ステップの間継続的である。本発明の方法で利用されるＶ／ＩＩＩ比は、窒化物系半導体の成長と一般に関連付けられるＶ／ＩＩＩ比よりも著しく低い。
方法は、したがって、金属有機化学気相成長（ＭＯＣＶＤ）プロセスおよび装置によって実現することができる。方法はまた、他のＣＶＤ、ならびに、水素化物ＶＰＥまたは有機金属ＶＰＥ（ＭＯＶＰＥ）に基づくプロセスに当業者には明白であるはずの修正を加えたものなどの、気相エピタキシー（ＶＰＥ）によって実現することができる。方法は、図２ａの概略図および図２ｂのフローチャートに示されており、次のステップを含む。
ａ）基板１０５の主表面（例えば、上面）１０５Ａ上に成長マスク１１１を提供する。基板は、ＩＩＩ族窒化物ナノワイヤを成長させるのに適した任意の材料、例えば、ＧａＮ、シリコン、サファイア、あるいは、シリコン基板上のＧａＮバッファ層など、１つまたは複数のバッファ層を任意に含んでもよい、ＡｌＮウェハであってもよい。成長マスク１１１は、好ましくは、ＳｉＮxまたはＳｉＯxなどの誘電体層である。ただし、他の材料が使用されてもよい。
ｂ）成長マスクに開口部１１３を形成する。開口部は、好ましくは、それらの直径とそれらの相対的な位置決めの両方の点で、十分に制御される。電子線リソグラフィ（ＥＢＬ）、ナノインプリントリソグラフィ、光学リソグラフィ、および反応性イオンエッチング（ＲＩＥ）、または湿式化学エッチング方法を含むがそれらに限定されない、当該技術分野において知られているいくつかの技術を、形成に使用することができる。好ましくは、開口部は直径約１００ｎｍ、間隔０．５〜５μｍである。開口部は、ナノワイヤ１１０が作成される位置および直径を規定する。
ｃ）ＣＶＤまたはＭＯＶＰＥに基づくプロセスによってナノワイヤを成長させる。好ましくは、基板１０５の主表面１０５Ａにほぼ垂直に延在する（例えば、表面１０５Ａに対して正確に垂直に、または表面１０５Ａに対する法線の１０°以内で延在する）、複数のＩＩＩ族窒化物半導体ナノワイヤが形成される。好ましくは、ナノワイヤを形成する間、前駆物質源のフローは継続的である。前駆物質源の流量は、成長域内における低い過飽和を達成するように調節される。Ｖ／ＩＩＩ比は、１〜１００の範囲、好ましくは１〜５０の範囲、さらにより好ましくは５〜５０の範囲であるべきである。このＶ／ＩＩＩ比は、膜成長に使用される比よりも相当に低いことに留意すべきである。
上述の方法で製造されたナノワイヤが、図３ａ〜ｂのＳＥＭ像に示される。開始基板上に、ＰＥＣＶＤによってＳｉＮxの層（厚さ３０ｎｍ）を堆積させた。後続のステップで、ドットパターン化したＧａＮ開口部（直径約１００ｎｍ）のアレイを、電子線リソグラフィ（ＥＢＬ）および反応性イオンエッチング（ＲＩＥ）によって作った。開口部間のピッチを０．５〜３．２μｍの範囲に定めて、ナノワイヤの直径と位置の両方を規定する成長マスクが得られた。次に、そのように処理されたサンプルを、水平ＭＯＣＶＤチャンバに挿入して、ＧａＮナノワイヤを成長させた。図３ａは、ピラミッド形の末端を備えたナノワイヤを形成できることをさらに示しており、これは特定の用途にとっては有利である。
方法は、前処理ステップｃ’）、例えばナノワイヤ成長ステップｃ）に先立つアニーリングとして示される、成長条件を向上させるための様々なステップを含んでもよい。前処理ステップは複数のサブステップを含んでもよい。本発明の実施形態による前処理ステップはナノワイヤ成長をもたらさないが、前駆物質の１つまたは複数を前処理に、例えばアニーリングに使用できることに留意すべきである。また、ナノワイヤ成長ステップｃ）の間のＶ／ＩＩＩ比の変動を想定することができる。しかし、ナノワイヤ成長ステップの間、前駆物質材料のフローを中断すべきではない。
ナノワイヤは、様々な異なる用途で使用することができる。ナノワイヤは、非常に低い欠陥密度を有し得る、高品質ＧａＮの合体させた離散的なアイランドを形成するのに使用される、構造上の基礎的要素（ｓｔｒｕｃｔｕｒａｌ ｂｕｉｌｄｉｎｇ ｂｌｏｃｋｓ）として使用することができる。連続する合体させた層がいかにしてナノワイヤから形成されるかについて、Ｓａｍｕｅｌｓｏｎらの米国特許出願第１０／６１３０７１号に記載されており、その全体を参照により本明細書に組み込む。
本発明の実施形態による半導体ナノワイヤを備える製造過程のデバイスが、図４に概略的に示される。デバイスは基板１０５を備え、ナノワイヤ１１０が基板１０５からエピタキシャル成長している。ナノワイヤ１１０の一部分は、任意のシェル１１４および体積要素１１５によって包囲されている。体積要素１１５は、好ましくは、ナノワイヤ１１０にエピタキシャル接続される。ナノワイヤ１１０は、一般的に、５０ｎｍ〜５００ｎｍ程度の直径を有し、体積要素は２００〜７００ｎｍ程度の幅を有する。体積要素１１５は、ナノワイヤとは異なる形状を有してもよい。図４に示されるように、ナノワイヤ１１０は、体積要素１１５を形成するピラミッド形のオーバーグロースによって包囲される。上述のように、ピラミッド形のオーバーグロースは、所望により、層１１６、１１７、１１８を備えてもよい。
本発明の方法の一実施形態によれば、オーバーグロース、即ち体積要素をナノワイヤ上に提供する、さらなる成長ステップが含まれる。方法は、図２ｂのフローチャートを参照して記載されるように、２つの段階を含む。第１段階は、ナノワイヤ成長条件、即ち低Ｖ／ＩＩＩ比のステップａ）〜ｃ）を含む、ナノワイヤ成長段階と見なすことができる。第２段階では、ナノワイヤは、第１段階の成長プロセスに類似したＣＶＤに基づくプロセスで、好ましくは同じ成長チャンバ内において、複数の異なる層を備えてもよい体積要素１１５によって過成長させられるが、ただし成長パラメータは平面成長向けに調節され、即ちナノワイヤ成長よりは高い、一般的には１０００程度のＶ／ＩＩＩ比を有する。実施形態による方法は、ナノワイヤ成長段階と、それに続く平面成長段階、即ち横方向成長段階として見なされてもよい。ナノワイヤの側壁は非極性となり、いわゆるｍ面｛１−１００｝なので、ナノワイヤ成長段階は、平面成長にとって理想に近い表面を有するナノワイヤを作成する。かかる表面は、従来の方法によって作成するのは非常に困難である。ナノワイヤ成長段階に続く平面成長段階、即ち横方向成長段階では、ステップｄ）、および１つまたは複数の任意のステップｅ）、ｆ）などにおいて、シェル層の成長にとって理想的な表面が利用されて、デバイスの部品が形成される。
デバイスを作成する方法ステップが、図１２ａ〜ｄに示される。図１２ａは、図２ａのステップｃ）に類似した、マスク１１１を通って突出するＧａＮナノワイヤ１１０を示す。ナノワイヤの継続的な選択成長は、第１に、ＥＬＯ（エピタキシャルラテラルオーバーグロース）において知られているように、成長面積を低減させることによって、また第２に、付加的な歪みエネルギーを解放する手段として、転位を早期に掃出しナノワイヤから排除することによって、２つの手法でデバイスの転位密度を低減することが予期される。スレッディング転位はナノワイヤをもたらす。スレッディング転位は、表面または第２の転位が溶解することを要するので、かかる緩和はバルク層では不可能である。ナノワイヤ成長条件の副作用として、ナノワイヤは、変動する量の不純物、空孔および置換型欠陥を含んで、ｎドーピングは増加するが電子移動度は減少する傾向がある。したがって、本発明の実施形態では、ナノワイヤコアは、電気的な使用については信頼性がなく（例えば、デバイスの能動部分に組み込むことについては信頼性がない）、絶縁についても信頼性がないが、一種の欠陥に対するフィルタとして使用される。
図１２ｂは、図４に類似した、ＧａＮのピラミッド形の体積要素１１５の成長（即ち、ナノワイヤのオーバーグロース）を示す。この要素または層は、平面ＧａＮに類似した条件で成長させられて、不純物、空孔、および置換型欠陥を減少させることによって、ナノワイヤコアに比べて結晶の純度および化学量論が大幅に改善される。好ましくは、明確に後述する理由で、この体積要素または層は、半絶縁性半導体材料として挙動するように、真性の低ドープのもの（即ち、１０16ｃｍ-3未満のドーパント含量）、またはさらには補償ドープしたもの（即ち、材料導電性を低減するため、Ｆｅ、Ｃで、もしくはｎ型およびｐ型両方のドーパントでドープしたもの）として成長させてもよい。通常、かかる用途向けの十分に半絶縁性のＧａＮは、高い転位および欠陥密度に由来する意図的でないｎドーピングを効率的に補償することができないため、小さい寸法全体にわたって実行可能ではない。しかし、体積要素の大部分には転位がないので、１０5Ω＊ｃｍを超える高い抵抗率レベル（例えば、１０6〜１０7Ω＊ｃｍ）を達成することができる。優れた化学量論を達成することができる場合、より高い抵抗率１０7Ω＊ｃｍ、および１０9Ω＊ｃｍを超えるような高い抵抗率（例えば、１０9〜１０11など、１０7〜１０12Ω−ｃｍ）が達成されてもよい。
図１２ｃは、ｃ面配向を有する平坦な上面１１５Ｃを有するベース要素１１５Ａを形成するための、ピラミッド形の体積要素１１５および任意にナノワイヤ１１０のｉｎ−ｓｉｔｕエッチバックなどの平坦化を示す。「ｃ面」は｛０００１｝面を表す。好ましくは、ナノワイヤの上部は平坦化ステップの間に除去される。しかし、代替実施形態では、体積要素１１５がナノワイヤ１１０の上方で十分な高さまで延在した場合、平坦化はナノワイヤで、またはその上方で止まる。エッチバックは、化学反応もしくは温度補助の異方性エッチング、または化学的機械的研磨によって行われてもよい。ベース要素１１５Ａは、平坦な上部のｃ面表面と、マスク層１１１まで延在する傾斜した側壁とを備えたメサを形成する。ピラミッド形以外の形状を有する体積要素１１５の場合、ベース要素１１５Ａの側壁は、傾斜するのではなく直線であってもよい。この方法によって製造されたベース要素は、０．１μｍ〜１００μｍの幅、好ましくは１μｍ〜５０μｍの幅範囲であってもよい。幅の選択は、好ましくは、記載した層の成長パラメータおよび成長時間と併せて、ナノワイヤ１１０用のマスク１１１の開口部１１３（図２ａに図示）の間隔によって制御される。
図１２ｄは、ｃ面表面上における追加の単結晶半導体エピタキシャル層１１５Ｂ（本明細書では、置換層（ｄｉｓｐｌａｃｉｎｇ ｌａｙｅｒ）と呼ばれる）の堆積を示している。好ましくは、層１１５Ｂの上面もｃ面配向を有する。層１１５Ｂの上面は、ナノワイヤコア１１０の頂部が平坦化した体積要素の表面で露出することに起因して、表面に何らかの不均一性を有することを回避するため、ナノワイヤコア１１０から除去または置換される。このように、置換層１１５Ｂは、転位がない結晶性も利用して、体積要素と類似のやり方で成長させられることがあるので、能動素子表面はナノワイヤコアから電気的に置換され、１０6Ω＊ｃｍ以上の高い抵抗率レベル（例えば、１０6〜１０7Ω＊ｃｍ）を達成することができる。優れた化学量論を達成することができた場合、１０9Ω＊ｃｍを超えるなど、１０7Ω＊ｃｍ以上のさらに高い抵抗率（例えば、１０9〜１０11など、１０7〜１０12Ω−ｃｍ）が達成されてもよい。
層１１５Ｂは、ＧａＮ層、三元もしくは四元層（例えば、ＡｌＧａＮ）、またはかかる層のシーケンスであってもよく、シーケンスは、平坦化したＧａＮ体積要素上にエピタキシャル堆積させて、ベース要素の上面１１５Ｃがナノワイヤ１１０の上部先端の上に位置する、置換したベース要素１１５Ａを形成することができる。層１１５Ｂが存在する場合、その上面は、置換したベース要素１１５Ａのｃ面配向を有する平坦な上面１１５Ｃを形成する。層１１５Ｂのセグメントは、好ましくは、高い化学量論（０．５％以下の偏差で、実質的に５０原子％の窒素および実質的に５０原子％のＩＩＩ族材料）を呈するように成長する。このように、ナノワイヤセグメント１１０は結晶転位を除去し、置換層１１５Ｂおよび平坦化した体積要素１１５は結晶の純度を向上させて、転位のない高純度の層がもたらされる。図示しないが、置換層１１５Ｂは、成長段階の間に露出したメサ１１５Ａのすべてのファセット上で成長する。ピラミッド形のファセットはｃ面表面よりも成長が遅い傾向があるが、かなり薄い層が得られる。
さらに、この方法によって、置換層１１５Ｂおよび平坦化した体積要素１１５が、完全に絶縁性または半絶縁性のベース要素１１５Ａを形成するので、ベース要素を備えるメサの上面全体が、ナノワイヤコア１１０から電気的に置換されることに留意することが重要である。好ましくは、図１２ａ〜１２ｄに示されるステップは、１つの中断されない成長行程で（例えば、単一チャンバまたは多チャンバの半導体製造装置内で、真空を中断するまたはウェハを取り出すことなく）実施される。
好ましくは、ベース要素メサ１１５Ａの実質的に平坦なｃ面上面１１５Ｃ（即ち、置換層１１５Ｂの上面、または置換層１１５Ｂが省略される場合、平坦化した体積要素１１５の上面）は、実質的にスレッディング転位を有さない。例えば、ベース要素メサ１１５Ａの実質的に平坦なｃ面上面は、１０8未満、１０7未満、１０6未満、１０5未満など、１０9未満のスレッディング転位、例えば、１０4〜１０9およびそれらの間のすべての部分範囲のスレッディング転位を有する。別の例では、ベース要素メサ１１５Ａの９０〜９９％など、少なくとも９０％は、それらの実質的に平坦なｃ面上面にスレッディング転位を有さない。
ベース要素１１５Ａは、後続のデバイス層のための単一の半絶縁性テンプレートを提供して、基板が導電性、絶縁性、または半導体のいずれであるかに係わらず、基板１０５上に事前区分化した（ｐｒｅ−ｐａｒｔｉｔｉｏｎｅｄ）デバイスを成長させ製造するのに適した、低欠陥、高純度、かつ半絶縁性のメサを製造する可能性を提供する。あるいは、半導体体積要素１１５およびナノワイヤ１１０からのデバイス層の絶縁が重要ではないとき、置換層１１５Ｂは省略されてもよく、能動素子の製造が、図１２ｃに示されるベース要素１１５Ａの平坦化した体積要素１１５部分上で直接継続してもよい。
概して、ナノワイヤコア１１０は、スレッディング転位および基板のＮＷインターフェース欠陥など、基板またはバッファ層（例えば、基板１０５上の層）からの欠陥に対するフィルタとして働く。この方法によって、ｃ面の特性を利用するとともに相当量の熱を発生させるパワー電子デバイス（例えば、ダイオード、ＭＯＳＦＥＴおよびバイポーラトランジスタなどのトランジスタ、整流器、サイリスタ、ＨＥＭＴなど）に適している、高熱伝導率、絶縁性、および半絶縁性の基板１０５（例えば、カーボン膜、半絶縁性シリコン、ＳＯＩ（シリコンオンインシュレータ）、サファイアなど）上にナノワイヤを成長させることが可能になる。あるいは、基板１０５は導電性基板（例えば、金属）または半導体基板（例えば、シリコン、ＧａＮなど）であってもよく、ベース要素１１５Ａは、単結晶または高品質な多結晶質のＩＩＩ族窒化物半導体の能動素子層のエピタキシャル成長に適した、電気絶縁性または半絶縁性のＩＩＩ族窒化物半導体バッファ（例えば、ＧａＮもしくはＡｌＧａＮメサ）を備える。
ＧａＮにおける理論上の電子移動度はかなり高いが、高純度ＧａＮデバイスのＲＦ特性は、本明細書に記載されるように、適切な半絶縁性基板が欠落していることによって依然として制限される。半絶縁性または絶縁性の基板上にこれらのデバイスを成長させる能力により、ＧａＮの電子移動度によって与えられる電位にしたがって高周波の機能性が改善される。ｃ面（プレーナー技術で使用される表面）の極性は、ＧａＮ ＨＥＭＴ技術において２ＤＥＧチャネルを作り出すために使用される。ＨＥＭＴにおける２ＤＥＧは、ＡｌＧａＮとＧａＮとの間のヘテロ構造のバンド曲がりによって形成される。２ＤＥＧにおける電子移動度は、ＧａＮの理論上の移動度を簡単に超えることがある。
図１３ａ〜ｄは、図１２ａ〜ｄの方法にしたがってトランジスタ（例えば、ＭＥＳＦＥＴまたはＨＥＭＴ）を形成する方法を示す。図１３ａおよび１３ｂはそれぞれ図１２ａおよび１２ｄに相当し、図１３ｃは、１つまたは複数の能動素子層２０２を示し、それらの層は、置換層１１５Ｂを備えてもよく、あるいは、ベース要素１１５Ａ上に（例えば、置換層１１５Ｂ上に、もしくは平坦化した体積要素１１５上に直接）エピタキシャル成長させた、追加の単結晶または高品質多結晶質の半導体層（１つもしくは複数）を備えてもよく、その場合、ベース要素は、半導体能動素子層（１つもしくは複数）２０２のエピタキシャル成長のためのバッファ構造（例えば、実質的に平坦な上面を有するメサ）を備える。デバイス層２０２は、成長ステップ中に露出したメサ１１５Ａのすべてのファセットを覆うことに留意されたい。このことは、すべての能動層２０２および置換層１１５Ｂに関しては当てはまるが、異なるファセットは異なる層厚をもたらすことになる。通常、単純にするため、ピラミッド形の（側面）ファセットは、ｃ面表面よりも成長が遅い傾向があり、結果としてかなり薄い層になるので、図面中に示されない。
高純度および高品質の能動素子層（１つもしくは複数）２０２は、好ましくは、意図されるｐ型またはｎ型ドーパントを除いて、５×１０16ｃｍ-2未満の不純物含量を有する。換言すれば、層２０２が意図的にドープされた場合、意図的に添加されたドーパント原子を除いて、層２０２は、１０16ｃｍ-2未満、１０15ｃｍ-2未満、１０14ｃｍ-2未満、１０13ｃｍ-2未満、１０12ｃｍ-2未満など、５×１０16ｃｍ-2未満の望ましくない不純物、例えば、１０12ｃｍ-2〜１０16ｃｍ-2およびそれらの間のすべての部分範囲の望ましくない不純物を有する。デバイス層（１つもしくは複数）２０２はまた、実質的にスレッディング転位を有さない。例えば、層２０２は、１０8未満、１０7未満、１０6未満、１０5未満など、１０9未満のスレッディング転位、例えば、１０4〜１０9およびそれらの間のすべての部分範囲のスレッディング転位を有する。別の例では、メサ１１５Ａ上の層２０２の９０〜９９％など、少なくとも９０％は、スレッディング転位を有さない。
図１３ｄは、ＡｌＧａＮ能動層２０２（例えば、トランジスタのチャネル領域の少なくとも一部分を備える層）上における、ソース電極２０４、ゲート電極２０６、およびドレイン電極２０８の形成を示す。ＨＥＭＴ構造では、電極は、ＡｌＧａＮ／ＧａＮの２ＤＥＧ（二次元電子ガス）中の電子と接続し、それらに対して作用するようになる。ＭＥＳＦＥＴは、置換層１１５Ｂ、またはベース要素１１５Ａの上に位置する追加層を備えてもよい、半絶縁性のＧａＮもしくはＡｌＧａＮ層の上に、ＡｌＧａＮ層もしくはＧａＮ層２０２を備えてもよい。したがって、本発明の実施形態は、記載したベース要素１１５Ａに含まれるような、高品質の半絶縁層によって窒化物ＭＥＳＦＥＴの性能を改善することが予期される。各ベース要素１１５Ａは、隣接したベース要素から電気的に隔離（絶縁性基板１０５による）および／または絶縁（基板１０５の導電性に係わらず、半絶縁性もしくは絶縁性であることによる）されるので、単一のデバイス（例えば、ダイオード、トランジスタなど）が各ベース要素１１５Ａの中または上に形成されてもよい。
図１４ａ〜ｃは、ベース要素１１５Ａ上に形成することができる、他のデバイス（それぞれ、ショットキーダイオード、ｐｎダイオード、およびＭＯＳＦＥＴ）を示す。図１４ａに示されるショットキーダイオードを形成するため、ナノワイヤシード１１０およびベース要素１１５Ａは上述のように形成されるが、体積要素１１５は、好ましくは、絶縁性または半絶縁性のＩＩＩ族窒化物材料ではなく、ｎドープ半導体などのドープ半導体である。これは、半導体のベース要素１１５Ａを形成する。次に、低ドープＩＩＩ族窒化物半導体材料をベース要素１１５Ａ上に堆積させることによって、ショットキー障壁層２１４が形成される。次に、第１の電極２１０が層２１４上に形成され、第２の電極２１２が、ベース要素１１５Ａの表面上の層２１４にある選択的に形成された開口部内に形成される。あるいは、ベース要素は半絶縁性であってもよく、それに続いて、デバイス層２０２が半絶縁性のベース要素上に成長させられ、デバイス層２０２とのショットキーインターフェースを形成する材料の第１の電極２１０が形成され、デバイス層２０２に対するオーム接点を形成する材料の第２の電極２１２が形成される。
図１４Ｂに示されるｐｎダイオードを形成するため、ナノワイヤシード１１０およびベース要素１１５Ａが上述のように形成される。次に、ベース要素１１５Ａの第１の部分２１４がマスキングされ、ベース要素１１５のマスキングされない第２の部分２１６には、ベース要素１１５Ａを形成するときに使用されたのとは逆の導電型のイオンがイオン注入される。例えば、ベース要素１１５Ａがｎ型材料で形成される場合、ベース要素１１５Ａのマスキングされない第２の部分２１６は、それがｐ型になるまでアクセプタイオンをイオン注入されてもよい。次にマスクが除去される。次に、第１の電極２１０がベース要素１１５Ａの第１の部分２１４上に形成され、第２の電極２１２がベース要素１１５Ａの第２の部分２１６上に形成されてもよい。
図１４Ｃに示されるＭＯＳＦＥＴを形成するため、ナノワイヤシード１１０およびベース要素１１５Ａが上述のように形成される。次に、ゲート誘電体層２１８がベース要素１１５Ａの上面の上に形成される。任意に、ベース要素１１５Ａの頂部部分のイオン注入およびアニーリングによって、チャネル領域２０２を形成することができる。イオン注入は、領域１１５Ａと同じまたは異なる導電型を有するイオンを用いて行われてもよい。ゲート誘電体層２１８を形成するため、ソースおよびドレイン接点が形成されることになるベース要素１１５Ａの側面部分がマスキングされ、ベース要素１１５Ａのマスキングされない頂部および側縁部の領域全体に誘電材料が堆積されてもよい。あるいは、ベース要素１１５Ａ全体が誘電材料の層で覆われ、頂部および側縁部の領域がマスキングされ、誘電材料がベース要素１１５Ａの側面から除去されて、ゲート誘電体２１８ならびに絶縁性の側壁層２２０Ａおよび２２０Ｂが形成されてもよい。導電材料層が堆積されパターニングされて、ソース接点２０４およびドレイン接点２０８が形成される。ゲート電極２０６が接点２０４、２０８とは異なる材料から作られている場合、ゲート電極２０６は、同時にまたは別個のステップで形成されてもよい。図示されるように、この実施形態のＭＯＳＦＥＴはＮ−Ｎ−Ｎの「エンハンスメント型」ＭＯＳＦＥＴである。あるいは、「デプリーション型」ＭＯＳＦＥＴが、チャネル領域２０２とは逆の導電型のベース要素１１５Ａにソースおよびドレイン領域を形成することによって作られてもよい。
ショットキーダイオードおよびＭＯＳＦＥＴとしての多くの電子デバイスは、均質な高純度の半導体テンプレートの高度な処理によって製造される。しかしながら、ＨＥＭＴテンプレートは、通常はＡｌＧａＮ障壁層である、障壁層を備えるエピタキシャル層スタックを含むという点で異なる。ＡｌＧａＮ／ＧａＮのインターフェースは天然の２ＤＥＧを提供する。１つの区分化した基板上で両方のテンプレートを組み合わせることによって、二端子のデバイスシステムおよびＨＥＭＴに基づく三端子のデバイスシステムの両方を備えたＩＣプラットフォームを実現することができる。方法は、ＨＥＭＴデバイスおよびショットキーダイオードデバイスの形成によって例証したように、以下のステップを含む。
図１４ｄに示されるように、第１の成長ステップで、上述したようにベース要素１１５Ａが形成される。次に、第２の成長ステップで、通常はＡｌＧａＮ障壁層である障壁層を備えるエピタキシャル能動素子層スタック４０２が、ベース要素１１５Ａの上に形成されて、ＨＥＭＴの一部分が形成される。その後、第３の成長ステップで、図１４ｅに示されるように、ダイオードを製造するための少なくとも１つの高純度窒化物半導体デバイス層４０４が、すべてのベース要素１１５Ａの上にあるスタック４０２の上に形成される。
次に、フォトレジストマスク４０６などのエッチマスクが、ダイオード形成範囲４１０Ａ、４１０Ｂ内のデバイス層４０４の上に（即ち、範囲４１０Ａ、４１０Ｂ内のベース要素１１５Ａの上に）形成される。ＨＥＭＴ形成範囲４１２（即ち、範囲４１２内のベース要素１１５Ａ）に位置する、エッチマスク４０６で覆われていない（即ち、マスクにおいて露出している）デバイス層４０４の部分は、エッチングによって除去されて、図１４ｆに示されるように、範囲４１２内のスタック４０２の上面４０８を露出させる。次に、エッチマスク４０６は除去され、次に電極および接点が形成されて、同じ基板の上の個々の範囲４１０Ａ、４１０Ｂ、および４１２にダイオードおよびＨＥＭＴが完成する。
あるいは、ＨＥＭＴヘテロ構造成長ステップは、ダイオードを製造するために高純度窒化物半導体デバイス層４０４をエッチングすることなく、選択的に行われてもよい。この方法では、図１４ｇに示されるように、通常はＡｌＧａＮ障壁層である障壁層を備えるエピタキシャル能動素子層スタック４０２が、ベース要素１１５Ａの上に形成されて、ＨＥＭＴの部分が形成される（図１４ｄに示されるステップに類似）。
次に、図１４ｈに示されるように、成長マスク４１６が、ＨＥＭＴ形成のためのＨＥＭＴ範囲４１２内のベース要素１１５Ａは覆うが、ダイオード範囲４１０Ａ、４１０Ｂにあるベース要素は露出させて形成される。成長マスク４１６は、その上面上における選択的なＩＩＩ族窒化物成長を遅らせるかまたは防ぐ、誘電体など、例えば酸化シリコンまたは窒化シリコンの、硬質マスクであってもよい。あるいは、マスク４１６は、レジストリフトオフマスクなど、リフトオフマスクを含んでもよい。
図１４ｉに示される次の成長ステップで、次に、ダイオードを製造するための高純度窒化物半導体デバイス層４０４が、ダイオード範囲４１０Ａ、４１０Ｂにあるベース要素１１５Ａ上に選択的に形成される。しかし、層４０４は成長マスク４１６の上面上には形成されない。あるいは、マスク４１６がリフトオフマスクである場合、層４０４の部分４０４Ａは、リフトオフマスク４１６の上面上に形成される。
次に、マスク４１６が除去されて、ＨＥＭＴ範囲４１２にあるスタック４０２の上面４０８を露出させる。マスク４１６がリフトオフマスクである場合、マスク上に位置していたいずれのデバイス層部分４０４Ａも、リフトオフプロセスによって剥離され除去される。次に、電極および接点が形成されて、同じ基板の上の個々の範囲４１０Ａ、４１０Ｂ、および４１２にダイオードおよびＨＥＭＴが完成する。この代替方法は、事前定義された構成のＨＥＭＴおよびダイオードテンプレート（即ち、個々の範囲４１２および４１０Ａ／４１０Ｂのベース要素１１５Ａ）を用いて、基板が事前に製造されるという利点を提供する。
両方の代替方法において、ショットキーダイオードをその下の２ＤＥＧから絶縁するために、２ＤＥＧを確立するヘテロ構造を備えるデバイス層の後に続く成長ステップにおいて、半絶縁性層を含めるのが有利なことがある。
図１５Ａ〜１５Ｅは、ナノワイヤによって可能になるパワーウェハの一実施形態を示す。図１５Ｃは、ナノワイヤパワーウェハの平面図である。図１５Ｃに示されるように、ナノワイヤパワーウェハは、シリコン基板ウェハ１０５全体を使用して製造されてもよい。図１５Ｄは図１５Ｃの拡大図、図１５Ｅは図１５Ｄの拡大図である。図１５Ｄおよび１５Ｅは、個々のナノワイヤパワーデバイスが基板１０５上にアレイの形で製造されている一実施形態を示す。即ち、個々のナノワイヤパワーデバイスは平行な列および行の形で位置する。図１５Ａは、単一のナノワイヤパワーデバイスの横断面図であり、図１５Ｂは、図１５Ａのナノワイヤパワーデバイスの平面図である。
上述したように、本発明の実施形態の１つの態様は、ナノワイヤのフィルタリング作用を通して、デバイス層内へと拡大するバッファ層に関連する欠陥をより少なくする。したがって、バッファ層の追加は排除されてもよく、あるいは、シリコン基板の場合、バッファ層（例えば、ＡｌＧａＮ／ＧａＮ、ＧａＮ／ＡｌＮ、またはＡｌＮのバッファ層１１２）の厚さは、従来のバルク窒化物層成長方法に求められるバッファ層に比べて低減されてもよい。あるいは、従来のエピタキシャルバッファ層は、デバイス絶縁を改善するため、アルミナ、ダイヤモンド、またはグラフェンなどの硬質絶縁性材料と置き換えられてもよい。このように、従来の方法に比べてコストが低減されてもよい。さらに、改善されたデバイス統合が達成されてもよい。
それに加えて、バッファ層を含む実施形態では、ナノワイヤシード１１０は、ナノワイヤからの結晶転位／ナノワイヤ中のバッファインターフェースの突出および生成を制限する。その結果は、転位を有さないナノワイヤである。しかし、米国特許第７，８２９，４４３号で教示されているものなどの、ナノワイヤの成長条件によって、不純物、空孔、および化学量論的不規則性など、点欠陥を有するナノワイヤがもたらされることがある。
したがって、上述したように、突出するナノワイヤ１１０は、図１５Ａ〜１５Ｅに示される窒化物半導体のアイランドまたはメサ１１５Ａなど、高品質のベース要素１１５Ａを形成するためのシードとして使用されてもよい。窒化物半導体のアイランドまたはメサ１１５Ａは、本明細書で考察する高純度ＧａＮ材料の成長に使用されるものなどの成長条件下で成長させてもよい。さらに、窒化物半導体アイランド１１５Ａの均質性は、ナノワイヤ１１０の長さによって制御される。この実施形態によって、高純度、低欠陥（例えば、低転位密度）のＧａＮアイランドまたはメサが、シリコン基板１０５上に製造されてもよい。
この実施形態は、ナノワイヤ／バッファのインターフェースからの低いスレッディング転位密度移動を提供するので、より高い動作電圧およびより高い信頼性でナノワイヤ電子デバイスを製造することができる。また、スレッディング転位が低密度であることにより、ナノワイヤ上に優れた半絶縁性層を成長させることができ、エレクトロニクスデバイスの緊密なテンプレートとして働く。このことはさらに、従来とは異なって、例えば図１３および１４に示されるような、デバイス上の頂部接点のみを使用することによって可能になるので、ナノワイヤ１１０および／またはベース要素１１５Ａは、電子回路などのデバイスの能動部分に含まれない。したがって、好ましくは、各ベース要素のメサ１１５Ａは絶縁性または半絶縁性のメサを含み、その場合、メサおよびナノワイヤ１１０はデバイスの能動デバイス領域の一部ではなく、メサおよびナノワイヤはそれぞれ外部回路に電気的に接続されず、各メサは他のメサに電気的に接続されない。
さらに、方法によって、従来の厚いエピ層ではなく、薄いＡｌＮ、Ａｌ2Ｏ3、グラフェン、またはダイヤモンド膜のバッファ層１１２が可能になる。それに加えて、薄いＡｌＮまたはダイヤモンド膜のバッファ層を使用することによって、デバイス間の絶縁が改善され、ウェハ反りが低減されるかまたはなくなる。この実施形態は、上述した実施形態および後述する実施形態のすべてと同じく、欠陥のないテンプレート成長によって特徴付けられる材料品質と、放射方向成長による低いバックグラウンド不純物レベルとを改善している。さらに、本明細書に開示する実施形態は、導電性のバッファ層を要しないので、バッファ層の成長ステップが任意選択になる。本明細書に開示するデバイスはまた、従来のデバイスに対してＲＦ特性が改善される。それに加えて、本明細書に開示する方法では、ＧａＮのｃ面を使用して高移動度トランジスタを製造することができる。
デバイス層の向上した材料品質は、デバイスの降伏電圧とベース要素１１５Ａのサイズ減少とに直接的関係する。これは、次いで、デバイスのデバイス密度および設計の柔軟性の改善をもたらす。降伏電圧の増加および欠陥密度の減少によって、デバイス上における電極間隔も減少してもよい。例えば、パワーＨＥＭＴおよびＨＦＥＴでは、１０〜５０μｍの電極間隔が一般的である。降伏電圧およびデバイス幅最小化を改善する追加的な手法は、図１２〜１５に示されるように、傾斜した側壁を有するベース要素１１５Ａを形成することであり、その場合、電極は少なくとも部分的に、図１３ｄおよび１４ａ〜１４ｃに示されるように、傾斜したファセット面上で互いから離れる方向に面して位置付けられ、その結果、電極間の電界が減少するとともに、高電圧での放電による降伏のリスクが減少する。
それに加えて、デバイス層の向上した材料品質は、デバイスの電子移動度に直接関係し、したがって、デバイスの導電性、電流容量、開閉速度、およびデバイスの電力効率に直接関係する。このことはＨＥＭＴの場合に特に重要であり、その場合、２ＤＥＧ中における電子移動度に対する条件が量子閉じ込め効果とドーピング原子の欠如とによって改善される。このことに係わらず、室温移動度は、標準的なＧａＮの高い欠陥密度に起因して、２０００ｃｍ2Ｖ-1・ｓ-1未満のままである。より高い電流容量は、主として、より低いゲート幅、および高電力デバイスのために並行して必要なテンプレートの数がより少ないことと言い換えられる。
図１６Ａ（概略平面図）および１６Ｂ（概略横断面図）は、従来の平面の高電子移動度トランジスタ２００（ＨＥＭＴ）を示す。ＨＥＭＴ ２００は、ソース電極Ｓ、ドレイン電極Ｄ、およびゲート電極Ｇを含む。好ましくは、ＨＥＭＴがオンチップ回路類に使用される場合、ＨＥＭＴデバイス２００は、シャロートレンチアイソレーション（ＳＴＩ）を用いて電気的に分離されるべきである。ＳＴＩプロセスでは、シャロートレンチのパターンはトランジスタの製造に先立ってエッチングされる。次に、トレンチは誘電材料で充填され、それによってトレンチの両側の領域を電気的に分離する。次に、電気的に分離されたデバイスが、トレンチ間の領域に製造されてもよい。ＳＴＩプロセスは、シリコンＣＭＯＳ製造で広く使用されている。しかし、ＳＴＩプロセスは破壊的かつ高価な傾向があるので、プロセスはＧａＮ系のデバイスには不適切である。ＧａＮ用の化学エッチング液は効率的ではなく、十分に低い導電性を備えた十分に信頼性の高い半絶縁性の平面ＧａＮは達成するのが難しいので、深いトレンチが必要とされる。
対照的に、上述したように、電子デバイスのテンプレートとして作用する個々の分離したメサ１１５Ａ間に絶縁を提供する、区分化したウェハまたは支持体を、本明細書に記載する実施形態の方法を用いて作成することができる。この区分化したパワーウェハは、パワーエレクトロニクス用途向けのＳＴＩを有さないオンチップの小型システムおよび回路、ならびにエレクトロニクス全般に対する可能性を提供する。
図１７Ａ（概略平面図）および１７Ｂ（概略横断面図）は、一実施形態によるＨＥＭＴ ２００Ａを示す。ＨＥＭＴ ２００Ａのチャネルは、上から見て全体的に六角形の形状のアイランド１１５Ａを有する。薄いＡｌＮまたはダイヤモンド膜のバッファ層１１２と、例えば、Ａｌ2Ｏ3、ＳｉＯ2、Ｓｉ3Ｎ4、もしくは別の絶縁層で作られた誘電体成長マスク１１１とを使用することによって、絶縁が提供される。一実施形態では、１つのアイランド１１５につき１つのＨＥＭＴが提供される。代替実施形態では、ＨＥＭＴ ２００Ａはシリコン基板およびＧａＮナノワイヤを含む。
図１８Ａ〜１８Ｆは、ＨＥＭＴの代替実施形態の概略平面図（１８Ａ、１８Ｃ、１８Ｅ）および個々の概略横断面図（１８Ｂ、１８Ｄ、１８Ｆ）を示す。図１８Ｃおよび１８Ｄに示される実施形態は、ソース電極Ｓおよびゲート電極Ｇを覆う大型のフィールドプレート２０１を含み、ＨＥＭＴの効率を増大させてもよい。フィールドプレート２０１は、ソース電極Ｓに電気的に接続されるが、絶縁層３０１によってゲート電極Ｇからは絶縁される。図１８Ｅおよび１８Ｆに示される実施形態は、ゲート電極Ｇを覆うがソース電極Ｓは覆わない、より小型のフィールドプレート２０１を含む。フィールドプレート２０１は、ゲート電極Ｇに電気的に接続されるが、絶縁層３０１によってソース電極Ｓからは絶縁される。図１８Ａおよび１８Ｂに示される実施形態はフィールドプレート２０１を含まない。
図１９Ａは、カスコード構成３０２の２つのトランジスタ２００Ａおよび２００Ｂを有する一実施形態の概略平面図である。これは、２つのＨＥＭＴ、つまりＨＥＭＴ ２００Ａと、その下のノーマリーオフ型ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、またはＪＦＥＴ ２００Ｂとであってもよい。後者の構成によって、ノーマリーオフ型回路を、ＨＥＭＴのみを用いて作るのは難しいノーマリーオン型にすることが可能になる。図１９Ｂは、図１９Ａに示されるカスコード型トランジスタの等価回路を示す（第１のソース電極Ｓ１が第２のゲート電極Ｇ２に接続され、第１のドレインＤ１が第２のソースＳ１に接続される）。あるいは、複数のＨＥＭＴを並列に接続することができる。さらに、図１９Ｃに示されるように、複数のＨＥＭＴを同じデバイス内で並列かつカスコード結合で接続することができる。
図２０Ａ〜２０Ｃは、複数のＨＥＭＴ ２００Ａが共通のゲート線ＧＬを用いて接続されている代替実施形態を示す。即ち、ＨＥＭＴのゲート電極Ｇは電気的に接続されている。図示されるように、図２０Ａの実施形態は、図１８Ａおよび１８Ｂに示される実施形態の４つのＨＥＭＴ ２００Ａを含む。しかし、より少数またはより多数のＨＥＭＴが接続されてもよい。図２０Ｂに示される実施形態は、図１８Ｃおよび１８Ｄに示される実施形態のＨＥＭＴを含み、図２０Ｃに示される実施形態は、図１８Ｅおよび１８Ｆに示される実施形態のＨＥＭＴを含む。
図２１Ａは別の実施形態を示す。この実施形態では、ＨＥＭＴは、ゲート電極Ｇが共通のゲート線ＧＬを用いて接続され、ドレイン電極Ｄが共通のドレイン線ＤＬを用いて接続され、ソース電極Ｓが共通のソース線ＳＬを用いて接続されるように構成される。図２１Ｂは、図２１Ａに示されるデバイスに対する等価回路を示す。個々のＨＥＭＴ ２００Ａは、フィールドプレート２０１を含んでも含まなくてもよい。即ち、ＨＥＭＴは、図１８Ａ〜１８Ｇに示されるように、大型のフィールドプレート２０１もしくは小型のフィールドプレート２０１を含んでもよく、またはフィールドプレートを含まなくてもよい。
図２２Ｈは、一実施形態によるＤＣ／ＡＣ電力変換器２１０を示し、図２２Ａ〜２２Ｇはその構成要素を示す。図２２Ｈに示されるデバイスは、３つの単相変換器回路Ｐｈ１、Ｐｈ２、Ｐｈ３を含む三相変換器である。電力変換器２１０はカスコード結合と並列結合の両方を含む。電力変換器２１０の単相変換器回路Ｐｈ１、Ｐｈ２、Ｐｈ３は、図２２Ａおよび２２Ｂに示されるようなナノワイヤダイオード３０６と、図２２Ｅおよび２２Ｆに示されるようなナノワイヤＨＥＭＴ ２００Ａとを含む。代替実施形態では、電力変換器２１０は、より大型のフィールドプレート２０１と共に、図２２Ｃおよび２２Ｄに示されるようなナノワイヤＨＥＭＴ ２００Ａを含んでもよい。図２２Ｇは、直列で（即ち、「ソース」Ｓから「ドレイン」Ｄまで）接続された複数のダイオード３０６を示す。
本発明の実施形態による方法は、２つを超える周期表の元素、例えばＩｎＧａＮなどの三元組成物を含む構造にも適用可能である。歪みは、図５ａに示されるような、ＧａＮナノワイヤ５１０がＩｎＧａＮシェル層５１６によって包囲されている、Ｉｎ含量の高いＩｎＧａＮ／ＧａＮコアシェル構造を作る場合の重大な問題である。ナノワイヤ５１１にもＩｎＧａＮを使用することにより、図５ｂに示されるような、ＩｎＧａＮシェル層の歪みが低減されるであろう。しかし、ＩｎＧａＮは熱的に不安定な材料であり、Ｉｎ−Ｎ結合の解離を防ぐためにＮＨ3のフローが必要とされる。したがって、分裂されたＮＨ3のフローを利用する従来技術の方法は、ＩｎＧａＮナノワイヤの作成に適さないことがある。ＩｎＧａＮの成長温度におけるＮＨ3の割込みステップ（ｉｎｔｅｒｒｕｐｔｉｏｎ ｓｔｅｐ）で、Ｉｎ−Ｎ結合が解離し、Ｉｎが結晶から脱着する場合があることが示唆される。本発明によって得られるような継続的なナノワイヤ成長の使用は、Ｉｎ含量がより高いＩｎＧａＮナノワイヤの成長を支援する。
従来のＭＯＣＶＤまたはＭＯＶＥＰ装置は、ナノワイヤ成長段階とその直後の平面成長段階とを含む実施形態による方法を実施するのに最適ではないことがある。ガス供給システムにおける技術的な制限により、該ガス供給システムは、ナノワイヤ成長段階および平面成長段階それぞれと関連付けられる低いＶ／ＩＩＩ比と高いＶ／ＩＩＩ比の両方を、求められる精度で提供できないことがある。図６に概略的に示される、本発明の一実施形態による成長装置は、サンプル６１５が中に配置される成長チャンバ６１０を備える。ＩＩＩ族供給システム６２２は、ＩＩＩ族源６２０および質量流量コントローラ（ＭＦＣ）を備える。Ｖ族供給システムは、低流量ＭＦＣ ６３３を備える低原料流量（ｌｏｗ ｓｏｕｒｃｅ ｆｌｏｗ ｒａｔｅ）のＶ族供給ライン６３４と、それとは別個の、高流量ＭＦＣ ６３１を備える高原料流量のＶ族供給ライン６３２とに接続されたＶ族源６３０を備える。低流量ＭＦＣ ６３３は、ナノワイヤ成長段階と関連付けられる、例えばＮＨ3の低流量を扱うように適合され、高流量ＭＦＣ ６３１は、平面成長段階と関連付けられる高流量を扱うように適合される。２つの別個のＶ族供給ラインを切り換えて、ナノワイヤ成長段階から平面成長段階へと進むことによって、２つの異なる段階における流量の迅速な変化を求められる精度で行うことができる。求められる流量を得ることが２つのＭＦＣでは不可能な場合、当然ながら、装置は、より多数の別個の供給ラインを備えてもよい。
本発明の方法の適用可能性は以下の実施例によって実証され、それらの実施例は非限定例と見なすべきである。
図２ａ，ａ）〜ｃ）は、選択領域成長によるＧａＮナノワイヤの製造手順を示すことができる。サファイア、ＳｉＣ、またはＳｉ上のＧａＮエピタキシャル膜、およびさらには自立ＧａＮを出発基板として使用し、その上に、ＰＥＣＶＤによってＳｉＮxの層（厚さ３０ｎｍ）を堆積させた（ａ）。これに続いて、ＥＢＬおよびＲＩＥによって、ドットパターン化したＧａＮ開口部（直径約１００ｎｍ）のアレイを作った（ｂ）。開口部間の間隔は０．５〜３．２μｍの範囲であった。次に、そのように処理したサンプルを、自家製造の水平ＭＯＣＶＤチャンバに挿入して、ＧａＮナノワイヤを成長させた（ｃ）。成長プロセスは初期段階を含み、その際、７５ｓｃｃｍの高いＮＨ3流量を用いて、５分以内で９００〜１２００℃の成長帯まで温度を上昇させた。基板には、成長温度で１分間アニーリングを施す。後に続くナノワイヤ成長段階で、ＮＨ3流量を３．０〜０．２ｓｃｃｍまで低減させて、ＴＭＧ（トリメチルガリウム）をチャンバに導入しながら成長を開始させた。この作業を通して、０．１２〜１．２μモル／分の低いＴＭＧ流量を使用した。
実験において確認された、本発明の実施形態によれば、ＮＨ3の流量は開口部からの成長形態を制御する重要な因子である。図７ａ〜７ｂは、３．０ｓｃｃｍのＮＨ3流量で成長させたサンプルのＳＥＭ像を示す。平面図の図７ａから、報告されたものと同一である、開口部からの選択成長を見ることができる。ここで明確にする必要があるのは、成長後の横方向のサイズが１．０μｍよりも大きく、これは、約１００ｎｍの開口部サイズよりもはるかに大きいという点である。したがって、ＧａＮが開口部から伸びた後の横方向成長は相当なものである。図７ｂは、サンプルを３５°傾けて撮ったＳＥＭ像であり、得られたものがワイヤではなくピラミッドであったことを明示している。ピラミッドは、６つの等価な（１１０１）面によって境界が定められている。（１１０１）面のダングリングボンド密度は１６．０／ｎｍ2であり、これは（１１００）面（１２．１／ｎｍ2）および（０００１）面（１１．４／ｎｍ2）よりも高い。この視点から見て、（１１００）面および（０００１）面は、ＧａＮが開口部から伸びた後に出現するものと予想される。しかし、図２はその逆を示している。つまり、可能な説明は、（１１０１）面がＮ分極を有するということであり、そのことによって、ＮＨ3流量が高いときに安定する。これに基づいて、ＮＨ3の流量３ｓｃｃｍは、実際には、（１１００）面によってファセットが刻まれたＧａＮワイヤを成長させるにはまだ高い。図８ａ〜８ｂは、１．０ｓｃｃｍのＮＨ3流量で成長させたサンプルのＳＥＭによる特性描写を示す。平面図の画像である図８ａは、図７ａに類似している。しかし、３５°傾けた画像である図８ｂは異なっており、即ち、（１１００）面の垂直ファセットがピラミッドの先端の下から出現し始めている。
これは有望な点であり、Ｎ極性化した（１１０１）面が、ピラミッドの成長形態の境界を定めることができなくなり始めていることを示している。これにも係わらず、横方向のサイズは開口部の１つよりもはるかに大きいままであり、図７に示されるものと同じである。
図９ａ〜９ｂは、ＮＨ3流量をさらに０．５ｓｃｃｍまで低減させた成長結果を示す。平面図の画像（ａ）および３５°傾けた画像（ｂ）は両方とも、横方向で縮小しているサイズを示しているが、それらは約１００ｎｍの開口部サイズよりも大きいままである。傾けた画像の図９ｂは垂直のファセットも示している。ＮＨ3流量を０．２ｓｃｃｍまで低下させるにつれて、図１０ａ〜１０ｃ（（ａ）は平面図、（ｂ）および（ｃ）は４５°傾けたもの）に示されるように、真のＧａＮナノワイヤが合成され始めた。１００ｎｍよりも大きいいくつかの結晶子が存在するが、開口部のほとんどは、開口部のサイズと同じ１００ｎｍの直径を有するワイヤへと発展する。したがって、ＮＨ3流量が０．２ｓｃｃｍのとき、横方向成長も良好に制御される。気相成長の場合、過飽和の程度によって優勢な成長形態が決まるが、即ち、低い過飽和はナノワイヤの成長に必要であり、一方で中程度の過飽和はバルク結晶の成長に対応する。高い過飽和では、気相中の核生成によって粉末が形成される。これによれば、ＮＨ3流量を０．２ｓｃｃｍまで低減させることによって過飽和が有効に低下し、それによって横方向成長が制約され、成長がアキシャル方向でのみ起こるようになるという説明が理にかなっている。ここで、成長はすべて、成長プロセス全体の間、ＴＭＧおよびＮＨ3を同時かつ継続的にチャンバに流入させ続けながら実施された。しかし、従来技術で報告された作業は、ナノワイヤ成長を得るためにパルス化成長モードが必要であったことを示しているものと思われる。ここで提示した結果に基づいて、継続的な原料流量を用いてナノワイヤ成長を達成できることは明白である。ＧａＮナノワイヤを製造するためには、低い過飽和が達成されるように、または言い換えればマイグレーションエンハンスト成長を達成するため、ＮＨ3流量を調節すべきである。
Ｃｐ2Ｍｇは垂直側壁のファセット形成を向上させることが示されてきた。表１に関係する図１１ａ〜ｃには、Ｃｐ2Ｍｇとしてのドーピング源が、潜在的に、この作用によってナノワイヤ成長条件を安定化させることができることが示されている。また、過飽和／ＮＨ3流量を増加させることによって、ピラミッド形の成長を再確立できることがさらに示されている。これは、横方向成長段階において、ナノワイヤの横方向成長を提供するのに利用することができる。
本発明の方法によって製造したナノワイヤは、広範囲のデバイスに、例えばダイオード、トランジスタ、および他のパワー電子デバイスに利用することができる。窒化物系のエレクトロニクスは、高圧および高温の用途において特に興味深い。
結論として、ＮＨ3流量を減少させることによって、過飽和を制御することによるＧａＮ開口部からの選択領域成長を使用して、ＭＯＣＶＤによってＧａＮナノワイヤを製造することができる。提示した結果では、パルス成長は必須の方法ではないが、ＮＨ3流量を十分に低減することでもナノワイヤを作成できることが示されている。
本発明の方法を、ＧａＮ、ＮＨ3、およびＴＭＧを非限定例として用いて記載してきた。当業者であれば、方法の原理は、例えばＡｌＩｎＧａＮ、ＩＩＩ族ＮＡ、およびＩＩＩ族ＮＰなど、インジウムまたはアルミニウムを含む、他の半導体窒化物系のナノワイヤの成長に適用可能であることを理解する。ＮＨ3は、便利で十分に確立された窒素源であるが、他の原料、例えばｔ−ブチルアミンＮ（Ｃ4Ｈ9）Ｈ2、１，１−ジメチルヒドラジン（ＣＨ3）2ＮＮＨ2、およびｔ−ブチルヒドラジン（ＣＨ3）3ＣＮＨＮＨ2が知られており、それらを利用することができる。ＩＩＩ−Ｖ族半導体の選択に応じて、異なる原料が利用可能である。異なる原料は、低い過飽和を達成するための、流量の異なる適正値に結び付き、したがって、Ｖ／ＩＩＩ比を適宜調節することが必要になる。かかる調節は、上述の教示を所与として当業者が行うことができる。
完成デバイスにその成長基板１０５が残っている、方法およびデバイスについて記載してきた。当業者であれば、成長基板１０５の全体もしくは一部が除去されるか、または別の材料（例えば、メサ１１５Ａの上方もしくは下方に取り付けられるハンドル基板）に置き換えられてもよいことを理解する。電気的絶縁が保たれる限り、ハンドル基板材料は熱伝導性材料基板を、例えばグラフェンまたはＣｕもしくはＡｌなどの金属を含む。
米国特許第７，８２９，４４３号となった、２００８年１２月１１日出願の米国特許出願第１２／３０８，２４９号の全内容を、参照により本明細書に組み込む。

Claims (46)

  1. 複数の半導体ナノワイヤを基板の上に形成するステップと、
    半導体体積要素を各ナノワイヤ上に形成するステップと、
    実質的に平坦な上面を有する複数の離散的なベース要素を形成するため、各体積要素を平坦化するステップと、
    前記複数のベース要素それぞれの中または上にデバイスを形成するステップとを含む、半導体デバイスを作成する方法。
  2. 複数の半導体ナノワイヤを形成するステップが、窒素源のフローおよび有機金属源のフローが存在する、ナノワイヤ成長ステップにおいて、ＣＶＤまたはＶＰＥによってＩＩＩ族窒化物ナノワイヤを含む前記ナノワイヤを成長させるステップを含み、
    半導体体積要素を形成するステップが、前記窒素源のフローおよび前記有機金属源のフローが存在する、体積要素成長ステップにおいて、ＣＶＤまたはＶＰＥによって前記ナノワイヤ上に少なくとも１つのＩＩＩ族窒化物体積要素を形成するステップを含み、
    Ｖ／ＩＩＩ比が、前記窒素源の流量と前記有機金属源の流量との比を含み、
    前記体積要素成長ステップ中のモルＶ／ＩＩＩ比が、前記ナノワイヤ成長ステップ中のモルＶ／ＩＩＩ比よりも高く、
    前記体積要素成長ステップが平面成長ステップを含み、前記モルＶ／ＩＩＩ比が前記窒素源の流量と前記有機金属源の流量とのモル比を含む、請求項１に記載の方法。
  3. 前記ナノワイヤ成長ステップの間、前記窒素源のフローおよび前記有機金属源のフローが継続的である、請求項２に記載の方法。
  4. 前記体積要素成長ステップの前記モルＶ／ＩＩＩ比が、前記ナノワイヤ成長ステップの前記モルＶ／ＩＩＩ比の少なくとも１０倍である、請求項２に記載の方法。
  5. 前記ナノワイヤ成長ステップの間、前記モルＶ／ＩＩＩ比が１〜１００の範囲である、請求項２に記載の方法。
  6. 前記ナノワイヤ成長ステップの間、前記モルＶ／ＩＩＩ比が１〜５０の範囲である、請求項５に記載の方法。
  7. 前記ナノワイヤ成長ステップの間、前記モルＶ／ＩＩＩ比が５〜５０の範囲である、請求項６に記載の方法。
  8. 前記ナノワイヤ成長ステップの間、前記モルＶ／ＩＩＩ比が一定である、請求項２に記載の方法。
  9. 前記ナノワイヤが窒化ガリウムナノワイヤであり、前記窒素源がアンモニアであり、前記有機金属源がトリメチルガリウムである、請求項２に記載の方法。
  10. 前記複数の半導体ナノワイヤを形成するステップおよび前記デバイスを形成するステップが、ＣＶＤまたはＶＰＥに基づく選択領域成長技術を利用することを含む、請求項１に記載の方法。
  11. 前記複数の半導体ナノワイヤを形成するステップが、
    成長マスクを含む基板を提供するステップと、
    前記成長マスクに開口部を形成するステップと、
    前記ＣＶＤまたはＶＰＥに基づく選択領域成長技術を利用して、前記成長マスクの前記開口部内で前記半導体ナノワイヤを選択的に成長させるステップとを含み、
    前記半導体体積要素を形成するステップが、ＣＶＤまたはＶＰＥに基づく選択領域成長技術を利用して、前記ナノワイヤ上に前記体積要素を選択的に成長させるステップを含み、
    前記デバイスを形成するステップが、前記平坦化するステップ後に、前記体積要素上に少なくとも１つの高純度半導体デバイス層を選択的に成長させるステップを含む、請求項１０に記載の方法。
  12. 少なくとも１つの高純度デバイス層がドーピングされる、請求項１１に記載の方法。
  13. 前記平坦化するステップが前記体積要素をエッチバックするステップを含む、請求項１に記載の方法。
  14. 半導体置換層の上面が前記ナノワイヤの上部先端の上に位置し、前記置換層の前記上面が前記ベース要素それぞれの前記上面を形成するように、前記半導体置換層を平坦化した前記体積要素上にエピタキシャル成長させるステップをさらに含む、請求項１３に記載の方法。
  15. 前記エッチバックするステップが、前記半導体ナノワイヤの上部を除去する、請求項１３に記載の方法。
  16. 前記複数の半導体ナノワイヤを形成する前記ステップ、前記半導体体積要素を形成する前記ステップ、平坦化する前記ステップ、および前記デバイスを形成する前記ステップが、１つの中断されない成長行程で行われる、請求項１または１３に記載の方法。
  17. 前記半導体ナノワイヤがＧａＮナノワイヤを含み、
    前記半導体体積要素が、各ＧａＮナノワイヤの周りに形成された離散的な絶縁性または半絶縁性のＧａＮピラミッドを含み、
    各体積要素を平坦化するステップが、実質的に平坦なｃ面上面および傾斜した側壁を有するメサを備える複数の離散的なＧａＮベース要素を形成するため、各体積要素に異方性エッチングを施すステップを含み、
    前記デバイスがダイオードまたはトランジスタを含む、請求項１に記載の方法。
  18. 基板と、
    前記基板の主表面に実質的に垂直に延在する複数のＩＩＩ族窒化物半導体ナノワイヤと、
    前記複数のナノワイヤそれぞれの周りおよび上にそれぞれ位置する、複数の離散的なＩＩＩ族窒化物半導体メサと、
    各半導体メサの上に位置する少なくとも１つの電極とを備える、半導体デバイス。
  19. 絶縁性の成長マスクが基板の上に位置し、
    前記複数のＩＩＩ族窒化物半導体ナノワイヤが前記成長マスクの開口部から突出し、
    各メサが実質的に平坦なｃ面上面を有する、請求項１８に記載のデバイス。
  20. 各メサが１０5Ω＊ｃｍを超える抵抗率を有する、請求項１９に記載のデバイス。
  21. 前記実質的に平坦なｃ面上面がスレッディング転位を実質的に有さない、請求項１９に記載のデバイス。
  22. 前記実質的に平坦なｃ面上面が１０9未満のスレッディング転位を有する、請求項２１に記載のデバイス。
  23. 前記複数の離散的なＩＩＩ族窒化物半導体メサの少なくとも９０％が、前記実質的に平坦なｃ面上面にスレッディング転位を有さない、請求項２１に記載のデバイス。
  24. 各メサが、上面が前記実質的に平坦なｃ面上面を形成するＩＩＩ族窒化物置換層を含む、請求項１９に記載のデバイス。
  25. 前記置換層がＧａＮ層を含み、前記実質的に平坦なｃ面上面が、前記メサ内に位置する前記ナノワイヤの上部先端からずれている、請求項２４に記載のデバイス。
  26. 前記ナノワイヤが前記デバイスの能動素子領域の一部ではなく、前記ナノワイヤが外部回路に電気的に接続されない、請求項２５に記載のデバイス。
  27. 前記置換層が、前記デバイスの前記能動素子領域の一部ではない、低ドープ半導体または半絶縁性層である、請求項２６に記載のデバイス。
  28. 前記置換層が、前記デバイスの前記能動素子領域の一部である半導体層である、請求項２６に記載のデバイス。
  29. 前記置換層が前記デバイスの２ＤＥＧを含有する、請求項２８に記載のデバイス。
  30. 各メサが、前記デバイスの能動素子領域の一部ではない絶縁性または半絶縁性メサを含み、各メサが外部回路に電気的に接続されず、各メサが他のメサに電気的に接続されない、請求項１９に記載のデバイス。
  31. 前記実質的に平坦なｃ面上面の上に位置する少なくとも１つの半導体能動素子層をさらに備える、請求項１９に記載のデバイス。
  32. 前記少なくとも１つの半導体能動素子層が、５×１０16ｃｍ-2未満の不純物含量を有し、スレッディング転位を実質的に有さない、請求項３１に記載のデバイス。
  33. 前記半導体ナノワイヤがＧａＮナノワイヤを含み、
    前記基板が絶縁性または半絶縁性基板を含み、
    前記半導体メサが、傾斜した側壁を有する離散的なＧａＮメサを含み、
    前記デバイスがダイオードまたはトランジスタを含む、請求項１８から３２の何れか１項に記載のデバイス。
  34. 前記デバイスがダイオードであり、各メサの上に２つの電極が位置する、請求項３３に記載のデバイス。
  35. 前記デバイスがトランジスタであり、各メサの上に３つの電極が位置する、請求項３３に記載のデバイス。
  36. 前記メサの前記傾斜した側壁の上に少なくとも部分的に位置する、少なくとも１つの電極をさらに備える、請求項３３に記載のデバイス。
  37. 前記メサの異なる傾斜した側壁の上に少なくとも部分的に位置する２つの電極をさらに備える、請求項３３に記載のデバイス。
  38. 前記基板が、ＡｌＮ、ダイヤモンド、グラフェン、またはアルミナを含む、請求項３３から３７の何れか１項に記載のデバイス。
  39. 前記メサが、前記基板に平行な面内に六角形の断面を有する、請求項１８から３８の何れか１項に記載のデバイス。
  40. 前記デバイスが、共通のゲート線に接続されたゲートを有する複数のトランジスタを含む、請求項１８から３９の何れか１項に記載のデバイス。
  41. 前記複数のトランジスタが、共通のソース線に接続されたソースと、共通のドレイン線に接続されたドレインとを有する、請求項４０に記載のデバイス。
  42. 前記デバイスが、直列または並列で電気的に接続された、複数のトランジスタおよびダイオードを備えるＤＣ／ＡＣ電力変換器を備える、請求項１８から４１の何れか１項に記載のデバイス。
  43. 前記トランジスタのゲート電極、または前記ゲート電極およびソース電極を覆う、フィールドプレートをさらに備える、請求項４０から４２の何れか１項に記載のデバイス。
  44. 前記デバイスが、カスコード構成の２つ以上のトランジスタおよび／またはダイオードを含む、請求項１８から４３の何れか１項に記載のデバイス。
  45. 前記デバイスが、前記複数のメサのうち少なくとも１つにあるＨＥＭＴと、前記基板の上で、前記複数のメサのうち他の少なくとも１つにあるダイオードとを備えるハイブリッドデバイスを含む、請求項１８から４３の何れか１項に記載のデバイス。
  46. 前記基板がナノワイヤ成長基板または付着されたハンドル基板を含む、請求項１８から４５の何れか１項に記載のデバイス。
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