WO2021261494A1 - 半導体デバイスの製造方法、半導体デバイス、電子機器、半導体エピタキシャル基板の製造方法および半導体エピタキシャル基板 - Google Patents

半導体デバイスの製造方法、半導体デバイス、電子機器、半導体エピタキシャル基板の製造方法および半導体エピタキシャル基板 Download PDF

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mask
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克明 正木
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京セラ株式会社
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • This disclosure relates to semiconductor devices.
  • a method of forming a semiconductor layer on a base substrate, joining the semiconductor layer to a support substrate different from the base substrate, and separating the support substrate and the semiconductor layer has been studied using various semiconductor materials (for example,). (See Patent Document 1 below), but semiconductor devices are required to have further improved characteristics.
  • the method for manufacturing a semiconductor device of the present disclosure includes a step of preparing a template substrate including a base substrate and a mask including an opening and a mask portion, and a first semiconductor from the opening to the first region of the mask portion. It includes a step of forming a portion and a step of forming a semiconductor portion of the mask portion, which is located above the second region where the first semiconductor portion is not formed and contains a homologous element of gallium.
  • FIG. It is a figure which shows the electron microscope image of the cross section of the semiconductor layer when there is no debris film. It is a figure which shows the electron microscope image of the cross section of the semiconductor layer in the case of having a debris film. It is a top view which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is a flowchart which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2. It is a schematic cross-sectional view which shows the manufacturing method of the semiconductor device of FIG. It is a flowchart which shows the other manufacturing method of the semiconductor device which concerns on Embodiment 2. It is a schematic cross-sectional view which shows the manufacturing method of the semiconductor device of FIG. It is sectional drawing which shows the structure of the base substrate in Embodiment 2.
  • FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is sectional drawing which shows another structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is a flowchart which shows the manufacturing method of the semiconductor device of FIG. It is sectional drawing which shows another structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is sectional drawing which shows another structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. It is a flowchart which shows the manufacturing method of the semiconductor device of FIG. 16 and FIG. It is a schematic diagram which shows the structure of the electronic device which concerns on Embodiment 2.
  • FIG. 1 is a cross-sectional view for explaining a method for manufacturing the semiconductor epitaxial substrate 10 according to the embodiment of the present disclosure.
  • the method for manufacturing the semiconductor epitaxial substrate 10 of the present embodiment includes a mask forming step, a first semiconductor layer forming step, and a second semiconductor layer forming step.
  • the semiconductor crystal is formed on the partial region 1a which is the first partial region of the growth surface 1 of the substrate 2 having the growth surface 1 which is a flat first surface, for example, which includes the starting point of the growth of the semiconductor crystal.
  • a mask-forming body is formed in which the deposition-suppressing mask 3 that suppresses growth is formed, and the surface of the growth surface 1 that is not covered by the deposition-suppressing mask 3 is used as the crystal growth region 1b, which is the second partial region.
  • the semiconductor crystal is grown from the crystal growth region 1b onto the deposition suppression mask 3 by vapor phase growth to form the first semiconductor layer 4.
  • a semiconductor crystal is grown on the first semiconductor layer 4 by vapor phase growth to form a second semiconductor layer 5 in which at least a portion in contact with the first semiconductor layer 4 contains aluminum.
  • the deposition suppression mask 3 is formed so as to contain, for example, silicon oxide.
  • the substrate 2 is formed so as to include, for example, a gallium nitride (GaN) single crystal.
  • a mask removing step of removing the deposition suppressing mask 3 and a support substrate joining step of joining the second semiconductor layer 5 and the supporting substrate after the mask removing step are further performed.
  • the second semiconductor layer 5 is formed so as to include the nitride semiconductor AlGaN containing aluminum Al at least in a portion in contact with the first semiconductor layer 4.
  • a non-single crystal film of a nitride semiconductor containing aluminum is first formed at a portion of the deposition suppressing mask 3 where the first semiconductor layer 4 is not formed.
  • the substrate 2 is prepared as the base substrate.
  • the substrate 2 is an off-board, and the normal of the growth surface 1 of the substrate 2 may be inclined by, for example, 0.3 ° from the a-axis ⁇ 11-20> direction.
  • the substrate 2 it is possible to use a substrate having an off angle of 0.1 ° to 1 ° with respect to the a-axis.
  • a GaN substrate cut out from a GaN single crystal ingot so that the growth surface 1 of the substrate 2 is in a predetermined plane direction can be used.
  • the substrate 2 may be a nitride semiconductor substrate. Further, it may be an n-type substrate or a p-type substrate in which impurities are doped in the nitride semiconductor.
  • the GaN-based semiconductor is a semiconductor containing a gallium atom (Ga) and a nitrogen atom (N), and typical examples thereof include GaN, AlGaN, AlGaInN, and InGaN.
  • sapphire, Si or SiC can be used for the substrate 2.
  • a mask layer including the deposition suppressing mask 3 is formed on the growth surface 1 of the substrate 2.
  • silicon oxide for example, SiO 2
  • PCVD Physical Vapor Deposition
  • the SiO 2 layer is patterned by a photolithography method and wet etching with buffered hydrofluoric acid (BHF) to form a mask-forming body having a deposition suppressing mask 3.
  • BHF buffered hydrofluoric acid
  • the deposition suppression mask 3 has a striped shape in which a plurality of strip-shaped portions 3a are arranged in parallel at predetermined intervals.
  • the width of the opening between the adjacent strips 3a is, for example, about 2 ⁇ m to 20 ⁇ m.
  • the width of the band-shaped portion 3a is, for example, about 50 ⁇ m to 200 ⁇ m.
  • the mask material for forming the deposition suppressing mask 3 in addition to SiO 2 which is an example of silicon oxide, a material may be used as long as the semiconductor layer does not grow from the mask material due to vapor phase growth.
  • Masking material for example, nitrides such patterning can nitride silicon (SiN X), or TiN, ZrO X, oxides such as TiO X or AlO X, or, also possible to use a transition metal such as W or Cr can.
  • SiO 2 is easily removed by BHF or the like, it can be suitably used as a mask material in that the step of removing the deposition suppressing mask 3 described later is facilitated.
  • the deposition suppression mask 3 may be formed so as to contain one or more selected from silicon oxide and silicon nitride. Further, as the method for laminating the deposition suppressing mask 3, a method suitable for the mask material, such as a thin film deposition method, sputtering, or coating curing, can be appropriately used.
  • the first semiconductor layer 4 which is the crystal growth layer of the semiconductor crystal, is vapor-phase-grown from the crystal growth region 1b of the growth surface 1 exposed from the opening between the band-shaped portions 3a.
  • the first semiconductor layer 4 of the present disclosure is a nitride semiconductor layer.
  • an organometallic vapor phase growth method Metalorganic Vapor Phase Epitaxy; MOVPE
  • MOVPE Metalorganic Vapor Phase Epitaxy
  • HVPE Hydrophilic Vapor Phase Epitaxy
  • the grown crystal exceeds the opening of the deposition suppression mask 3, the crystal also grows laterally along the upper surface of the deposition suppression mask 3.
  • the crystal growth ends before the first semiconductor layer 4 grown from the crystal growth region 1b overlaps with the adjacent first semiconductor layer 4.
  • the first semiconductor layer 4 obtained by growing the nitride semiconductor by the ELO method is obtained.
  • the first semiconductor layer 4 has a first surface 4a and a second surface 4b located on the opposite side of the first surface 4a.
  • the width of the first semiconductor layer 4 is, for example, about 50 ⁇ m to 200 ⁇ m, and the height is about 10 ⁇ m to 50 ⁇ m.
  • a second semiconductor layer 5 having at least a portion in contact with the first semiconductor layer 4 containing aluminum is formed on the first surface 4a of the first semiconductor layer 4.
  • the aluminum-containing layer is formed, the aluminum-containing non-single crystal film 5'is simultaneously formed at the portion of the deposition suppression mask 3 where the first semiconductor layer 4 is not formed.
  • the layer structure of the second semiconductor layer 5 and the composition of each layer depend on any device structure such as a light emitting diode (LED), a laser diode (LD) or a photodiode (PD). Design appropriately.
  • the thickness of the second semiconductor layer 5 is, for example, about 1 ⁇ m to 5 ⁇ m.
  • the substrate 2, the deposition suppression mask 3, the first semiconductor layer 4 and the second semiconductor layer 5 are immersed in BHF for about 10 minutes to remove the deposition suppression mask 3.
  • the semiconductor element portion 6 in which the surface of the first semiconductor layer 4 is covered with the second semiconductor layer 5 is formed on the substrate 2.
  • the semiconductor element portion 6 and the substrate 2 are connected to the substrate 2 via, for example, a columnar connecting portion 7, which is a part of the first semiconductor layer 4 grown in the opening of the deposition suppressing mask 3.
  • the debris film refers to a nitride semiconductor polycrystal film having a maximum length of about several hundred nm when viewed in a plan view, which is formed on the deposition suppression mask 3. Since such a debris film has high reactivity of Al and is difficult to migrate, it adheres to the surface of the deposition suppressing mask 3. With this as the nucleus, the AlGaN debris film shown in the electron micrograph of FIG. 2 is formed. Since the AlGaN debris film does not function as a deposition suppression mask, a layer in the subsequent second semiconductor layer forming step is also formed on the debris film.
  • FIG. 3 is a diagram showing an example of design values of the composition distribution of the main component elements in the thickness direction of the semiconductor element of the present embodiment.
  • FIG. 4A is an electron microscope image of a semiconductor surface on which a debris film is formed
  • FIG. 4B is an electron microscope image showing a semiconductor surface without a debris film.
  • FIG. 5 shows the edge glow height of the semiconductor layer when the semiconductor crystal containing aluminum is used in the portion of the second semiconductor 5 in contact with the first semiconductor layer 4 and when the semiconductor crystal not containing aluminum is used. It is a figure.
  • FIG. 6A is a diagram showing an electron microscope image of a cross section of a semiconductor layer in the absence of a debris film.
  • FIG. 6B is a diagram showing an electron microscope image of a cross section of a semiconductor layer in the presence of a debris film.
  • Table 1 summarizes the relationship between the Si concentration and the thickness of each layer constituting the semiconductor laminate by secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • Table 1 shows the thickness of the p-AlGaN layer and the concentration of Si impurities as an example of each LED having a different layer structure.
  • the flat LED in Table 1 refers to an epitaxial substrate in which an LED structure is grown on the entire surface of the semiconductor substrate without using a deposition suppression mask.
  • MQW refers to a multi-quantum well.
  • the p-AlGaN layer of the p-AlGaN layer of the "LED with debris film” is closer to the thickness and Si concentration of the p-AlGaN layer of the "flat LED” than the "LED without debris film”. It is backed up.
  • the second semiconductor layer 5 is grown to provide the deposition suppression mask 3. Cover with the second semiconductor layer 5.
  • the crystal growth layer to be the device layer can be uniformly formed, and the contamination of the decomposition product of the deposition suppression mask into the second semiconductor layer 5 can be reduced.
  • the SiO 2 mask when GaN growth is performed by epitaxial vapor phase growth (ELO), the SiO 2 mask is useful as a deposition suppression mask, and the SiO 2 is used to perform GaN growth in which the growth layers due to ELO do not associate with each other. conduct.
  • the SiO 2 there is no problem that SiO 2 is decomposed at this time, Si which is an n-type dopant is doped with GaN crystal-grown by ELO, and the p layer is difficult to grow.
  • the ELO growth layer when the device layer is formed, there is no problem that the ELO growth layer is difficult to form a uniform layer because of the edge glow in which the growth rate of the corner portion of the ELO growth layer is higher than that of the central portion. ..
  • the growth rate changes under the same growth conditions on the flat GaN layer and the GaN device layer which is the subsequent growth layer, and it is difficult to apply the same epitaxial vapor phase growth conditions as on the flat GaN. The problem of, does not occur.
  • the deposition suppression mask a material other than SiO 2 , which is an example of silicon oxide, may be used in which the semiconductor layer does not grow from the mask material due to vapor phase growth.
  • Deposit control mask for example, nitrides such patterning can nitride silicon (SiN X), or TiN, oxides such as ZrO X, TiO X or AlO X, or, to use a transition metal such as W or Cr It can also be done, and these can produce the same effect.
  • the semiconductor epitaxial substrate of the present disclosure after the first semiconductor layer 4 is grown on the growth surface of the substrate 2 which is the base of the device layer, the second semiconductor layer 5 is grown, and the deposition suppression mask 3 is attached to the second semiconductor layer 5. Can be manufactured by covering with. As a result, the semiconductor crystal layer to be the device layer can be uniformly formed, and the semiconductor epitaxial substrate 10 having excellent quality can be provided. [Embodiment 2]
  • FIG. 7 is a plan view showing a method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 8 is a flowchart showing a method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a method of manufacturing the semiconductor device of FIG. In the manufacturing method shown in FIGS. 7 to 9, a step of preparing a template substrate TL including a base substrate 2 and a mask 3 including an opening K and a mask portion 3a, and a mask from above the opening K using the ELO method.
  • the first and second regions A1 and A2 may be adjacent to each other, and the mask portion 3a may contain at least one of a silicon oxide and a silicon nitride.
  • the third semiconductor portion S3 can be said to be a semiconductor portion located above the second region A2.
  • the third semiconductor portion S3 may be a debris film.
  • the direction from the base substrate 2 toward the first semiconductor portion S1 is "upward" (it may be opposite to the vertical upward direction).
  • the first semiconductor portion S1 including the nitride semiconductor for example, a GaN-based semiconductor
  • the first semiconductor portion S1 is placed on the mask portion 3a which is a selective growth mask.
  • a low defect portion SD can be formed.
  • the low defect portion SD has a lower penetration dislocation density than the dislocation inheritance portion HD (the portion that inherits dislocations derived from the underlying substrate) on the opening K, for example, 5 ⁇ 10 6 / cm 2 or less (penetration of the dislocation inheritance portion HD). It is 1/5 or less of the dislocation density).
  • the semiconductor crystal formed above the low defect portion SD inherits the low defect property and has excellent crystallinity.
  • the ⁇ 11-20> direction of the first semiconductor unit S1 is the X direction (a-axis direction)
  • the ⁇ 1-100> direction is the Y direction (m-axis direction)
  • the ⁇ 0001> direction is Z.
  • the direction (c-axis direction) is used.
  • semiconductor crystals (first semiconductor portions) that grow laterally on the same mask portion 3a in the opposite direction stop growing before they meet on the mask portion 3a, and their gaps thereof. (Gap) corresponds to the second region A2.
  • the semiconductor substrate 10 which is a semiconductor device can be obtained.
  • the semiconductor substrate 10 includes a base substrate 2, a template substrate TL including an opening K and a mask 3 including a mask portion 3a, and a first semiconductor portion located on the first region A1 of the mask portion 3a from above the opening K.
  • the first and third semiconductor portions S1 and S3 are adjacent to each other in a plan view (visualization in the Z direction).
  • the second semiconductor portion S2 and the third semiconductor portion (semiconductor portion located above the second region A2) S3 may be formed by the same process or may be formed by another process.
  • the second and third semiconductor parts S2 and S3 each contain a nitride semiconductor, and the gallium homologous element contained in the second and third semiconductor parts S2 and S3 may be aluminum.
  • the second and third semiconductor portions S2 and S3 may contain aluminum nitride gallium (AlGaN).
  • AlGaN aluminum nitride gallium
  • the third semiconductor portion S3 AlGaN layer
  • the mask portion 3a including Si
  • an unintended Si doping unintentional Si doping
  • the aluminum gallium nitride contained in the third semiconductor portion S3 may have a different composition from the aluminum gallium nitride contained in the second semiconductor portion S2.
  • the thickness of the third semiconductor portion S3 may be smaller than the thickness of the second semiconductor portion S2.
  • the second and third semiconductor portions S2 and S3 can be formed in the same step, but the third semiconductor portion S3 (AlGaN layer) formed on the mask portion 3a (non-crystal) which is a selective growth mask, for example. This is because the state of crystal growth is different from that of the second semiconductor portion S2 (AlGaN layer) formed on the first semiconductor portion S1 which is a GaN-based semiconductor crystal.
  • the third semiconductor portion S3 may be in contact with the mask portion 3a.
  • the second semiconductor portion S2 may be in contact with the upper surface of the first semiconductor portion S1.
  • the second semiconductor portion S2 may be formed on the first semiconductor portion S1 via a buffer-like nitride semiconductor portion (for example, a GaN layer).
  • the fourth semiconductor portion S4 (for example, an AlGaN layer) along the side surface of the first semiconductor portion S1 may be formed.
  • each of the first to fourth semiconductor portions S1 to S4 may contain silicon.
  • the bandgap of the GaN-based semiconductor (for example, the AlGaN layer) included in the second semiconductor portion S2 may be larger than the bandgap of the GaN-based semiconductor (for example, the GaN layer) included in the first semiconductor portion S1.
  • the homologous element of gallium contained in the second and third semiconductor parts S2 and S3 may be indium, and the second and third semiconductor parts S2 and S3 may contain indium gallium nitride (InGaN).
  • the second and third semiconductor portions S2 and S3 may contain aluminum nitride indium gallium (AlInGaN).
  • the homologous element of gallium may be boron (B).
  • the fifth semiconductor portion S5 may be formed above the second semiconductor portion S2.
  • the active portion (active layer) SA may be formed above the second semiconductor portion S2, and then the fifth semiconductor portion S5 may be formed above the active portion SA.
  • the active portion SA and the fifth semiconductor portion S5 may include a GaN-based semiconductor.
  • a sixth semiconductor portion S6 (for example, a GaN-based semiconductor layer) may be formed above the third semiconductor portion S3.
  • the active part SA may have a multiple quantum well (MQW).
  • the active portion SA may include a light emitting portion that overlaps with the low defect portion SD in a plan view.
  • the fifth semiconductor portion S5 may be p-type, and may be, for example, a Mg-doped p-GaN layer.
  • the first semiconductor portion S1 and the fifth semiconductor portion S5 may include the same GaN-based semiconductor.
  • the first semiconductor portion S1 formed by the ELO method is a Si-doped n-GaN layer. May be good.
  • the second to fourth semiconductor portions S2 to S4 may be n-type, and may be, for example, a Si-doped n-AlGaN layer.
  • the mask portion 3a and the first and fifth semiconductor portions S1 and S5 may contain silicon, and the silicon concentration of the fifth semiconductor portion S5 may be 1/5 or less of the silicon concentration of the first semiconductor portion S1.
  • the third semiconductor portion S3 (for example, the AlGaN layer) functions as a lid of the mask portion 3a (including Si), and the Si (n-type dopant) is auto-doped when the p-type fifth semiconductor portion S5 is formed. It is possible to suppress the transfer of raw materials from the mask portion 3a).
  • the fifth semiconductor unit S5 is not limited to the p-type, and may be an undoped type (i-type).
  • the third semiconductor portion S3 can suppress the auto-doping of Si when forming the fifth semiconductor portion S5.
  • the fifth semiconductor portion S5 may have a shape having an upper surface, a side surface, and a slope adjacent to the upper surface and the side surface and oblique to the upper surface and the side surface.
  • the crystal growth of the sixth semiconductor portion S6 proceeds even above the third semiconductor portion S3 (see FIG. 9), and the raw material is consumed, so that the edge of the fifth semiconductor portion 5S Abnormal growth (edge growth) is reduced.
  • a step of forming an electrode EC or the like may be performed.
  • the laminated body LB including the first and second semiconductor portions S1 and S2, the fifth semiconductor portion S5, and the electrode EC is divided into a plurality of pieces to form a plurality of semiconductor chips (semiconductor devices) 20.
  • the step and the step of removing the mask portion 3a can be performed.
  • the third semiconductor portion S3 on the mask portion 3a may be removed, and the mask portion 3a is removed after removing the third semiconductor portion S3 (for example,). Wet etching) may be used.
  • a step of separating the first semiconductor portion S1 and the template substrate TL can be performed.
  • the connection portion 7 of the first semiconductor portion S1 with the template substrate TL may be broken while the plurality of semiconductor chips 20 are held by the support substrate SK.
  • the connecting portion 7 may be attached to the first semiconductor portion S1 side, may be attached to the template substrate TL side as shown in FIG. 9, or may be attached to both sides. Thereby, a plurality of semiconductor chips 20 can be obtained.
  • the semiconductor chip (semiconductor device) 20 is, for example, an LED (light emitting diode) chip, a laser chip, a transistor chip, or the like (described later).
  • FIG. 10 is a flowchart showing another manufacturing method of the semiconductor device according to the second embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a method of manufacturing the semiconductor device of FIG.
  • the connection portion 7 between the template substrate TL and the first semiconductor portion S1 is connected (dislocation inheritance portion HD).
  • Bottom Remove.
  • the third semiconductor portion S3 may be removed in the step of removing the connecting portion 7. By doing so, it is possible to obtain a plurality of semiconductor chips (semiconductor devices) 20 while leaving the mask portion 3a on the template substrate TL.
  • FIG. 12 is a cross-sectional view showing the configuration of the base substrate according to the second embodiment.
  • the base substrate 2 may be composed of a main substrate 21 (for example, a GaN substrate, a hexagonal SiC substrate, an AlN substrate, etc.) which is a bulk crystal substrate.
  • the upper surface of the main substrate 21 exposed from the opening K of the mask 3 is the growth starting point of the first semiconductor portion S1.
  • the base substrate 2 may include a main substrate 21 (a different substrate of bulk crystals) having a lattice constant different from that of the GaN-based semiconductor, and a seed portion 23.
  • the main substrate 21, which is a dissimilar substrate, is, for example, a Si substrate, a SiC substrate, an AlN substrate, a sapphire substrate, or the like.
  • a Si substrate may be used for the main substrate 21, AlN or SiC may be used for the seed portion 23, a SiC substrate may be used for the main substrate 21, and a GaN-based semiconductor (for example, GaN) may be used for the seed portion 23.
  • the base substrate 2 includes the seed portion 23
  • the upper surface of the seed portion 23 exposed from the opening K of the mask 3 is the growth starting point of the first semiconductor portion S1 (see FIG. 7).
  • the base substrate 2 may be configured to include a main substrate 21 which is a heterogeneous substrate of bulk crystals, a buffer portion 22, and a seed portion 23. If the Si substrate and the GaN-based semiconductor come into direct contact with each other, they may melt each other, but this can be avoided by providing the buffer unit 22.
  • a Si substrate can be used for the main substrate 21, at least one of AlN or SiC can be used for the buffer portion 22, and a GaN-based semiconductor can be used for the seed portion 23.
  • the seed portion 23 may be formed entirely or locally as shown at the bottom of FIG.
  • the opening K of the mask 3 may have a slit shape (see FIG. 7), and the seed portion 23 may have a longitudinal shape overlapping the opening K.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device (semiconductor chip) 20 of FIG. 13 includes a GaN-based semiconductor (for example, GaN), and has a first semiconductor portion S1 having a low transition portion SD having a through-transition density of 5 ⁇ 10 6 / cm 2 or less, and a first semiconductor portion S1. 1
  • the second semiconductor part S2 located above the semiconductor part S1 and containing gallium and homologous elements of gallium, the active part SA located above the second semiconductor part S2, and the active part SA located above the active part SA, p.
  • the type includes a GaN-based semiconductor unit GS (fifth semiconductor unit S5) and an electrode EC (for example, an anode) in contact with the GaN-based semiconductor unit GS.
  • an electrode EC for example, an anode
  • a cathode in contact with the second semiconductor portion S2 can be provided.
  • the semiconductor device 20 of FIG. 13 is a light emitting diode (LED) chip, and the active portion SA includes a light emitting portion ES that overlaps with the low transition portion SD above the low transition portion SD. That is, the light emitting unit ES is included between the second semiconductor unit S2 and the GaN-based semiconductor unit GS.
  • the homologous element of gallium may be aluminum, and the second semiconductor portion S2 may be a nitride semiconductor layer containing Al (for example, an AlGaN layer).
  • the first semiconductor portion S1 can be a nitride semiconductor layer formed by the ELO method using a selective growth mask containing silicon, and even if the first and second semiconductor portions S1 and S2 each contain silicon. good.
  • the second semiconductor portion S2 may extend to the side surface of the first semiconductor portion S1.
  • FIG. 14 is a cross-sectional view showing another configuration of the semiconductor device according to the second embodiment.
  • FIG. 15 is a flowchart showing a method of manufacturing the semiconductor device of FIG.
  • the semiconductor device (semiconductor chip) 20 of FIG. 14 is a laser chip, includes a GaN-based semiconductor (for example, GaN), and is a first semiconductor having a low transition portion SD having a through-dislocation density of 5 ⁇ 10 6 / cm 2 or less. It has a part S1.
  • an active section including an n-type contact section SJ, an n-type clad section, a second semiconductor section S2, an n-type optical guide section SL, and a light emitting section ES.
  • Layer SA, a GaN-based semiconductor section GS (fifth semiconductor section) including a p-type optical guide section SB and a p-type clad section SC, and an electrode EC are provided in this order.
  • the p-type clad portion SC has a ridge portion RD (current constriction portion), insulating film DFs are provided on both sides of the ridge portion RD, and the electrode EC (for example, the anode) is formed on the p-type clad portion SC and the insulating film DF. You may touch it.
  • the second semiconductor portion S2 may extend to the side surface of the contact semiconductor portion SJ.
  • the first semiconductor portion S1 can be a nitride semiconductor layer formed by the ELO method using a selective growth mask containing silicon, and even if the first and second semiconductor portions S1 and S2 each contain silicon. good.
  • the second semiconductor portion S2 may be a nitride semiconductor layer containing Al (for example, an AlGaN layer).
  • a cathode in contact with the contact semiconductor portion SJ can be provided.
  • the first step is performed.
  • a step of forming a semiconductor portion S2 (for example, an n-AlGaN layer) is performed.
  • FIG. 16 is a cross-sectional view showing another configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device 20 of FIG. 16 is a transistor chip (also referred to as HEMT), includes a GaN-based semiconductor (for example, GaN), and has a first transition portion SD having a through-transition density of 5 ⁇ 10 6 / cm 2 or less.
  • a GaN-based semiconductor section GS (fifth semiconductor section) located above the semiconductor section S1 and the first semiconductor section S1 and containing gallium and a homologous element of gallium, and a second semiconductor section S2 and a second semiconductor section S2.
  • a source electrode SE and a drain electrode DE in contact with the second semiconductor portion S2, and a gate electrode EG located on the GaN-based semiconductor portion GS.
  • the first semiconductor portion S1 can be formed by the ELO method.
  • the first semiconductor portion S1 (for example, a GaN layer) includes a channel portion CH (two-dimensional electron gas) in the vicinity of the interface with the second semiconductor portion S2 (for example, an AlGaN layer having a bandgap larger than that of the GaN layer).
  • the channel portion CH is an n-channel, and is turned on (conducting) by applying a potential higher than the threshold potential to the gate electrode EG.
  • the first semiconductor portion S1 may be n-type or i-type (undoped type).
  • the second semiconductor portion S2 may be n-type or i-type.
  • the transistor chip of FIG. 16 has high electron mobility and high withstand voltage resistance, and can be used for high frequency devices, power devices (power control devices), and the like.
  • FIG. 17 is a cross-sectional view showing another configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device (semiconductor chip) 20 in FIG. 17 is a transistor chip (also referred to as an inverse HEMT), includes a GaN-based semiconductor (for example, GaN), and has a low transition portion having a through-transition density of 5 ⁇ 10 6 / cm 2 or less.
  • a transistor chip also referred to as an inverse HEMT
  • the GaN-based semiconductor section GS (fifth semiconductor section), the source electrode SE and the drain electrode DE in contact with the GaN-based semiconductor section GS, and the gate electrode EG provided on the GaN-based semiconductor section GS via the insulating film DF. including.
  • the first semiconductor portion S1 can be formed by the ELO method.
  • the GaN-based semiconductor unit GS (for example, a GaN layer) includes a channel unit CH (two-dimensional electron gas) in the vicinity of the interface with the second semiconductor unit S2 (for example, an AlGaN layer having a bandgap larger than that of the GaN layer).
  • the channel portion CH is an n-channel, and is turned off by applying a potential lower than the threshold potential to the gate electrode EG.
  • the base substrate 2 may be a SiC substrate, and the growth planes of the first and second semiconductor portions S1 and S2 may be (000-1) planes ( ⁇ c planes, nitrogen polar planes).
  • the first semiconductor portion S1 may be n-type or i-type (undoped type).
  • the second semiconductor portion S2 may be n-type or i-type.
  • the transistor chip of FIG. 17 has high electron mobility and high withstand voltage resistance, and can be used for high frequency devices, power devices (power control devices), and the like.
  • FIG. 18 is a flowchart showing a method of manufacturing the semiconductor device of FIGS. 16 and 17.
  • a step of forming a first semiconductor portion S1 for example, a GaN layer
  • a step of forming a second semiconductor portion S2 for example, an AlGaN layer
  • a step of forming a GaN-based semiconductor portion GS After performing the steps of forming the electrodes (SE, EG, DE) and the like, the laminate including the first and second semiconductor portions S1 and S2 and the GaN-based semiconductor portion GS and the template substrate TL are divided into semiconductors.
  • a step of obtaining the semiconductor device 20 which is a chip is performed.
  • FIG. 19 is a schematic diagram showing the configuration of the electronic device according to the second embodiment.
  • the electronic device 40 includes a semiconductor device 20 and a control unit 50 including a processor that controls the semiconductor device 20.
  • Examples of the electronic device 40 include a communication device, a power control device, an optical device, a display device, a lighting device, a sensor device, a measuring device, an information processing device, a medical device, an electric vehicle (EV), and the like.

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Abstract

半導体デバイスの製造方法であって、下地基板（２）と、開口部（Ｋ）およびマスク部（３ａ）を含むマスク（３）とを含むテンプレート基板（ＴＫ）を準備する工程と、開口部上からマスク部の第１領域（Ａ１）上にわたって第１半導体部（Ｓ１）を形成する工程と、第１半導体部の上方に位置し、ガリウムおよびアルミニウムを含む第２半導体部（Ｓ２）と、マスク部における第１半導体部が形成されていない第２領域（Ａ２）上に位置し、アルミニウムを含む第３半導体部（Ｓ３）とを形成する工程と、を含む。

Description

半導体デバイスの製造方法、半導体デバイス、電子機器、半導体エピタキシャル基板の製造方法および半導体エピタキシャル基板
　本開示は、半導体デバイスに関する。
　下地基板に半導体層を形成した後、半導体層を下地基板とは別の支持基板に接合し、支持基板と半導体層とを分離する手法が様々な半導体材料を用いて研究されている（例えば、下記の特許文献１を参照）が、半導体デバイスにはさらなる特性向上が求められる。
国際公開第２００５／０２２６２０号
　本開示の半導体デバイスの製造方法は、下地基板と、開口部およびマスク部を含むマスクとを含むテンプレート基板を準備する工程と、前記開口部上から前記マスク部の第１領域上にわたって第１半導体部を形成する工程と、前記マスク部における前記第１半導体部が形成されていない第２領域の上方に位置し、ガリウムの同族元素を含む半導体部を形成する工程と、を含む。
本開示の実施形態の半導体エピタキシャル基板の製造方法を説明するための断面図である。 ＡｌＧａＮのデブリ膜が形成された堆積抑制マスク表面の電子顕微鏡像を示す図である。 本実施形態の半導体素子の厚み方向の主成分元素の組成分布の設計値の一例を示す図である。 デブリ膜が形成された堆積抑制マスク表面の電子顕微鏡像を示す図である。 デブリ膜の無い堆積抑制マスク表面を示す電子顕微鏡像を示す図である。 第１半導体層にアルミニウムを含有する半導体結晶を用いた場合とアルミニウムを含有しない半導体結晶を用いた場合の半導体層のエッジグロウス高さを示す図である。 デブリ膜が無い場合の半導体層の断面の電子顕微鏡像を示す図である。 デブリ膜の有る場合の半導体層の断面の電子顕微鏡像を示す図である。 実施形態２にかかる半導体デバイスの製造方法を示す平面図である。 実施形態２にかかる半導体デバイスの製造方法を示すフローチャートである。 図８の半導体デバイスの製造方法を示す模式的断面図である。 実施形態２にかかる半導体デバイスの別の製造方法を示すフローチャートである。 図１０の半導体デバイスの製造方法を示す模式的断面図である。 実施形態２における下地基板の構成を示す断面図である。 実施形態２にかかる半導体デバイスの構成を示す断面図である。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 図１４の半導体デバイスの製造方法を示すフローチャートである。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 図１６および図１７の半導体デバイスの製造方法を示すフローチャートである。 実施形態２に係る電子機器の構成を示す模式図である。
　〔実施形態１〕
　以下、図面を参照して、本開示の実施形態１について説明する。
　図１は、本開示の実施形態の半導体エピタキシャル基板１０の製造方法を説明するための断面図である。本実施形態の半導体エピタキシャル基板１０の製造方法は、マスク形成工程、第１半導体層形成工程および第２半導体層形成工程を含んでいる。マスク形成工程では、半導体結晶の成長の起点を含む、例えば平坦な第１面である成長面１を有する基板２の該成長面１の第１部分領域である部分領域１ａ上に、半導体結晶の成長を抑制する堆積抑制マスク３を形成し、成長面１の堆積抑制マスク３に覆われていない面を、第２部分領域である結晶成長領域１ｂとするマスク形成体を形成する。第１半導体層形成工程では、気相成長によって、結晶成長領域１ｂから堆積抑制マスク３上にかけて半導体結晶を成長させて、第１半導体層４を形成する。第２半導体層形成工程では、気相成長によって、第１半導体層４上に半導体結晶を成長させて、少なくとも第１半導体層４と接する部分がアルミニウムを含有する第２半導体層５を形成する。
　堆積抑制マスク３は、例えば酸化珪素を含むように形成する。基板２は、例えば窒化ガリウム（ＧａＮ）単結晶を含むように形成する。
　本実施形態は、第２半導体層形成工程後に、堆積抑制マスク３を除去するマスク除去工程と、マスク除去工程後に、第２半導体層５と支持基板とを接合する支持基板接合工程と、をさらに含んでいる。
　第２半導体層５は、少なくとも第１半導体層４と接する部分にアルミニウムＡｌを含有する窒化物半導体ＡｌＧａＮを含むように形成する。
　第２半導体層形成工程では、堆積抑制マスク３上の第１半導体層４が形成されていない部位には、アルミニウムを含有する窒化物半導体の非単結晶膜を最初に形成する。
（マスク形成工程）
　実施形態に係るマスク形成工程では、まず下地基板として基板２を準備する。基板２はオフ基板であり、基板２の成長面１の法線は、例えばａ軸＜１１－２０＞方向から０．３°傾いていてもよい。ただし、基板２はａ軸に対するオフ角が０．１°から１°の基板を用いることが可能である。
　このような基板２には、例えば基板２の成長面１が所定の面方向になるようにＧａＮ単結晶インゴットから切り出したＧａＮ基板を使用することが可能である。基板２としては、窒化物半導体基板でもよい。また、窒化物半導体中に不純物がドーピングされたｎ型基板またはｐ型基板であってもよい。
　ここでいう「窒化物半導体」は、例えば、ＡｌＸＧａＹＩｎＺＮ（０≦Ｘ≦１；０≦Ｙ≦１；０≦Ｚ≦１；Ｘ＋Ｙ＋Ｚ＝１）によって構成され、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。基板２に、例えばサファイア、ＳｉまたはＳｉＣを用いることもできる。
　次に、基板２の成長面１上に堆積抑制マスク３を含むマスク層を形成する。まず、基板２の成長面１上にマスク層の材料となる酸化珪素（例えばＳｉＯ２など）をＰＣＶＤ（Plasma Chemical Vapor Deposition）法などによって１００ｎｍ程度積層する。続いて、フォトリソグラフィー法とバッファードフッ酸（Buffered Hydrofluoric Acid；ＢＨＦ）によるウェットエッチングによって、ＳｉＯ２層をパターニングして、堆積抑制マスク３を有するマスク形成体を形成する。
　堆積抑制マスク３は、帯状部３ａを所定の間隔で複数本平行に並べたストライプ状である。隣り合う帯状部３ａの間の開口部の幅は、例えば２μｍから２０μｍ程度である。帯状部３ａの幅は、例えば５０μｍから２００μｍ程度である。
　堆積抑制マスク３を形成するためのマスク材料としては、酸化珪素の一例であるＳｉＯ２のほか、気相成長によって、マスク材料から半導体層が成長しない材料であればよい。マスク材料は、例えば、パターニングが可能な窒化珪素（ＳｉＮＸ）もしくはＴｉＮなどの窒化物、ＺｒＯＸ、ＴｉＯＸもしくはＡｌＯＸなどの酸化物、または、ＷもしくはＣｒなどの遷移金属を使用することもできる。特に、ＳｉＯ２はＢＨＦなどで容易に除去しやすいことから、後述の堆積抑制マスク３の除去工程が容易になる点でマスク材料として好適に用いることができる。ただし、堆積抑制マスク３は、酸化珪素および窒化珪素から選択される１種以上を含むように形成されるとよい。また、堆積抑制マスク３の積層方法は、蒸着法、スパッタリング、または塗布硬化など、マスク材料に適合した方法を適宜用いることが可能である。
（第１半導体層形成工程）
　続いて、帯状部３ａ間の開口部から露出している成長面１の結晶成長領域１ｂから半導体結晶の結晶成長層である第１半導体層４を気相成長させる。本開示の第１半導体層４は、窒化物半導体層である。
　結晶成長方法は、III族原料に有機金属を用いる有機金属気相成長法（Metalorganic Vapor Phase Epitaxy；ＭＯＶＰＥ）、または、塩化物を用いるハイドライド気相成長法（Hydride Vapor Phase Epitaxy；ＨＶＰＥ）などを用いることが可能である。
　成長した結晶が堆積抑制マスク３の開口部を超えると、堆積抑制マスク３の上面に沿って横方向にも結晶が成長する。結晶成長は、結晶成長領域１ｂから成長した第１半導体層４が、隣り合う第１半導体層４と互いに重なる前に終了する。
　このようにして、窒化物半導体をＥＬＯ法によって成長させた第１半導体層４を得る。第１半導体層４は、第１面４ａと第１面４ａの反対側に位置している第２面４ｂとを有している。第１半導体層４の幅は、例えば、５０μｍから２００μｍ程度であり、高さは１０μｍから５０μｍ程度である。
（第２半導体層形成工程）
　第１半導体層４を成長させた後、第１半導体層４の第１面４ａに、少なくとも第１半導体層４と接する部分がアルミニウムを含有している第２半導体層５を形成する。アルミニウムを含有する層を形成する際、堆積抑制マスク３上の第１半導体層４が形成されていない部位には、アルミニウムを含有する非単結晶膜５’が同時に形成される。第２半導体層５の層構造および各層の組成については、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザ（Laser Diode；ＬＤ）またはフォトダイオード（Photodiode；ＰＤ）などの任意のデバイス構造に応じて適宜設計する。第２半導体層５の厚さは、例えば１μｍから５μｍ程度である。
　第２半導体層５を形成後、基板２、堆積抑制マスク３、第１半導体層４および第２半導体層５を、ＢＨＦに１０分間程度浸漬し、堆積抑制マスク３を除去する。これにより、基板２上に第１半導体層４の表面が第２半導体層５によって覆われた半導体素子部６が形成される。半導体素子部６と基板２とは、堆積抑制マスク３開口部に成長した第１半導体層４の一部である、例えば柱状の接続部７を介して基板２に繋がっている。
　前述の第２半導体層形成工程において、第２半導体層５を組成する第２半導体としてＡｌＧａＮを成長する際、ＳｉＯ２の堆積抑制マスク３上にデブリ膜が形成される。本実施形態において、デブリ膜とは、堆積抑制マスク３上に形成された、例えば、平面視した際の最大長さが数１００ｎｍ程度の窒化物半導体多結晶の膜をいう。このようなデブリ膜は、Ａｌの反応性が高く、マイグレーションし難いため、堆積抑制マスク３の表面に付着する。それが核となって、図２の電子顕微鏡写真に示すＡｌＧａＮのデブリ膜が形成される。ＡｌＧａＮのデブリ膜は堆積抑制マスクとして機能しないため、以降の第２半導体層形成工程における層がデブリ膜上にも形成される。
　図３は本実施形態の半導体素子の厚み方向の主成分元素の組成分布の設計値の一例を示す図である。図４Ａはデブリ膜が形成された半導体表面の電子顕微鏡像であり、図４Ｂはデブリ膜の無い半導体表面を示す電子顕微鏡像である。
　堆積抑制マスク３によって覆われていない領域上にのみ結晶成長を行なう場合には、絶縁膜に覆われた部分と絶縁膜に覆われていない部分との境界近傍の成長層厚が厚くなる現象、いわゆるエッジグロウスが発生する。
　図５は第２半導体５の第１半導体層４と接する部分にアルミニウムを含有する半導体結晶を用いた場合と、アルミニウムを含有しない半導体結晶を用いた場合との半導体層のエッジグロウス高さを示す図である。図６Ａはデブリ膜が無い場合の半導体層の断面の電子顕微鏡像を示す図である。図６Ｂはデブリ膜の有る場合の半導体層の断面の電子顕微鏡像を示す図である。
　第２半導体層５の第１半導体層４と接する部分にアルミニウムを含有する半導体結晶を用いなかった場合には、図６Ａに示されるように、半導体層の上面の両端が中央に比べて結晶成長が進み、エッジグロウスが見られる。これに対し、第２半導体層５にアルミニウムを含有する半導体結晶を用いた場合には、図６Ｂに示されるように、半導体層の上面はほぼ平坦状であり、デブリ膜によって堆積抑制マスク３上でのIII属原料のマイグレーション効果が減少し、エッジグロウスが抑制される。
　以下に、デブリ膜によるマスク不純物の取り込み抑制効果を確認したことを述べる。二次イオン質量分析法（Secondary Ion Mass Spectrometry；ＳＩＭＳ）によって、半導体積層物を構成する各層のＳｉ濃度と厚みとの関係を表１にまとめた。表１では、簡単のため、数値の一部は、基数が１０における浮動小数点数（（仮数部）×（基数）（指数部））で示している。例えば、表１中の「２Ｅ１８」とは、「２×１０１８」を示す。
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　表１に層構造の異なる各ＬＥＤの一例として、ｐ－ＡｌＧａＮ層の厚みとＳｉ不純物濃度を示す。ここで、表１中のフラットＬＥＤとは、堆積抑制マスクを用いず半導体基板全面にＬＥＤ構造を成長したエピタキシャル基板をいうものとする。また、ＭＱＷは、多重量子井戸（Multi Quantum Well）をいうものとする。
　例えば「デブリ膜無しＬＥＤ」と「デブリ膜有りＬＥＤ」とのｐ－ＡｌＧａＮ層を比較すると、「デブリ膜有りＬＥＤ」の方が「デブリ膜無しＬＥＤ」よりもＳｉ濃度が低い。これはデブリ膜の存在によってＳｉオートドープが抑制されたためと考えられる。厚みは「デブリ膜有りＬＥＤ」の方が「デブリ膜無しＬＥＤ」よりも薄く、フラットＬＥＤのｐ－ＡｌＧａＮ層の厚みに近い。これはデブリ膜によって堆積抑制マスク３上の原料が第２半導体層５に供給されるのを抑制したからであると考えられる。以上の考えは「デブリ膜無しＬＥＤ」よりも「デブリ膜有りＬＥＤ」のｐ－ＡｌＧａＮ層のｐ－ＡｌＧａＮ層の方が「フラットＬＥＤ」のｐ－ＡｌＧａＮ層の厚みおよびＳｉ濃度に近いことからも裏付けられる。
　以上のように本実施形態によれば、半導体デバイス層の下地となる基板２の成長面１上に第１半導体層４を成長した後、第２半導体層５を成長させ、堆積抑制マスク３を第２半導体層５で覆う。これにより、デバイス層となる結晶成長層を均一に形成できて、堆積抑制マスクの分解生成物の第２半導体層５への混入を低減することができる。
　本実施形態では、エピタキシャル気相成長（ＥＬＯ）によってＧａＮ成長を行う場合、堆積抑制マスクとしてＳｉＯ２マスクは有用であることに鑑み、ＳｉＯ２を用いてＥＬＯによる成長層同士が会合しないＧａＮ成長を行う。本実施形態によれば、このときＳｉＯ２が分解し、ｎ型ドーパントであるＳｉがＥＬＯによって結晶成長したＧａＮにドーピングされて、ｐ層が成長しにくい、という課題を生じない。また、本実施形態によれば、デバイス層を形成する際に、ＥＬＯ成長層の角部の成長レートが中央部よりも高くなるエッジグロウスのため、均一な層になりにくい、という課題も生じない。さらに、本実施形態によれば、フラットＧａＮ層上と後続の成長層であるＧａＮ素子層上とでは、同じ成長条件で成長レートが変わり、フラットＧａＮ上と同じエピタキシャル気相成長条件を適用しにくい、という課題も生じない。
　ここで、堆積抑制マスクは、酸化珪素の一例であるＳｉＯ２以外に、気相成長によってマスク材料から半導体層が成長しない材料を用いればよい。堆積抑制マスクは、例えば、パターニングが可能な窒化珪素（ＳｉＮＸ）もしくはＴｉＮなどの窒化物、ＺｒＯＸ、ＴｉＯＸもしくはＡｌＯＸなどの酸化物、または、ＷもしくはＣｒなどの遷移金属を使用することもできて、これらによっても同様な効果を奏し得る。
　本開示の半導体エピタキシャル基板は、デバイス層の下地となる基板２の成長面上に第１半導体層４を成長した後、第２半導体層５を成長させ、堆積抑制マスク３を第２半導体層５で覆うことによって製造できる。これにより、デバイス層となる半導体結晶層を均一に形成することができ、品質に優れた半導体エピタキシャル基板１０を提供できる。
　〔実施形態２〕
　図７は実施形態２にかかる半導体デバイスの製造方法を示す平面図である。図８は実施形態２にかかる半導体デバイスの製造方法を示すフローチャートである。図９は、図８の半導体デバイスの製造方法を示す模式的断面図である。図７～図９に示す製法では、下地基板２と、開口部Ｋおよびマスク部３ａを含むマスク３とを含むテンプレート基板ＴＬを準備する工程と、ＥＬＯ法を用いて、開口部Ｋ上からマスク部３ａの第１領域Ａ１上にわたって第１半導体部Ｓ１を形成する工程と、第１半導体部Ｓ１の上方に位置し、ガリウム（Ｇａ）およびガリウムの同族元素（第１３族元素）を含む第２半導体部Ｓ２と、マスク部３ａにおける第１半導体部Ｓ１が形成されていない第２領域Ａ２の上方に位置し、前記ガリウムの同族元素を含む第３半導体部Ｓ３とを形成する工程とを含む。第１および第２領域Ａ１・Ａ２は隣接し、マスク部３ａは、シリコン酸化物およびシリコン窒化物の少なくとも一方を含んでいてもよい。第３半導体部Ｓ３は、第２領域Ａ２の上方に位置する半導体部ともいえる。第３半導体部Ｓ３がデブリ膜であってもよい。ここでは、下地基板２から第１半導体部Ｓ１に向かう向きを「上方向」とする（鉛直方向上向きと逆になる場合がある）。
　ＥＬＯ法では、窒化物半導体（例えばＧａＮ系半導体）を含む第１半導体部Ｓ１を、マスク３の開口部Ｋから横方向（Ｘ方向）に成長させるため、選択成長マスクであるマスク部３ａ上に低欠陥部ＳＤを形成することができる。低欠陥部ＳＤは、開口部Ｋ上の転位継承部ＨＤ（下地基板由来の転位を引き継ぐ部分）よりも貫通転位密度が小さく、例えば、５×１０６／ｃｍ２以下（転位継承部ＨＤの貫通転位密度の１／５以下）である。低欠陥部ＳＤの上方に形成される半導体結晶は、低欠陥性を引き継ぎ、結晶性に優れる。
　図７・図９等では、第１半導体部Ｓ１の＜１１－２０＞方向をＸ方向（ａ軸方向）、＜１－１００＞方向をＹ方向（ｍ軸方向）、＜０００１＞方をＺ方向（ｃ軸方向）としている。図７～図９の製法では、同一のマスク部３ａ上を逆向きに横方向成長する半導体結晶（第１半導体部）同士が、マスク部３ａ上で会合する前に成長を止め、それらの間隙（ギャップ）が第２領域Ａ２に対応する。
　テンプレート基板ＴＬ上に、第１～第３半導体部Ｓ１～Ｓ３を形成することで、半導体デバイスである半導体基板１０を得ることができる。半導体基板１０は、下地基板２と、開口部Ｋおよびマスク部３ａを含むマスク３とを含むテンプレート基板ＴＬと、開口部Ｋ上からマスク部３ａの第１領域Ａ１上に位置する第１半導体部Ｓ１と、第１半導体部Ｓ１よりも上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、マスク部３ａにおける第１半導体部Ｓ１が形成されていない第２領域Ａ２の上方に位置し、前記ガリウムの同族元素を含む第３半導体部Ｓ３とを含む。第１および第３半導体部Ｓ１・Ｓ３は、平面視（Ｚ方向の視認）において隣接する。第２半導体部Ｓ２、および第３半導体部（第２領域Ａ２の上方に位置する半導体部）Ｓ３は、同じプロセスで形成してもよいし、別のプロセスで形成してもよい。
　第２および第３半導体部Ｓ２・Ｓ３それぞれが窒化物半導体を含み、第２および第３半導体部Ｓ２・Ｓ３に含まれるガリウムの同族元素がアルミニウムであってもよい。例えば、第２および第３半導体部Ｓ２・Ｓ３が窒化アルミニウムガリウム（ＡｌＧａＮ）を含んでいてもよい。この場合、第３半導体部Ｓ３（ＡｌＧａＮ層）が、マスク部３ａ（Ｓｉを含む）の蓋として機能するため、第２半導体部Ｓ２の上方に形成される半導体結晶への意図せぬＳｉドープ（マスク部３ａからの原料移行）を抑制することができる。
　第３半導体部Ｓ３に含まれる窒化アルミニウムガリウムは、第２半導体部Ｓ２に含まれる窒化アルミニウムガリウムと組成が異なっていてもよい。第３半導体部Ｓ３の厚みは、第２半導体部Ｓ２の厚みよりも小さくてもよい。第２および第３半導体部Ｓ２・Ｓ３は同一工程で形成することができるが、選択成長マスクであるマスク部３ａ（非結晶）上に形成される第３半導体部Ｓ３（ＡｌＧａＮ層）と、例えばＧａＮ系半導体結晶である第１半導体部Ｓ１上に形成される第２半導体部Ｓ２（ＡｌＧａＮ層）とでは、結晶成長の状態が異なるからである。
　第３半導体部Ｓ３がマスク部３ａに接していてもよい。第２半導体部Ｓ２が第１半導体部Ｓ１の上面に接していてもよい。第１半導体部Ｓ１上に、バッファ的な窒化物半導体部（例えば、ＧａＮ層）を介して第２半導体部Ｓ２を形成してもよい。
　第２および３半導体部Ｓ２・Ｓ３を形成する工程において、第１半導体部Ｓ１の側面に沿う第４半導体部Ｓ４（例えば、ＡｌＧａＮ層）が形成されてもよい。マスク部３ａがシリコンを含む場合に、第１～第４半導体部Ｓ１～Ｓ４それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２に含まれるＧａＮ系半導体（例えば、ＡｌＧａＮ層）のバンドギャップが、第１半導体部Ｓ１に含まれるＧａＮ系半導体（例えば、ＧａＮ層）のバンドギャップよりも大きくてもよい。
　第２および第３半導体部Ｓ２・Ｓ３に含まれるガリウムの同族元素はインジウムであってもよく、第２および第３半導体部Ｓ２・Ｓ３が窒化インジウムガリウム（ＩｎＧａＮ）を含んでいてもよい。第２および第３半導体部Ｓ２・Ｓ３が窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含んでいてもよい。ガリウムの同族元素がホウ素（Ｂ）であってもよい。
　第２および第３半導体部Ｓ２・Ｓ３の形成後に、第２半導体部Ｓ２の上方に第５半導体部Ｓ５を形成してもよい。第２半導体部Ｓ２の上方に活性部（活性層）ＳＡを形成し、次いで、活性部ＳＡの上方に第５半導体部Ｓ５を形成してもよい。活性部ＳＡおよび第５半導体部Ｓ５がＧａＮ系半導体を含んでいてもよい。第３半導体部Ｓ３の上方に、第６半導体部Ｓ６（例えば、ＧａＮ系半導体層）が形成されてもよい。
　活性部ＳＡは、多重量子井戸（ＭＱＷ）を有していてもよい。活性部ＳＡが、平面視で低欠陥部ＳＤと重なる発光部を含んでいてもよい。第５半導体部Ｓ５はｐ型であってもよく、例えば、Ｍｇドープのｐ－ＧａＮ層とすることができる。第１半導体部Ｓ１および第５半導体部Ｓ５が、同一のＧａＮ系半導体を含んでいてもよく、例えば、ＥＬＯ法で形成される第１半導体部Ｓ１が、Ｓｉドープのｎ－ＧａＮ層であってもよい。第２～第４半導体部Ｓ２～Ｓ４はｎ型であってもよく、例えば、Ｓｉドープのｎ－ＡｌＧａＮ層とすることができる。
　マスク部３ａ並びに第１および第５半導体部Ｓ１・Ｓ５がシリコンを含み、第５半導体部Ｓ５のシリコン濃度は、第１半導体部Ｓ１のシリコン濃度の１／５以下であってもよい。第３半導体部Ｓ３（例えば、ＡｌＧａＮ層）が、マスク部３ａ（Ｓｉを含む）の蓋として機能し、ｐ型の第５半導体部Ｓ５を形成する際のＳｉ（ｎ型ドーパント）のオートドープ（マスク部３ａからの原料移行）を抑制することができる。
　第５半導体部Ｓ５はｐ型に限定されず、アンドープ型（ｉ型）であってもよい。第３半導体部Ｓ３によって、第５半導体部Ｓ５を形成する際のＳｉのオートドープを抑制することができる。
　第５半導体部Ｓ５は、図６Ｂに示すように、上面と、側面と、上面および側面と隣り合い、上面および側面に対して斜めをなす斜面とを有する形状であってもよい。第５半導体部５Ｓの形成時には、第３半導体部Ｓ３の上方においても第６半導体部Ｓ６の結晶成長が進行し（図９参照）、原料が消費されるため、第５半導体部５Ｓのエッジの異常成長（エッジグロウス）が低減する。
　第５半導体部Ｓ５を形成した後に、電極ＥＣ等を形成する工程を行ってもよい。電極ＥＣ等を形成した後に、第１および第２半導体部Ｓ１・Ｓ２、第５半導体部Ｓ５、並びに電極ＥＣを含む積層体ＬＢを複数に分割し、複数の半導体チップ（半導体デバイス）２０とする工程と、マスク部３ａを除去する工程とを行うことができる。
　積層体ＬＢを分割する工程（例えば、ドライエッチング工程）において、マスク部３ａ上の第３半導体部Ｓ３を除去してもよく、第３半導体部Ｓ３を除去した後にマスク部３ａを除去（例えば、ウェットエッチング）してもよい。マスク部３ａを除去した後に、第１半導体部Ｓ１とテンプレート基板ＴＬとを離隔する工程を行うことができる。例えば、複数の半導体チップ２０を支持基板ＳＫに保持させた状態で、第１半導体部Ｓ１におけるテンプレート基板ＴＬとの接続部７を破断させてもよい。この際、接続部７が第１半導体部Ｓ１側に付いてもよいし、図９のようにテンプレート基板ＴＬ側に付いてもよいし、双方に付いてもよい。これにより、複数の半導体チップ２０を得ることができる。
　半導体チップ（半導体デバイス）２０は、例えば、ＬＥＤ（発光ダイオード）チップ、レーザチップ、トランジスタチップ等である（後述）。
　図１０は実施形態２にかかる半導体デバイスの別の製造方法を示すフローチャートである。図１１は、図１０の半導体デバイスの製造方法を示す模式的断面図である。図１０および図１１では、第５半導体部Ｓ５および電極ＥＣ等を形成した後の積層体ＬＢを分割する工程において、テンプレート基板ＴＬと第１半導体部Ｓ１との接続部７を（転位継承部ＨＤともに）除去する。接続部７を除去する工程において第３半導体部Ｓ３を除去してもよい。こうすれば、マスク部３ａをテンプレート基板ＴＬに残したまま、複数の半導体チップ（半導体デバイス）２０を得ることができる。
　図１２は、実施形態２における下地基板の構成を示す断面図である。下地基板２は、バルク結晶基板である主基板２１（例えば、ＧａＮ基板、六方晶系ＳｉＣ基板、ＡｌＮ基板等）で構成されていてもよい。この場合、マスク３の開口部Ｋから露出した主基板２１の上面が第１半導体部Ｓ１の成長起点となる。
　下地基板２が、ＧａＮ系半導体と格子定数が異なる主基板２１（バルク結晶の異種基板）とシード部２３とを含む構成でもよい。異種基板である主基板２１は、例えば、Ｓｉ基板、ＳｉＣ基板、ＡｌＮ基板、サファイア基板等である。この場合、主基板２１にＳｉ基板、シード部２３にＡｌＮまたはＳｉＣを用いたり、主基板２１にＳｉＣ基板、シード部２３にＧａＮ系半導体（例えば、ＧａＮ）を用いたりすることができる。下地基板２がシード部２３を含む場合は、マスク３の開口部Ｋから露出したシード部２３の上面が第１半導体部Ｓ１の成長起点となる（図７参照）。
　また、下地基板２が、バルク結晶の異種基板である主基板２１とバッファ部２２およびシード部２３とを含む構成でもよい。Ｓｉ基板とＧａＮ系半導体が直接接触すると溶融し合うおそれがあるが、バッファ部２２を設けることでこれを回避することができる。例えば、主基板２１にＳｉ基板、バッファ部２２にＡｌＮまたはＳｉＣの少なくとも一方を用い、シード部２３にＧａＮ系半導体を用いることができる。
　シード部２３は、全面的に形成してもよいし、図１２の最下段に示すように、局所的に形成してもよい。例えば、マスク３の開口部Ｋがスリット状（図７参照）であり、シード部２３は、開口部Ｋと重なる長手形状であってもよい。
　図１３は、実施形態２にかかる半導体デバイスの構成を示す断面図である。図１３の半導体デバイス（半導体チップ）２０は、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２の上方に位置する活性部ＳＡと、活性部ＳＡの上方に位置し、ｐ型のＧａＮ系半導体部ＧＳ（第５半導体部Ｓ５）と、ＧａＮ系半導体部ＧＳに接する電極ＥＣ（例えば、アノード）とを含む。図示しないが、例えば第２半導体部Ｓ２に接するカソードを設けることができる。
　図１３の半導体デバイス２０は、発光ダイオード（ＬＥＤ）チップであり、活性部ＳＡには、低転移部ＳＤの上方において低転移部ＳＤと重なる発光部ＥＳが含まれる。すなわち、第２半導体部Ｓ２とＧａＮ系半導体部ＧＳとの間に発光部ＥＳが含まれる。前記ガリウムの同族元素がアルミニウムであり、第２半導体部Ｓ２がＡｌを含む窒化物半導体層（例えば、ＡｌＧａＮ層）であってもよい。第１半導体部Ｓ１は、シリコンを含む選択成長マスクを用いたＥＬＯ法で形成された窒化物半導体層とすることができ、第１および第２半導体部Ｓ１・Ｓ２それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２が第１半導体部Ｓ１の側面にまで延伸していてもよい。
　図１４は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１５は、図１４の半導体デバイスの製造方法を示すフローチャートである。図１４の半導体デバイス（半導体チップ）２０は、レーザチップであり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１を有する。
　第１半導体部Ｓ１の上方には、ｎ型のコンタクト部ＳＪと、ｎ型のクラッド部である第２半導体部Ｓ２と、ｎ型の光ガイド部ＳＬと、発光部ＥＳを含む活性部（活性層）ＳＡと、ｐ型の光ガイド部ＳＢおよびｐ型のクラッド部ＳＣを含むＧａＮ系半導体部ＧＳ（第５半導体部）と、電極ＥＣとがこの順に設けられる。ｐ型のクラッド部ＳＣがリッジ部ＲＤ（電流狭窄部）を有し、リッジ部ＲＤの両側に絶縁膜ＤＦが設けられ、電極ＥＣ（例えばアノード）がｐ型のクラッド部ＳＣおよび絶縁膜ＤＦに接してもよい。第２半導体部Ｓ２がコンタクト半導体部ＳＪの側面にまで延伸していてもよい。第１半導体部Ｓ１は、シリコンを含む選択成長マスクを用いたＥＬＯ法で形成された窒化物半導体層とすることができ、第１および第２半導体部Ｓ１・Ｓ２それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２がＡｌを含む窒化物半導体層（例えば、ＡｌＧａＮ層）であってもよい。図示しないが、例えばコンタクト半導体部ＳＪに接するカソードを設けることができる。
　図１５では、ＥＬＯ法で第１半導体部Ｓ１（例えば、ＧａＮ層）を形成する工程と、ｎ型のコンタクト半導体部ＳＪ（例えば、ｎ－ＧａＮ層）を形成する工程とを行った後に、第２半導体部Ｓ２（例えば、ｎ－ＡｌＧａＮ層）を形成する工程を行う。
　図１６は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１６の半導体デバイス２０は、トランジスタチップ（ＨＥＭＴともいう）であり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２上に位置するＧａＮ系半導体部ＧＳ（第５半導体部）と、第２半導体部Ｓ２に接する、ソース電極ＳＥおよびドレイン電極ＤＥと、ＧａＮ系半導体部ＧＳ上に位置するゲート電極ＥＧとを含む。第１半導体部Ｓ１はＥＬＯ法で形成することができる。
　第１半導体部Ｓ１（例えば、ＧａＮ層）は、第２半導体部Ｓ２（例えば、ＧａＮ層よりもバンドギャップが大きいＡｌＧａＮ層）との界面近傍にチャネル部ＣＨ（２次元電子ガス）を含む。チャネル部ＣＨはｎチャネルであり、ゲート電極ＥＧに閾値電位よりも高い電位を与えることでＯＮ（導通）する。第１半導体部Ｓ１は、ｎ型であってもよいし、ｉ型（アンドープ型）であってもよい。第２半導体部Ｓ２は、ｎ型であってもよいし、ｉ型であってもよい。
　図１６のトランジスタチップは、高電子移動度および高耐電圧性を有しており、高周波デバイス、パワーデバイス（電力制御デバイス）等に利用可能である。
　図１７は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１７の半導体デバイス（半導体チップ）２０は、トランジスタチップ（逆ＨＥＭＴともいう）であり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１（例えば、ＧａＮ層）と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２上に位置するＧａＮ系半導体部ＧＳ（第５半導体部）と、ＧａＮ系半導体部ＧＳに接する、ソース電極ＳＥおよびドレイン電極ＤＥと、ＧａＮ系半導体部ＧＳ上に絶縁膜ＤＦを介して設けられるゲート電極ＥＧとを含む。第１半導体部Ｓ１はＥＬＯ法で形成することができる。
　ＧａＮ系半導体部ＧＳ（例えば、ＧａＮ層）は、第２半導体部Ｓ２（例えば、ＧａＮ層よりもバンドギャップが大きいＡｌＧａＮ層）との界面近傍にチャネル部ＣＨ（２次元電子ガス）を含む。チャネル部ＣＨはｎチャネルであり、ゲート電極ＥＧに閾値電位よりも低い電位を与えることでＯＦＦする。
　下地基板２はＳｉＣ基板でもよく、第１および第２半導体部Ｓ１・Ｓ２の成長面が（０００－１）面（－ｃ面、窒素極性面）であってもよい。第１半導体部Ｓ１は、ｎ型であってもよいし、ｉ型（アンドープ型）であってもよい。第２半導体部Ｓ２は、ｎ型であってもよいし、ｉ型であってもよい。
　図１７のトランジスタチップは、高電子移動度および高耐電圧性を有しており、高周波デバイス、パワーデバイス（電力制御デバイス）等に利用可能である。
　図１８は、図１６および図１７の半導体デバイスの製造方法を示すフローチャートである。図１８では、ＥＬＯ法で第１半導体部Ｓ１（例えば、ＧａＮ層）を形成する工程と、第２半導体部Ｓ２（例えば、ＡｌＧａＮ層）を形成する工程と、ＧａＮ系半導体部ＧＳを形成する工程と、電極（ＳＥ・ＥＧ・ＤＥ）等を形成する工程とを行った後に、第１および第２半導体部Ｓ１・Ｓ２並びにＧａＮ系半導体部ＧＳを含む積層体およびテンプレート基板ＴＬを分割し、半導体チップである半導体デバイス２０を得る工程を行う。
　図１９は、実施形態２に係る電子機器の構成を示す模式図である。電子機器４０は、半導体デバイス２０と、半導体デバイス２０を制御するプロセッサを含む制御部５０とを備える。電子機器４０としては、通信装置、電力制御機器、光学装置、表示装置、照明装置、センサ装置、測定装置、情報処理装置、医療機器、電気自動車（ＥＶ）等を挙げることができる。
　以上、本開示の実施形態について詳細に説明したが、また、本開示は上述の実施の形態
に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改
良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾し
ない範囲で組み合わせ可能であることは、言うまでもない。
　１　成長面
　１ａ　成長面１の部分領域
　１ｂ　結晶成長領域
　２　基板（下地基板）
　３　堆積抑制マスク（マスク）
　４　第１半導体層
　５　第２半導体層
　５’　非単結晶膜
　６　半導体素子部
　７　接続部
　１０　半導体エピタキシャル基板（半導体基板、半導体デバイス）
　２０　半導体チップ（半導体デバイス）

 

Claims (45)

  1. 　下地基板と、開口部およびマスク部を含むマスクとを含むテンプレート基板を準備する工程と、
    　前記開口部上から前記マスク部の第１領域上にわたって第１半導体部を形成する工程と、
    　前記マスク部における前記第１半導体部が形成されていない第２領域の上方に位置し、ガリウムの同族元素を含む半導体部を形成する工程とを含む、半導体デバイスの製造方法。
  2. 　前記ガリウムの同族元素がアルミニウムである、請求項１に記載の半導体デバイスの製造方法。
  3. 　前記第１半導体部の上方に位置し、前記ガリウムの同族元素およびガリウムを含む第２半導体部を形成する工程を含む、請求項１に記載の半導体デバイスの製造方法。
  4. 　前記第２領域の上方に位置する前記半導体部および前記第２半導体部それぞれが窒化物半導体を含む、請求項３に記載の半導体デバイスの製造方法。
  5. 　前記窒化物半導体が窒化アルミニウムガリウムである、請求項４に記載の半導体デバイスの製造方法。
  6. 　前記第２領域の上方に位置する前記半導体部に含まれる窒化アルミニウムガリウムは、前記第２半導体部に含まれる窒化アルミニウムガリウムと組成が異なる、請求項５に記載の半導体デバイスの製造方法。
  7. 　前記第２領域の上方に位置する前記半導体部と前記第２半導体部とを形成する工程において、前記第１半導体部の側面に沿う第４半導体部を形成する、請求項３に記載の半導体デバイスの製造方法。
  8. 　前記第２半導体部が前記第１半導体部の上面に接する、請求項３に記載の半導体デバイスの製造方法。
  9. 　前記マスク部が、シリコン酸化物およびシリコン窒化物の少なくとも一方を含む、請求項１に記載の半導体デバイスの製造方法。
  10. 　前記第２領域の上方に位置する前記半導体部が前記マスク部に接する、請求項９に記載の半導体デバイスの製造方法。
  11. 　前記第１半導体部は、シリコンおよびＧａＮ系半導体を含む、請求項９に記載の半導体デバイスの製造方法。
  12. 　前記第２領域の上方に位置する前記半導体部を形成した後に、前記第２半導体部の上方に位置する第５半導体部を形成する、請求項３に記載の半導体デバイスの製造方法。
  13. 　前記第５半導体部はｐ型である、請求項１２に記載の半導体デバイスの製造方法。
  14. 　前記第２半導体部の上方に活性部を形成し、前記活性部の上方に前記第５半導体部を形成する、請求項１２に記載の半導体デバイスの製造方法。
  15. 　前記第２半導体部はｎ型である、請求項３に記載の半導体デバイスの製造方法。
  16. 　前記第２領域の上方に位置する前記半導体部の厚みは、前記第２半導体部の厚みよりも小さい、請求項３に記載の半導体デバイスの製造方法。
  17. 　前記マスク部並びに前記第１および第５半導体部がシリコンを含み、
    　前記第５半導体部のシリコン濃度は、前記第１半導体部のシリコン濃度の１／５以下である、請求項１２に記載の半導体デバイスの製造方法。
  18. 　前記第５半導体部を形成した後に、前記第２領域の上方に位置する前記半導体部を除去する、請求項１２に記載の半導体デバイスの製造方法。
  19. 　前記第２領域の上方に位置する前記半導体部を除去した後に前記マスク部を除去する、請求項１８に記載の半導体デバイスの製造方法。
  20. 　前記第５半導体部を形成した後に前記テンプレート基板と前記第１半導体部との接続部を除去する、請求項１２に記載の半導体デバイスの製造方法。
  21. 　前記接続部を除去する際に、前記第２領域の上方に位置する前記半導体部を除去する、請求項２０に記載の半導体デバイスの製造方法。
  22. 　前記第１半導体部と前記テンプレート基板とを離隔する工程を含む、請求項１９または２０に記載の半導体デバイスの製造方法。
  23. 　前記下地基板は主基板を含み、
    　前記主基板は、前記ＧａＮ系半導体と格子定数が異なる異種基板である、請求項１１に記載の半導体デバイスの製造方法。
  24. 　前記下地基板は、前記主基板の上方に位置するシード部を含み、
    　前記開口部において前記シード部が露出する、請求項２３に記載の半導体デバイスの製造方法。
  25. 　前記開口部がスリット状であり、
    　前記シード部は、前記開口部と重なる長手形状である、請求項２４に記載の半導体デバイスの製造方法。
  26. 　前記第５半導体部は、上面と、側面と、前記上面および前記側面と隣り合い、前記上面および前記側面に対して斜めをなす斜面とを有する、請求項１２に記載の半導体デバイス。
  27. 　前記第５半導体部はアンドープ型である、請求項１２に記載の半導体デバイスの製造方法。
  28. 　下地基板と、開口部およびマスク部を含むマスクとを含むテンプレート基板と、
    　前記開口部上から前記マスク部の第１領域上に位置する第１半導体部と、
    　前記マスク部における前記第１半導体部が形成されていない第２領域上に位置し、ガリウムの同族元素を含む半導体部とを含む、半導体基板。
  29. 　ＧａＮ系半導体を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部を有する第１半導体部と、
    　前記第１半導体部の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部と、
    　前記第２半導体部の上方に位置する、ｐ型あるいはアンドープ型のＧａＮ系半導体部とを含む、半導体デバイス。
  30. 　前記ガリウムの同族元素がアルミニウムである、請求項２８または２９に記載の半導体デバイス。
  31. 　前記第１および第２半導体部それぞれがシリコンを含む、請求項２８または２９に記載の半導体デバイス。
  32. 　前記第２半導体部と前記ＧａＮ系半導体部との間に発光部が含まれる、請求項２９に記載の半導体デバイス。
  33. 　前記ＧａＮ系半導体部にトランジスタのチャネル部が含まれる、請求項２９に記載の半導体デバイス。
  34. 　請求項２８または２９に記載の半導体デバイスを含む、電子機器。
  35. 　半導体結晶の成長の起点を含む第１面を有する基板の該第１面の部分領域上に、半導体結晶の成長を抑制する堆積抑制マスクを形成し、前記第１面における前記堆積抑制マスクに覆われていない面を結晶成長領域とするマスク形成工程と、
    　気相成長によって、前記結晶成長領域から前記堆積抑制マスク上にかけて半導体結晶を成長させて、第１半導体層を形成する第１半導体層形成工程と、
    　気相成長によって、前記第１半導体層上に半導体結晶を成長させて、少なくとも前記第１半導体層と接する部分がアルミニウムを含有している第２半導体層を形成する第２半導体層形成工程と、を含んでいる半導体エピタキシャル基板の製造方法。
  36. 　前記堆積抑制マスクは、酸化珪素および窒化珪素から選択される１種以上を含むように形成する、請求項３５に記載の半導体エピタキシャル基板の製造方法。
  37. 　前記基板は、窒化ガリウム単結晶を含むように形成する、請求項３５または３６に記載の半導体エピタキシャル基板の製造方法。
  38. 　前記第２半導体層形成工程後に、前記堆積抑制マスクを除去するマスク除去工程と、
    　前記マスク除去工程後に、前記第２半導体層と支持基板とを接合する支持基板接合工程と、をさらに含んでいる、請求項３５～３７のいずれか１項に記載の半導体エピタキシャル基板の製造方法。
  39. 　前記第２半導体層は、アルミニウムを含有する窒化物半導体を含むように形成する、請求項３５～３８のいずれか１項に記載の半導体エピタキシャル基板の製造方法。
  40. 　前記第２半導体層形成工程は、前記堆積抑制マスク上の前記第１半導体層が形成されていない部位に、アルミニウムを含有する窒化物半導体の非単結晶膜をさらに形成する工程を含む、請求項３５～３９のいずれか１項に記載の半導体エピタキシャル基板の製造方法。
  41. 　第１部分領域と該第１部分領域とは異なる第２部分領域とを含む第１面を有する基板と、
    　前記第１部分領域上にマスクが位置していて、前記第２部分領域上にはマスクが位置していないマスク形成体と、
    　前記マスク形成体に、前記第２部分領域から前記マスク上にかけて半導体結晶が位置している第１半導体層と、
    　前記第１半導体層上に半導体結晶が位置していて、該半導体結晶の少なくとも第１半導体層と接する部分がアルミニウムを含有している第２半導体層と、を含んでいる半導体エピタキシャル基板。
  42. 　前記マスクは、酸化珪素および窒化珪素から選択される１種以上を含んでいる、請求項４１に記載の半導体エピタキシャル基板。
  43. 　前記基板は、窒化ガリウム単結晶を含んでいる、請求項４１または４２に記載の半導体エピタキシャル基板。
  44. 　前記第２半導体層は、アルミニウムを含有する窒化物半導体を含んでいる、請求項４１～４３のいずれか１項に記載の半導体エピタキシャル基板。
  45. 　前記マスク上の前記第１半導体層が位置していない部位に、アルミニウムを含有する窒化物半導体の非単結晶膜をさらに含んでいる、請求項４１～４４のいずれか１項に記載の半導体エピタキシャル基板。

     
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12046695B2 (en) * 2017-05-05 2024-07-23 The Regents Of The University Of California Method of removing a substrate

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505519A (ja) * 1998-02-27 2002-02-19 ノース・キャロライナ・ステイト・ユニヴァーシティ マスクを通過する横方向のオーバーグロースによる窒化ガリウム半導体層を製造する方法及びそれによって製造された窒化ガリウム半導体の構造体
JP2002261327A (ja) * 2001-03-06 2002-09-13 Sony Corp 半導体発光素子及び半導体発光素子の製造方法
JP2007246331A (ja) * 2006-03-15 2007-09-27 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP2007314360A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2008001540A (ja) * 2006-06-21 2008-01-10 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
JP2008273835A (ja) * 2008-06-09 2008-11-13 Sharp Corp 窒化物半導体レーザ素子および窒化物半導体レーザ素子の製造方法
JP2013070072A (ja) * 2006-04-25 2013-04-18 National Univ Of Singapore エピタキシャル横方向異常成長窒化ガリウムテンプレート上での酸化亜鉛膜成長の方法
JP2013074278A (ja) * 2011-09-29 2013-04-22 Panasonic Corp 窒化物半導体基板及びその製造方法、並びにそれを用いた窒化物半導体発光素子
JP2013239718A (ja) * 2008-09-01 2013-11-28 Sophia School Corp 半導体光素子アレイおよびその製造方法
JP2015512151A (ja) * 2012-02-14 2015-04-23 クナノ・アーベー 窒化ガリウムナノワイヤに基づくエレクトロニクス
US20150318436A1 (en) * 2012-10-15 2015-11-05 Seoul Viosys Co., Ltd. Method for separating growth substrate, method for manufacturing light-emitting diode, and light-emitting diode manufactured using methods

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4416761B2 (ja) * 2000-10-04 2010-02-17 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505519A (ja) * 1998-02-27 2002-02-19 ノース・キャロライナ・ステイト・ユニヴァーシティ マスクを通過する横方向のオーバーグロースによる窒化ガリウム半導体層を製造する方法及びそれによって製造された窒化ガリウム半導体の構造体
JP2002261327A (ja) * 2001-03-06 2002-09-13 Sony Corp 半導体発光素子及び半導体発光素子の製造方法
JP2007246331A (ja) * 2006-03-15 2007-09-27 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP2013070072A (ja) * 2006-04-25 2013-04-18 National Univ Of Singapore エピタキシャル横方向異常成長窒化ガリウムテンプレート上での酸化亜鉛膜成長の方法
JP2007314360A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2008001540A (ja) * 2006-06-21 2008-01-10 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
JP2008273835A (ja) * 2008-06-09 2008-11-13 Sharp Corp 窒化物半導体レーザ素子および窒化物半導体レーザ素子の製造方法
JP2013239718A (ja) * 2008-09-01 2013-11-28 Sophia School Corp 半導体光素子アレイおよびその製造方法
JP2013074278A (ja) * 2011-09-29 2013-04-22 Panasonic Corp 窒化物半導体基板及びその製造方法、並びにそれを用いた窒化物半導体発光素子
JP2015512151A (ja) * 2012-02-14 2015-04-23 クナノ・アーベー 窒化ガリウムナノワイヤに基づくエレクトロニクス
US20150318436A1 (en) * 2012-10-15 2015-11-05 Seoul Viosys Co., Ltd. Method for separating growth substrate, method for manufacturing light-emitting diode, and light-emitting diode manufactured using methods

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