JP7444984B2 - 半導体デバイスの製造方法、半導体基板、半導体デバイス、電子機器 - Google Patents

半導体デバイスの製造方法、半導体基板、半導体デバイス、電子機器 Download PDF

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Description

本開示は、半導体デバイスに関する。
下地基板に半導体層を形成した後、半導体層を下地基板とは別の支持基板に接合し、支持基板と半導体層とを分離する手法が様々な半導体材料を用いて研究されている（例えば、下記の特許文献１を参照）が、半導体デバイスにはさらなる特性向上が求められる。
国際公開第２００５／０２２６２０号
本開示の半導体デバイスの製造方法は、下地基板と、開口部およびマスク部を含むマスクとを含むテンプレート基板を準備する工程と、前記開口部上から前記マスク部の第１領域上にわたって第１半導体部を形成する工程と、前記マスク部における前記第１半導体部が形成されていない第２領域の上方に位置し、ガリウムの同族元素を含む半導体部を形成する工程と、を含む。
本開示の実施形態の半導体エピタキシャル基板の製造方法を説明するための断面図である。 ＡｌＧａＮのデブリ膜が形成された堆積抑制マスク表面の電子顕微鏡像を示す図である。 本実施形態の半導体素子の厚み方向の主成分元素の組成分布の設計値の一例を示す図である。 デブリ膜が形成された堆積抑制マスク表面の電子顕微鏡像を示す図である。 デブリ膜の無い堆積抑制マスク表面を示す電子顕微鏡像を示す図である。 第１半導体層にアルミニウムを含有する半導体結晶を用いた場合とアルミニウムを含有しない半導体結晶を用いた場合の半導体層のエッジグロウス高さを示す図である。 デブリ膜が無い場合の半導体層の断面の電子顕微鏡像を示す図である。 デブリ膜の有る場合の半導体層の断面の電子顕微鏡像を示す図である。 実施形態２にかかる半導体デバイスの製造方法を示す平面図である。 実施形態２にかかる半導体デバイスの製造方法を示すフローチャートである。 図８の半導体デバイスの製造方法を示す模式的断面図である。 実施形態２にかかる半導体デバイスの別の製造方法を示すフローチャートである。 図１０の半導体デバイスの製造方法を示す模式的断面図である。 実施形態２における下地基板の構成を示す断面図である。 実施形態２にかかる半導体デバイスの構成を示す断面図である。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 図１４の半導体デバイスの製造方法を示すフローチャートである。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 実施形態２にかかる半導体デバイスの別構成を示す断面図である。 図１６および図１７の半導体デバイスの製造方法を示すフローチャートである。 実施形態２に係る電子機器の構成を示す模式図である。
〔実施形態１〕
以下、図面を参照して、本開示の実施形態１について説明する。
図１は、本開示の実施形態の半導体エピタキシャル基板１０の製造方法を説明するための断面図である。本実施形態の半導体エピタキシャル基板１０の製造方法は、マスク形成工程、第１半導体層形成工程および第２半導体層形成工程を含んでいる。マスク形成工程では、半導体結晶の成長の起点を含む、例えば平坦な第１面である成長面１を有する基板２の該成長面１の第１部分領域である部分領域１ａ上に、半導体結晶の成長を抑制する堆積抑制マスク３を形成し、成長面１の堆積抑制マスク３に覆われていない面を、第２部分領域である結晶成長領域１ｂとするマスク形成体を形成する。第１半導体層形成工程では、気相成長によって、結晶成長領域１ｂから堆積抑制マスク３上にかけて半導体結晶を成長させて、第１半導体層４を形成する。第２半導体層形成工程では、気相成長によって、第１半導体層４上に半導体結晶を成長させて、少なくとも第１半導体層４と接する部分がアルミニウムを含有する第２半導体層５を形成する。
堆積抑制マスク３は、例えば酸化珪素を含むように形成する。基板２は、例えば窒化ガリウム（ＧａＮ）単結晶を含むように形成する。
本実施形態は、第２半導体層形成工程後に、堆積抑制マスク３を除去するマスク除去工程と、マスク除去工程後に、第２半導体層５と支持基板とを接合する支持基板接合工程と、をさらに含んでいる。
第２半導体層５は、少なくとも第１半導体層４と接する部分にアルミニウムＡｌを含有する窒化物半導体ＡｌＧａＮを含むように形成する。
第２半導体層形成工程では、堆積抑制マスク３上の第１半導体層４が形成されていない部位には、アルミニウムを含有する窒化物半導体の非単結晶膜を最初に形成する。
（マスク形成工程）
実施形態に係るマスク形成工程では、まず下地基板として基板２を準備する。基板２はオフ基板であり、基板２の成長面１の法線は、例えばａ軸＜１１－２０＞方向から０．３°傾いていてもよい。ただし、基板２はａ軸に対するオフ角が０．１°から１°の基板を用いることが可能である。
このような基板２には、例えば基板２の成長面１が所定の面方向になるようにＧａＮ単結晶インゴットから切り出したＧａＮ基板を使用することが可能である。基板２としては、窒化物半導体基板でもよい。また、窒化物半導体中に不純物がドーピングされたｎ型基板またはｐ型基板であってもよい。
ここでいう「窒化物半導体」は、例えば、ＡｌＸＧａＹＩｎＺＮ（０≦Ｘ≦１；０≦Ｙ≦１；０≦Ｚ≦１；Ｘ＋Ｙ＋Ｚ＝１）によって構成され、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。基板２に、例えばサファイア、ＳｉまたはＳｉＣを用いることもできる。
次に、基板２の成長面１上に堆積抑制マスク３を含むマスク層を形成する。まず、基板２の成長面１上にマスク層の材料となる酸化珪素（例えばＳｉＯ２など）をＰＣＶＤ（Plasma Chemical Vapor Deposition）法などによって１００ｎｍ程度積層する。続いて、フォトリソグラフィー法とバッファードフッ酸（Buffered Hydrofluoric Acid；ＢＨＦ）によるウェットエッチングによって、ＳｉＯ２層をパターニングして、堆積抑制マスク３を有するマスク形成体を形成する。
堆積抑制マスク３は、帯状部３ａを所定の間隔で複数本平行に並べたストライプ状である。隣り合う帯状部３ａの間の開口部の幅は、例えば２μｍから２０μｍ程度である。帯状部３ａの幅は、例えば５０μｍから２００μｍ程度である。
堆積抑制マスク３を形成するためのマスク材料としては、酸化珪素の一例であるＳｉＯ２のほか、気相成長によって、マスク材料から半導体層が成長しない材料であればよい。マスク材料は、例えば、パターニングが可能な窒化珪素（ＳｉＮＸ）もしくはＴｉＮなどの窒化物、ＺｒＯＸ、ＴｉＯＸもしくはＡｌＯＸなどの酸化物、または、ＷもしくはＣｒなどの遷移金属を使用することもできる。特に、ＳｉＯ２はＢＨＦなどで容易に除去しやすいことから、後述の堆積抑制マスク３の除去工程が容易になる点でマスク材料として好適に用いることができる。ただし、堆積抑制マスク３は、酸化珪素および窒化珪素から選択される１種以上を含むように形成されるとよい。また、堆積抑制マスク３の積層方法は、蒸着法、スパッタリング、または塗布硬化など、マスク材料に適合した方法を適宜用いることが可能である。
（第１半導体層形成工程）
続いて、帯状部３ａ間の開口部から露出している成長面１の結晶成長領域１ｂから半導体結晶の結晶成長層である第１半導体層４を気相成長させる。本開示の第１半導体層４は、窒化物半導体層である。
結晶成長方法は、III族原料に有機金属を用いる有機金属気相成長法（Metalorganic Vapor Phase Epitaxy；ＭＯＶＰＥ）、または、塩化物を用いるハイドライド気相成長法（Hydride Vapor Phase Epitaxy；ＨＶＰＥ）などを用いることが可能である。
成長した結晶が堆積抑制マスク３の開口部を超えると、堆積抑制マスク３の上面に沿って横方向にも結晶が成長する。結晶成長は、結晶成長領域１ｂから成長した第１半導体層４が、隣り合う第１半導体層４と互いに重なる前に終了する。
このようにして、窒化物半導体をＥＬＯ法によって成長させた第１半導体層４を得る。第１半導体層４は、第１面４ａと第１面４ａの反対側に位置している第２面４ｂとを有している。第１半導体層４の幅は、例えば、５０μｍから２００μｍ程度であり、高さは１０μｍから５０μｍ程度である。
（第２半導体層形成工程）
第１半導体層４を成長させた後、第１半導体層４の第１面４ａに、少なくとも第１半導体層４と接する部分がアルミニウムを含有している第２半導体層５を形成する。アルミニウムを含有する層を形成する際、堆積抑制マスク３上の第１半導体層４が形成されていない部位には、アルミニウムを含有する非単結晶膜５’が同時に形成される。第２半導体層５の層構造および各層の組成については、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザ（Laser Diode；ＬＤ）またはフォトダイオード（Photodiode；ＰＤ）などの任意のデバイス構造に応じて適宜設計する。第２半導体層５の厚さは、例えば１μｍから５μｍ程度である。
第２半導体層５を形成後、基板２、堆積抑制マスク３、第１半導体層４および第２半導体層５を、ＢＨＦに１０分間程度浸漬し、堆積抑制マスク３を除去する。これにより、基板２上に第１半導体層４の表面が第２半導体層５によって覆われた半導体素子部６が形成される。半導体素子部６と基板２とは、堆積抑制マスク３開口部に成長した第１半導体層４の一部である、例えば柱状の接続部７を介して基板２に繋がっている。
前述の第２半導体層形成工程において、第２半導体層５を組成する第２半導体としてＡｌＧａＮを成長する際、ＳｉＯ２の堆積抑制マスク３上にデブリ膜が形成される。本実施形態において、デブリ膜とは、堆積抑制マスク３上に形成された、例えば、平面視した際の最大長さが数１００ｎｍ程度の窒化物半導体多結晶の膜をいう。このようなデブリ膜は、Ａｌの反応性が高く、マイグレーションし難いため、堆積抑制マスク３の表面に付着する。それが核となって、図２の電子顕微鏡写真に示すＡｌＧａＮのデブリ膜が形成される。ＡｌＧａＮのデブリ膜は堆積抑制マスクとして機能しないため、以降の第２半導体層形成工程における層がデブリ膜上にも形成される。
図３は本実施形態の半導体素子の厚み方向の主成分元素の組成分布の設計値の一例を示す図である。図４Ａはデブリ膜が形成された半導体表面の電子顕微鏡像であり、図４Ｂはデブリ膜の無い半導体表面を示す電子顕微鏡像である。
堆積抑制マスク３によって覆われていない領域上にのみ結晶成長を行なう場合には、絶縁膜に覆われた部分と絶縁膜に覆われていない部分との境界近傍の成長層厚が厚くなる現象、いわゆるエッジグロウスが発生する。
図５は第２半導体５の第１半導体層４と接する部分にアルミニウムを含有する半導体結晶を用いた場合と、アルミニウムを含有しない半導体結晶を用いた場合との半導体層のエッジグロウス高さを示す図である。図６Ａはデブリ膜が無い場合の半導体層の断面の電子顕微鏡像を示す図である。図６Ｂはデブリ膜の有る場合の半導体層の断面の電子顕微鏡像を示す図である。
第２半導体層５の第１半導体層４と接する部分にアルミニウムを含有する半導体結晶を用いなかった場合には、図６Ａに示されるように、半導体層の上面の両端が中央に比べて結晶成長が進み、エッジグロウスが見られる。これに対し、第２半導体層５にアルミニウムを含有する半導体結晶を用いた場合には、図６Ｂに示されるように、半導体層の上面はほぼ平坦状であり、デブリ膜によって堆積抑制マスク３上でのIII属原料のマイグレーション効果が減少し、エッジグロウスが抑制される。
以下に、デブリ膜によるマスク不純物の取り込み抑制効果を確認したことを述べる。二次イオン質量分析法（Secondary Ion Mass Spectrometry；ＳＩＭＳ）によって、半導体積層物を構成する各層のＳｉ濃度と厚みとの関係を表１にまとめた。表１では、簡単のため、数値の一部は、基数が１０における浮動小数点数（（仮数部）×（基数）（指数部））で示している。例えば、表１中の「２Ｅ１８」とは、「２×１０１８」を示す。
Figure 0007444984000001
表１に層構造の異なる各ＬＥＤの一例として、ｐ－ＡｌＧａＮ層の厚みとＳｉ不純物濃度を示す。ここで、表１中のフラットＬＥＤとは、堆積抑制マスクを用いず半導体基板全面にＬＥＤ構造を成長したエピタキシャル基板をいうものとする。また、ＭＱＷは、多重量子井戸（Multi Quantum Well）をいうものとする。
例えば「デブリ膜無しＬＥＤ」と「デブリ膜有りＬＥＤ」とのｐ－ＡｌＧａＮ層を比較すると、「デブリ膜有りＬＥＤ」の方が「デブリ膜無しＬＥＤ」よりもＳｉ濃度が低い。これはデブリ膜の存在によってＳｉオートドープが抑制されたためと考えられる。厚みは「デブリ膜有りＬＥＤ」の方が「デブリ膜無しＬＥＤ」よりも薄く、フラットＬＥＤのｐ－ＡｌＧａＮ層の厚みに近い。これはデブリ膜によって堆積抑制マスク３上の原料が第２半導体層５に供給されるのを抑制したからであると考えられる。以上の考えは「デブリ膜無しＬＥＤ」よりも「デブリ膜有りＬＥＤ」のｐ－ＡｌＧａＮ層のｐ－ＡｌＧａＮ層の方が「フラットＬＥＤ」のｐ－ＡｌＧａＮ層の厚みおよびＳｉ濃度に近いことからも裏付けられる。
以上のように本実施形態によれば、半導体デバイス層の下地となる基板２の成長面１上に第１半導体層４を成長した後、第２半導体層５を成長させ、堆積抑制マスク３を第２半導体層５で覆う。これにより、デバイス層となる結晶成長層を均一に形成できて、堆積抑制マスクの分解生成物の第２半導体層５への混入を低減することができる。
本実施形態では、エピタキシャル気相成長（ＥＬＯ）によってＧａＮ成長を行う場合、堆積抑制マスクとしてＳｉＯ２マスクは有用であることに鑑み、ＳｉＯ２を用いてＥＬＯによる成長層同士が会合しないＧａＮ成長を行う。本実施形態によれば、このときＳｉＯ２が分解し、ｎ型ドーパントであるＳｉがＥＬＯによって結晶成長したＧａＮにドーピングされて、ｐ層が成長しにくい、という課題を生じない。また、本実施形態によれば、デバイス層を形成する際に、ＥＬＯ成長層の角部の成長レートが中央部よりも高くなるエッジグロウスのため、均一な層になりにくい、という課題も生じない。さらに、本実施形態によれば、フラットＧａＮ層上と後続の成長層であるＧａＮ素子層上とでは、同じ成長条件で成長レートが変わり、フラットＧａＮ上と同じエピタキシャル気相成長条件を適用しにくい、という課題も生じない。
ここで、堆積抑制マスクは、酸化珪素の一例であるＳｉＯ２以外に、気相成長によってマスク材料から半導体層が成長しない材料を用いればよい。堆積抑制マスクは、例えば、パターニングが可能な窒化珪素（ＳｉＮＸ）もしくはＴｉＮなどの窒化物、ＺｒＯＸ、ＴｉＯＸもしくはＡｌＯＸなどの酸化物、または、ＷもしくはＣｒなどの遷移金属を使用することもできて、これらによっても同様な効果を奏し得る。
本開示の半導体エピタキシャル基板は、デバイス層の下地となる基板２の成長面上に第１半導体層４を成長した後、第２半導体層５を成長させ、堆積抑制マスク３を第２半導体層５で覆うことによって製造できる。これにより、デバイス層となる半導体結晶層を均一に形成することができ、品質に優れた半導体エピタキシャル基板１０を提供できる。
〔実施形態２〕
図７は実施形態２にかかる半導体デバイスの製造方法を示す平面図である。図８は実施形態２にかかる半導体デバイスの製造方法を示すフローチャートである。図９は、図８の半導体デバイスの製造方法を示す模式的断面図である。図７～図９に示す製法では、下地基板２と、開口部Ｋおよびマスク部３ａを含むマスク３とを含むテンプレート基板ＴＬを準備する工程と、ＥＬＯ法を用いて、開口部Ｋ上からマスク部３ａの第１領域Ａ１上にわたって第１半導体部Ｓ１を形成する工程と、第１半導体部Ｓ１の上方に位置し、ガリウム（Ｇａ）およびガリウムの同族元素（第１３族元素）を含む第２半導体部Ｓ２と、マスク部３ａにおける第１半導体部Ｓ１が形成されていない第２領域Ａ２の上方に位置し、前記ガリウムの同族元素を含む第３半導体部Ｓ３とを形成する工程とを含む。第１および第２領域Ａ１・Ａ２は隣接し、マスク部３ａは、シリコン酸化物およびシリコン窒化物の少なくとも一方を含んでいてもよい。第３半導体部Ｓ３は、第２領域Ａ２の上方に位置する半導体部ともいえる。第３半導体部Ｓ３がデブリ膜であってもよい。ここでは、下地基板２から第１半導体部Ｓ１に向かう向きを「上方向」とする（鉛直方向上向きと逆になる場合がある）。
ＥＬＯ法では、窒化物半導体（例えばＧａＮ系半導体）を含む第１半導体部Ｓ１を、マスク３の開口部Ｋから横方向（Ｘ方向）に成長させるため、選択成長マスクであるマスク部３ａ上に低欠陥部ＳＤを形成することができる。低欠陥部ＳＤは、開口部Ｋ上の転位継承部ＨＤ（下地基板由来の転位を引き継ぐ部分）よりも貫通転位密度が小さく、例えば、５×１０６／ｃｍ２以下（転位継承部ＨＤの貫通転位密度の１／５以下）である。低欠陥部ＳＤの上方に形成される半導体結晶は、低欠陥性を引き継ぎ、結晶性に優れる。
図７・図９等では、第１半導体部Ｓ１の＜１１－２０＞方向をＸ方向（ａ軸方向）、＜１－１００＞方向をＹ方向（ｍ軸方向）、＜０００１＞方をＺ方向（ｃ軸方向）としている。図７～図９の製法では、同一のマスク部３ａ上を逆向きに横方向成長する半導体結晶（第１半導体部）同士が、マスク部３ａ上で会合する前に成長を止め、それらの間隙（ギャップ）が第２領域Ａ２に対応する。
テンプレート基板ＴＬ上に、第１～第３半導体部Ｓ１～Ｓ３を形成することで、半導体デバイスである半導体基板１０を得ることができる。半導体基板１０は、下地基板２と、開口部Ｋおよびマスク部３ａを含むマスク３とを含むテンプレート基板ＴＬと、開口部Ｋ上からマスク部３ａの第１領域Ａ１上に位置する第１半導体部Ｓ１と、第１半導体部Ｓ１よりも上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、マスク部３ａにおける第１半導体部Ｓ１が形成されていない第２領域Ａ２の上方に位置し、前記ガリウムの同族元素を含む第３半導体部Ｓ３とを含む。第１および第３半導体部Ｓ１・Ｓ３は、平面視（Ｚ方向の視認）において隣接する。第２半導体部Ｓ２、および第３半導体部（第２領域Ａ２の上方に位置する半導体部）Ｓ３は、同じプロセスで形成してもよいし、別のプロセスで形成してもよい。
第２および第３半導体部Ｓ２・Ｓ３それぞれが窒化物半導体を含み、第２および第３半導体部Ｓ２・Ｓ３に含まれるガリウムの同族元素がアルミニウムであってもよい。例えば、第２および第３半導体部Ｓ２・Ｓ３が窒化アルミニウムガリウム（ＡｌＧａＮ）を含んでいてもよい。この場合、第３半導体部Ｓ３（ＡｌＧａＮ層）が、マスク部３ａ（Ｓｉを含む）の蓋として機能するため、第２半導体部Ｓ２の上方に形成される半導体結晶への意図せぬＳｉドープ（マスク部３ａからの原料移行）を抑制することができる。
第３半導体部Ｓ３に含まれる窒化アルミニウムガリウムは、第２半導体部Ｓ２に含まれる窒化アルミニウムガリウムと組成が異なっていてもよい。第３半導体部Ｓ３の厚みは、第２半導体部Ｓ２の厚みよりも小さくてもよい。第２および第３半導体部Ｓ２・Ｓ３は同一工程で形成することができるが、選択成長マスクであるマスク部３ａ（非結晶）上に形成される第３半導体部Ｓ３（ＡｌＧａＮ層）と、例えばＧａＮ系半導体結晶である第１半導体部Ｓ１上に形成される第２半導体部Ｓ２（ＡｌＧａＮ層）とでは、結晶成長の状態が異なるからである。
第３半導体部Ｓ３がマスク部３ａに接していてもよい。第２半導体部Ｓ２が第１半導体部Ｓ１の上面に接していてもよい。第１半導体部Ｓ１上に、バッファ的な窒化物半導体部（例えば、ＧａＮ層）を介して第２半導体部Ｓ２を形成してもよい。
第２および３半導体部Ｓ２・Ｓ３を形成する工程において、第１半導体部Ｓ１の側面に沿う第４半導体部Ｓ４（例えば、ＡｌＧａＮ層）が形成されてもよい。マスク部３ａがシリコンを含む場合に、第１～第４半導体部Ｓ１～Ｓ４それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２に含まれるＧａＮ系半導体（例えば、ＡｌＧａＮ層）のバンドギャップが、第１半導体部Ｓ１に含まれるＧａＮ系半導体（例えば、ＧａＮ層）のバンドギャップよりも大きくてもよい。
第２および第３半導体部Ｓ２・Ｓ３に含まれるガリウムの同族元素はインジウムであってもよく、第２および第３半導体部Ｓ２・Ｓ３が窒化インジウムガリウム（ＩｎＧａＮ）を含んでいてもよい。第２および第３半導体部Ｓ２・Ｓ３が窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含んでいてもよい。ガリウムの同族元素がホウ素（Ｂ）であってもよい。
第２および第３半導体部Ｓ２・Ｓ３の形成後に、第２半導体部Ｓ２の上方に第５半導体部Ｓ５を形成してもよい。第２半導体部Ｓ２の上方に活性部（活性層）ＳＡを形成し、次いで、活性部ＳＡの上方に第５半導体部Ｓ５を形成してもよい。活性部ＳＡおよび第５半導体部Ｓ５がＧａＮ系半導体を含んでいてもよい。第３半導体部Ｓ３の上方に、第６半導体部Ｓ６（例えば、ＧａＮ系半導体層）が形成されてもよい。
活性部ＳＡは、多重量子井戸（ＭＱＷ）を有していてもよい。活性部ＳＡが、平面視で低欠陥部ＳＤと重なる発光部を含んでいてもよい。第５半導体部Ｓ５はｐ型であってもよく、例えば、Ｍｇドープのｐ－ＧａＮ層とすることができる。第１半導体部Ｓ１および第５半導体部Ｓ５が、同一のＧａＮ系半導体を含んでいてもよく、例えば、ＥＬＯ法で形成される第１半導体部Ｓ１が、Ｓｉドープのｎ－ＧａＮ層であってもよい。第２～第４半導体部Ｓ２～Ｓ４はｎ型であってもよく、例えば、Ｓｉドープのｎ－ＡｌＧａＮ層とすることができる。
マスク部３ａ並びに第１および第５半導体部Ｓ１・Ｓ５がシリコンを含み、第５半導体部Ｓ５のシリコン濃度は、第１半導体部Ｓ１のシリコン濃度の１／５以下であってもよい。第３半導体部Ｓ３（例えば、ＡｌＧａＮ層）が、マスク部３ａ（Ｓｉを含む）の蓋として機能し、ｐ型の第５半導体部Ｓ５を形成する際のＳｉ（ｎ型ドーパント）のオートドープ（マスク部３ａからの原料移行）を抑制することができる。
第５半導体部Ｓ５はｐ型に限定されず、アンドープ型（ｉ型）であってもよい。第３半導体部Ｓ３によって、第５半導体部Ｓ５を形成する際のＳｉのオートドープを抑制することができる。
第５半導体部Ｓ５は、図６Ｂに示すように、上面と、側面と、上面および側面と隣り合い、上面および側面に対して斜めをなす斜面とを有する形状であってもよい。第５半導体部５Ｓの形成時には、第３半導体部Ｓ３の上方においても第６半導体部Ｓ６の結晶成長が進行し（図９参照）、原料が消費されるため、第５半導体部５Ｓのエッジの異常成長（エッジグロウス）が低減する。
第５半導体部Ｓ５を形成した後に、電極ＥＣ等を形成する工程を行ってもよい。電極ＥＣ等を形成した後に、第１および第２半導体部Ｓ１・Ｓ２、第５半導体部Ｓ５、並びに電極ＥＣを含む積層体ＬＢを複数に分割し、複数の半導体チップ（半導体デバイス）２０とする工程と、マスク部３ａを除去する工程とを行うことができる。
積層体ＬＢを分割する工程（例えば、ドライエッチング工程）において、マスク部３ａ上の第３半導体部Ｓ３を除去してもよく、第３半導体部Ｓ３を除去した後にマスク部３ａを除去（例えば、ウェットエッチング）してもよい。マスク部３ａを除去した後に、第１半導体部Ｓ１とテンプレート基板ＴＬとを離隔する工程を行うことができる。例えば、複数の半導体チップ２０を支持基板ＳＫに保持させた状態で、第１半導体部Ｓ１におけるテンプレート基板ＴＬとの接続部７を破断させてもよい。この際、接続部７が第１半導体部Ｓ１側に付いてもよいし、図９のようにテンプレート基板ＴＬ側に付いてもよいし、双方に付いてもよい。これにより、複数の半導体チップ２０を得ることができる。
半導体チップ（半導体デバイス）２０は、例えば、ＬＥＤ（発光ダイオード）チップ、レーザチップ、トランジスタチップ等である（後述）。
図１０は実施形態２にかかる半導体デバイスの別の製造方法を示すフローチャートである。図１１は、図１０の半導体デバイスの製造方法を示す模式的断面図である。図１０および図１１では、第５半導体部Ｓ５および電極ＥＣ等を形成した後の積層体ＬＢを分割する工程において、テンプレート基板ＴＬと第１半導体部Ｓ１との接続部７を（転位継承部ＨＤともに）除去する。接続部７を除去する工程において第３半導体部Ｓ３を除去してもよい。こうすれば、マスク部３ａをテンプレート基板ＴＬに残したまま、複数の半導体チップ（半導体デバイス）２０を得ることができる。
図１２は、実施形態２における下地基板の構成を示す断面図である。下地基板２は、バルク結晶基板である主基板２１（例えば、ＧａＮ基板、六方晶系ＳｉＣ基板、ＡｌＮ基板等）で構成されていてもよい。この場合、マスク３の開口部Ｋから露出した主基板２１の上面が第１半導体部Ｓ１の成長起点となる。
下地基板２が、ＧａＮ系半導体と格子定数が異なる主基板２１（バルク結晶の異種基板）とシード部２３とを含む構成でもよい。異種基板である主基板２１は、例えば、Ｓｉ基板、ＳｉＣ基板、ＡｌＮ基板、サファイア基板等である。この場合、主基板２１にＳｉ基板、シード部２３にＡｌＮまたはＳｉＣを用いたり、主基板２１にＳｉＣ基板、シード部２３にＧａＮ系半導体（例えば、ＧａＮ）を用いたりすることができる。下地基板２がシード部２３を含む場合は、マスク３の開口部Ｋから露出したシード部２３の上面が第１半導体部Ｓ１の成長起点となる（図７参照）。
また、下地基板２が、バルク結晶の異種基板である主基板２１とバッファ部２２およびシード部２３とを含む構成でもよい。Ｓｉ基板とＧａＮ系半導体が直接接触すると溶融し合うおそれがあるが、バッファ部２２を設けることでこれを回避することができる。例えば、主基板２１にＳｉ基板、バッファ部２２にＡｌＮまたはＳｉＣの少なくとも一方を用い、シード部２３にＧａＮ系半導体を用いることができる。
シード部２３は、全面的に形成してもよいし、図１２の最下段に示すように、局所的に形成してもよい。例えば、マスク３の開口部Ｋがスリット状（図７参照）であり、シード部２３は、開口部Ｋと重なる長手形状であってもよい。
図１３は、実施形態２にかかる半導体デバイスの構成を示す断面図である。図１３の半導体デバイス（半導体チップ）２０は、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２の上方に位置する活性部ＳＡと、活性部ＳＡの上方に位置し、ｐ型のＧａＮ系半導体部ＧＳ（第５半導体部Ｓ５）と、ＧａＮ系半導体部ＧＳに接する電極ＥＣ（例えば、アノード）とを含む。図示しないが、例えば第２半導体部Ｓ２に接するカソードを設けることができる。
図１３の半導体デバイス２０は、発光ダイオード（ＬＥＤ）チップであり、活性部ＳＡには、低転移部ＳＤの上方において低転移部ＳＤと重なる発光部ＥＳが含まれる。すなわち、第２半導体部Ｓ２とＧａＮ系半導体部ＧＳとの間に発光部ＥＳが含まれる。前記ガリウムの同族元素がアルミニウムであり、第２半導体部Ｓ２がＡｌを含む窒化物半導体層（例えば、ＡｌＧａＮ層）であってもよい。第１半導体部Ｓ１は、シリコンを含む選択成長マスクを用いたＥＬＯ法で形成された窒化物半導体層とすることができ、第１および第２半導体部Ｓ１・Ｓ２それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２が第１半導体部Ｓ１の側面にまで延伸していてもよい。
図１４は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１５は、図１４の半導体デバイスの製造方法を示すフローチャートである。図１４の半導体デバイス（半導体チップ）２０は、レーザチップであり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１を有する。
第１半導体部Ｓ１の上方には、ｎ型のコンタクト部ＳＪと、ｎ型のクラッド部である第２半導体部Ｓ２と、ｎ型の光ガイド部ＳＬと、発光部ＥＳを含む活性部（活性層）ＳＡと、ｐ型の光ガイド部ＳＢおよびｐ型のクラッド部ＳＣを含むＧａＮ系半導体部ＧＳ（第５半導体部）と、電極ＥＣとがこの順に設けられる。ｐ型のクラッド部ＳＣがリッジ部ＲＤ（電流狭窄部）を有し、リッジ部ＲＤの両側に絶縁膜ＤＦが設けられ、電極ＥＣ（例えばアノード）がｐ型のクラッド部ＳＣおよび絶縁膜ＤＦに接してもよい。第２半導体部Ｓ２がコンタクト半導体部ＳＪの側面にまで延伸していてもよい。第１半導体部Ｓ１は、シリコンを含む選択成長マスクを用いたＥＬＯ法で形成された窒化物半導体層とすることができ、第１および第２半導体部Ｓ１・Ｓ２それぞれがシリコンを含んでいてもよい。第２半導体部Ｓ２がＡｌを含む窒化物半導体層（例えば、ＡｌＧａＮ層）であってもよい。図示しないが、例えばコンタクト半導体部ＳＪに接するカソードを設けることができる。
図１５では、ＥＬＯ法で第１半導体部Ｓ１（例えば、ＧａＮ層）を形成する工程と、ｎ型のコンタクト半導体部ＳＪ（例えば、ｎ－ＧａＮ層）を形成する工程とを行った後に、第２半導体部Ｓ２（例えば、ｎ－ＡｌＧａＮ層）を形成する工程を行う。
図１６は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１６の半導体デバイス２０は、トランジスタチップ（ＨＥＭＴともいう）であり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２上に位置するＧａＮ系半導体部ＧＳ（第５半導体部）と、第２半導体部Ｓ２に接する、ソース電極ＳＥおよびドレイン電極ＤＥと、ＧａＮ系半導体部ＧＳ上に位置するゲート電極ＥＧとを含む。第１半導体部Ｓ１はＥＬＯ法で形成することができる。
第１半導体部Ｓ１（例えば、ＧａＮ層）は、第２半導体部Ｓ２（例えば、ＧａＮ層よりもバンドギャップが大きいＡｌＧａＮ層）との界面近傍にチャネル部ＣＨ（２次元電子ガス）を含む。チャネル部ＣＨはｎチャネルであり、ゲート電極ＥＧに閾値電位よりも高い電位を与えることでＯＮ（導通）する。第１半導体部Ｓ１は、ｎ型であってもよいし、ｉ型（アンドープ型）であってもよい。第２半導体部Ｓ２は、ｎ型であってもよいし、ｉ型であってもよい。
図１６のトランジスタチップは、高電子移動度および高耐電圧性を有しており、高周波デバイス、パワーデバイス（電力制御デバイス）等に利用可能である。
図１７は、実施形態２にかかる半導体デバイスの別構成を示す断面図である。図１７の半導体デバイス（半導体チップ）２０は、トランジスタチップ（逆ＨＥＭＴともいう）であり、ＧａＮ系半導体（例えば、ＧａＮ）を含み、貫通転位密度が５×１０６／ｃｍ２以下の低転移部ＳＤを有する第１半導体部Ｓ１（例えば、ＧａＮ層）と、第１半導体部Ｓ１の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部Ｓ２と、第２半導体部Ｓ２上に位置するＧａＮ系半導体部ＧＳ（第５半導体部）と、ＧａＮ系半導体部ＧＳに接する、ソース電極ＳＥおよびドレイン電極ＤＥと、ＧａＮ系半導体部ＧＳ上に絶縁膜ＤＦを介して設けられるゲート電極ＥＧとを含む。第１半導体部Ｓ１はＥＬＯ法で形成することができる。
ＧａＮ系半導体部ＧＳ（例えば、ＧａＮ層）は、第２半導体部Ｓ２（例えば、ＧａＮ層よりもバンドギャップが大きいＡｌＧａＮ層）との界面近傍にチャネル部ＣＨ（２次元電子ガス）を含む。チャネル部ＣＨはｎチャネルであり、ゲート電極ＥＧに閾値電位よりも低い電位を与えることでＯＦＦする。
下地基板２はＳｉＣ基板でもよく、第１および第２半導体部Ｓ１・Ｓ２の成長面が（０００－１）面（－ｃ面、窒素極性面）であってもよい。第１半導体部Ｓ１は、ｎ型であってもよいし、ｉ型（アンドープ型）であってもよい。第２半導体部Ｓ２は、ｎ型であってもよいし、ｉ型であってもよい。
図１７のトランジスタチップは、高電子移動度および高耐電圧性を有しており、高周波デバイス、パワーデバイス（電力制御デバイス）等に利用可能である。
図１８は、図１６および図１７の半導体デバイスの製造方法を示すフローチャートである。図１８では、ＥＬＯ法で第１半導体部Ｓ１（例えば、ＧａＮ層）を形成する工程と、第２半導体部Ｓ２（例えば、ＡｌＧａＮ層）を形成する工程と、ＧａＮ系半導体部ＧＳを形成する工程と、電極（ＳＥ・ＥＧ・ＤＥ）等を形成する工程とを行った後に、第１および第２半導体部Ｓ１・Ｓ２並びにＧａＮ系半導体部ＧＳを含む積層体およびテンプレート基板ＴＬを分割し、半導体チップである半導体デバイス２０を得る工程を行う。
図１９は、実施形態２に係る電子機器の構成を示す模式図である。電子機器４０は、半導体デバイス２０と、半導体デバイス２０を制御するプロセッサを含む制御部５０とを備える。電子機器４０としては、通信装置、電力制御機器、光学装置、表示装置、照明装置、センサ装置、測定装置、情報処理装置、医療機器、電気自動車（ＥＶ）等を挙げることができる。
以上、本開示の実施形態について詳細に説明したが、また、本開示は上述の実施の形態
に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改
良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾し
ない範囲で組み合わせ可能であることは、言うまでもない。
１ 成長面
１ａ 成長面１の部分領域
１ｂ 結晶成長領域
２ 基板（下地基板）
３ 堆積抑制マスク（マスク）
４ 第１半導体層
５ 第２半導体層
５’ 非単結晶膜
６ 半導体素子部
７ 接続部
１０ 半導体エピタキシャル基板（半導体基板、半導体デバイス）
２０ 半導体チップ（半導体デバイス）

Claims (39)

  1. シード部および非シード部を含むテンプレート基板を準備する工程と、
    前記シード部上から前記非シード部の第１領域上にわたって第１半導体部を形成する工程と、
    前記第１半導体部の上方に位置する第２半導体部と、前記非シード部における前記第１半導体部が形成されていない第２領域の上方に位置し、ガリウムの同族元素を含む第３半導体部とを形成する工程とを含み、
    前記第３半導体部は、前記第１半導体部よりも薄い、半導体デバイスの製造方法。
  2. 前記ガリウムの同族元素がアルミニウムである、請求項１に記載の半導体デバイスの製造方法。
  3. 前記第２半導体部は、前記ガリウムの同族元素およびガリウムを含む、請求項１に記載の半導体デバイスの製造方法。
  4. 前記第３半導体部および前記第２半導体部それぞれが窒化物半導体を含む、請求項３に記載の半導体デバイスの製造方法。
  5. 前記窒化物半導体が窒化アルミニウムガリウムである、請求項４に記載の半導体デバイスの製造方法。
  6. 前記第３半導体部に含まれる窒化アルミニウムガリウムは、前記第２半導体部に含まれる窒化アルミニウムガリウムと組成が異なる、請求項５に記載の半導体デバイスの製造方法。
  7. 前記第３半導体部と前記第２半導体部とを形成する工程において、前記第１半導体部の側面に沿う第４半導体部を形成する、請求項３に記載の半導体デバイスの製造方法。
  8. 前記第２半導体部が前記第１半導体部の上面に接する、請求項３に記載の半導体デバイスの製造方法。
  9. 前記テンプレート基板は、前記非シード部であるマスク部と、前記シード部を露出させる開口部とを含むマスクパターンを備える、請求項３に記載の半導体デバイスの製造方法。
  10. 前記第３半導体部が前記マスク部に接する、請求項９に記載の半導体デバイスの製造方法。
  11. 前記第１半導体部は、シリコンおよびＧａＮ系半導体を含む、請求項９に記載の半導体デバイスの製造方法。
  12. 前記第３半導体部を形成した後に、前記第２半導体部の上方に位置する第５半導体部を形成する、請求項９に記載の半導体デバイスの製造方法。
  13. 前記第５半導体部はｐ型である、請求項１２に記載の半導体デバイスの製造方法。
  14. 前記第２半導体部の上方に活性部を形成し、前記活性部の上方に前記第５半導体部を形成する、請求項１２に記載の半導体デバイスの製造方法。
  15. 前記第２半導体部はｎ型である、請求項３に記載の半導体デバイスの製造方法。
  16. 前記第３半導体部の厚みは、前記第２半導体部の厚みよりも小さい、請求項３に記載の半導体デバイスの製造方法。
  17. 前記マスク部並びに前記第１および第５半導体部がシリコンを含み、
    前記第５半導体部のシリコン濃度は、前記第１半導体部のシリコン濃度の１／５以下である、請求項１２に記載の半導体デバイスの製造方法。
  18. 前記第５半導体部を形成した後に、前記第３半導体部を除去する、請求項１２に記載の半導体デバイスの製造方法。
  19. 前記第３半導体部を除去した後に前記マスク部を除去する、請求項１８に記載の半導体デバイスの製造方法。
  20. 前記第５半導体部を形成した後に前記テンプレート基板と前記第１半導体部との接続部を除去する、請求項１２に記載の半導体デバイスの製造方法。
  21. 前記接続部を除去する際に、前記第３半導体部を除去する、請求項２０に記載の半導体デバイスの製造方法。
  22. 前記第１半導体部と前記テンプレート基板とを離隔する工程を含む、請求項１９または２０に記載の半導体デバイスの製造方法。
  23. 前記テンプレート基板は主基板を含み、
    前記主基板は、前記ＧａＮ系半導体と格子定数が異なる異種基板である、請求項１１に記載の半導体デバイスの製造方法。
  24. 前記マスク部が、シリコン酸化物およびシリコン窒化物の少なくとも一方を含む、請求項９に記載の半導体デバイスの製造方法。
  25. 前記開口部がスリット状であり、
    前記シード部は、前記開口部と重なる長手形状である、請求項９に記載の半導体デバイスの製造方法。
  26. 前記第５半導体部は、上面と、側面と、前記上面および前記側面と隣り合い、前記上面および前記側面に対して斜めをなす斜面とを有する、請求項１２に記載の半導体デバイス。
  27. 前記第５半導体部はアンドープ型である、請求項１２に記載の半導体デバイスの製造方法。
  28. 前記第３半導体部の上面は、前記第１半導体部の上面よりも下側に位置する、請求項１に記載の半導体デバイスの製造方法。
  29. 前記第３半導体部は、デブリ膜である、請求項１に記載の半導体デバイスの製造方法。
  30. 前記第３半導体部は、非単結晶膜である、請求項１に記載の半導体デバイスの製造方法。
  31. 前記第１半導体部および前記第３半導体部は接触しない、請求項１に記載の半導体デバイスの製造方法。
  32. 前記第１半導体部は、前記非シード部の上方に位置するエッジを有する、請求項１に記載の半導体デバイスの製造方法。
  33. シード部および非シード部を含むテンプレート基板と、
    前記シード部上から前記非シード部の第１領域上に位置する第１半導体部と、
    前記第１半導体部の上方に位置する第２半導体部と、
    前記非シード部における前記第１半導体部が形成されていない第２領域上に位置し、ガリウムの同族元素を含む第３半導体部とを含み、
    前記第３半導体部は、前記第１半導体部よりも薄い、半導体基板。
  34. ＧａＮ系半導体およびシリコンを含み、貫通転位密度が５×１０６／ｃｍ２以下の低転位部を有する第１半導体部と、
    前記第１半導体部の上方に位置し、ガリウムおよびガリウムの同族元素を含む第２半導体部と、
    前記第２半導体部の上方に位置する、ｐ型のＧａＮ系半導体部とを含み、
    前記ｐ型のＧａＮ系半導体部がシリコンを含み、
    前記ＧａＮ系半導体部のシリコン濃度は、前記第１半導体部のシリコン濃度の１／５以下である、半導体デバイス。
  35. 前記ガリウムの同族元素がアルミニウムである、請求項３４に記載の半導体デバイス。
  36. 前記第２半導体部がシリコンを含む、請求項３４に記載の半導体デバイス。
  37. 前記第２半導体部と前記ＧａＮ系半導体部との間に発光部が含まれる、請求項３４に記載の半導体デバイス。
  38. 前記ＧａＮ系半導体部にトランジスタのチャネル部が含まれる、請求項３４に記載の半導体デバイス。
  39. 請求項３４に記載の半導体デバイスを含む、電子機器。
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