JP6261219B2 - 高電子移動度トランジスタ及びその製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に係り、より詳しくは高電子移動度トランジスタ及びその製造方法に関する。
多様な電力変換システムには、オン／オフスイッチングを通じて、電流のフローを制御する素子、すなわち、パワー素子が要求される。電力変換システムにおいて、パワー素子の効率が全体のシステムの効率を左右する。
現在商用化されているパワー素子は、シリコンに基づくパワーＭＯＳＦＥＴ(metal-oxide-semiconductor field-effect transistor)やＩＧＢＴ(insulated gate bipolar transistor)がほとんどである。しかし、シリコンの物性限界及び製造工程の限界などによって、シリコンに基づくパワー素子の効率を向上させることが困難になっている。かかる限界を克服するために、ＩＩＩ−Ｖ族系の化合物半導体をパワー素子に適用して、変換効率を向上させる研究／開発が進められている。これに関し、化合物半導体の異種接合構造を利用する高電子移動度トランジスタ(high electron mobility transistor: HEMT)が注目されている。
ＨＥＭＴは、電気的分極特性の異なる半導体を含む。ＨＥＭＴにおいて、相対的に大きい分極率を有する半導体層は、それと接合された他の半導体層に、二次元電子ガス(2-dimensional electron gas: 2DEG)を誘発する。２ＤＥＧは、非常に高い電子移動度を有する。しかし、ＨＥＭＴを多様な電子装置で有用に活用するためには、その特性を適切に改善／調節する必要がある。特に、ＨＥＭＴのオン電流レベル及びしきい電圧などを改善／調節する必要がある。
本発明の目的は、優秀な動作特性を有するＨＥＭＴを提供することにある。
本発明の他の目的は、ノーマリーオフ特性を有し、チャネル抵抗の低いＨＥＭＴを提供することにある。
本発明のさらに他の目的は、オン抵抗の低いＨＥＭＴを提供することにある。
本発明のさらに他の目的は、しきい電圧の制御が容易なＨＥＭＴを提供することにある。
本発明のさらに他の目的は、前記ＨＥＭＴの製造方法を提供することにある。
本発明の一側面によれば、第１半導体層と、前記第１半導体層に二次元電子ガス（２ＤＥＧ）を誘発する第２半導体層と、前記第２半導体層上に備えられ、前記第１半導体層の一部、及び前記第２半導体層の一部のうち一つを露出させる開口部を有する絶縁マスク層と、前記開口部により露出された前記第１及び第２半導体層のうち一つの一部上に備えられ、前記二次元電子ガスに空乏領域を形成する空乏形成層と、前記空乏形成層上に備えられたゲートと、前記第１及び第２半導体層のうち少なくとも一つ上に備えられ、前記ゲートと離隔されて配置されたソース及びドレインと、を備える高電子移動度トランジスタ(high electron mobility transistor: HEMT)が提供される。
前記絶縁マスク層の一部は、前記空乏形成層の一端と、前記第２半導体層との間に位置し、前記絶縁マスク層の他の一部は、前記空乏形成層の他端と、前記第２半導体層との間に位置してもよい。
前記第２半導体層に、リセス領域が備えられてもよい。
前記絶縁マスク層の前記開口部は、前記リセス領域の少なくとも一部を露出させてもよい。
前記空乏形成層は、前記リセス領域上に備えられてもよい。
前記絶縁マスク層は、前記リセス領域を除いた前記第２半導体層の上面に備えられ、前記リセス領域の底面及び内側面は、前記絶縁マスク層の前記開口部により露出されてもよい。
前記絶縁マスク層は、前記第２半導体層の上面、及び前記リセス領域の内側面に備えられ、前記リセス領域の底面は、前記開口部により露出されてもよい。
前記絶縁マスク層は、前記第２半導体層の上面、前記リセス領域の内側面、及び前記リセス領域の底面の一部に備えられ、前記リセス領域の底面の残りの部分は、前記開口部により露出されてもよい。この時、前記開口部により露出された前記リセス領域の底面の部分は、前記底面の中央部またはそれと隣接した領域であってもよい。
前記リセス領域は、前記第１半導体層と前記第２半導体層との界面よりも浅い深さに形成されてもよい。この場合、前記リセス領域は、前記第１半導体層と前記第２半導体層との界面に、前記二次元電子ガスが維持される深さに形成され、前記リセス領域に対応する二次元電子ガス領域は、前記空乏形成層により空乏されてもよい。前記リセス領域で、前記第２半導体層の厚さは、約５ｎｍ以上であってもよい。
前記リセス領域は、前記第１半導体層と前記第２半導体層との界面まで形成されてもよい。その場合、前記リセス領域の底面の幅は、約０．５μｍ以下であってもよい。
前記第１半導体層は、ＧａＮ系物質を含んでもよい。
前記第２半導体層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有してもよい。
前記空乏形成層は、ｐ型半導体を含んでもよい。
前記空乏形成層は、ｐ型不純物でドーピングされた領域を含んでもよい。
前記空乏形成層は、ＩＩＩ−Ｖ族系の窒化物半導体を含んでもよい。
前記ゲートから、前記絶縁マスク層上に延びたフィールドプレートがさらに備えられてもよい。
前記フィールドプレートは、前記ゲートと前記ドレインとの間の前記絶縁マスク層上に延びてもよい。
前記ＨＥＭＴは、ノーマリーオフ素子であってもよい。
本発明の他の側面によれば、第１半導体層を形成するステップと、前記第１半導体層に二次元電子ガスを誘発する第２半導体層を形成するステップと、前記第２半導体層上に、前記第１半導体層の一部、及び前記第２半導体層の一部のうち一つを露出させる開口部を有する絶縁マスク層を形成するステップと、前記開口部により露出された前記第１及び第２半導体層のうち一つの一部上に、前記二次元電子ガスに空乏領域を形成する空乏形成層を形成するステップと、前記空乏形成層上に、ゲートを形成するステップと、前記第１及び第２半導体層のうち少なくとも一つ上に、前記ゲートと離隔されたソース及びドレインを形成するステップと、を含む高電子移動度トランジスタの製造方法が提供される。
前記絶縁マスク層の一部は、前記空乏形成層の一端と、前記第２半導体層との間に位置するように形成され、前記絶縁マスク層の他の一部は、前記空乏形成層の他端と、前記第２半導体層との間に位置するように形成されてもよい。
前記第２半導体層に、リセス領域を形成するステップをさらに含んでもよい。
前記リセス領域の少なくとも一部は、前記絶縁マスク層の前記開口部により露出されてもよい。
前記空乏形成層は、前記リセス領域上に形成されてもよい。
前記絶縁マスク層を、前記リセス領域を除いた前記第２半導体層の上面に形成し、前記リセス領域の底面及び内側面は、前記絶縁マスク層の前記開口部により露出されてもよい。
前記絶縁マスク層を、前記第２半導体層の上面、及び前記リセス領域の内側面に形成し、前記リセス領域の底面は、前記開口部により露出されてもよい。
前記絶縁マスク層を、前記第２半導体層の上面、前記リセス領域の内側面、及び前記リセス領域の底面の一部に形成し、前記リセス領域の底面の残りの部分は、前記開口部により露出されてもよい。この時、前記開口部により露出された前記リセス領域の底面の部分は、前記底面の中央部またはそれと隣接した領域であってもよい。
前記リセス領域を、前記第１半導体層と前記第２半導体層との界面よりも浅い深さに形成してもよい。この場合、前記リセス領域は、前記第１半導体層と前記第２半導体層との界面に、前記二次元電子ガスが維持される深さに形成し、前記リセス領域に対応する二次元電子ガス領域は、前記空乏形成層により空乏されてもよい。
前記リセス領域を、前記第１及び第２半導体層の一部を露出させる深さに形成してもよい。
前記第１半導体層は、ＧａＮ系物質を含んでもよい。
前記第２半導体層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有してもよい。
前記空乏形成層は、ｐ型半導体を含んでもよい。
前記空乏形成層は、ｐ型不純物でドーピングされた領域を含んでもよい。
前記空乏形成層は、ＩＩＩ−Ｖ族系の窒化物半導体を含んでもよい。
前記ゲートから、前記絶縁マスク層上に延びたフィールドプレートを形成するステップをさらに含んでもよい。
本発明のさらに他の側面によれば、第１半導体層と、前記第１半導体層上に備えられ、前記第１半導体層に二次元電子ガスを誘発する第２半導体層と、前記第１及び第２半導体層のうち少なくとも一つ上に備えられ、互いに離隔された第１電極、第２電極及び第３電極と、前記二次元電子ガスに空乏領域を形成し、前記第２電極と前記第２半導体層との間に備えられた空乏形成層と、前記空乏形成層の少なくとも一部が通過する開口部を画定する絶縁マスク層と、を備える高電子移動度トランジスタが提供される。
前記第２半導体層の上面は、リセス領域を画定し、前記絶縁マスク層の前記開口部は、前記第１半導体層の一部、及び前記第２半導体層の一部のうち一つを露出し、前記空乏形成層は、前記リセス領域に備えられてもよい。
前記絶縁マスク層は、前記リセス領域で、前記第２半導体層の少なくとも一つの内側面を被覆してもよい。
前記第１半導体層は、ＩＩＩ−Ｖ族系の化合物半導体を含んでもよい。
前記第２半導体層は、前記第１半導体層と分極特性、エネルギーバンドギャップ及び格子定数のうち少なくとも一つが異なるＩＩＩ−Ｖ族系の化合物半導体を含んでもよい。
前記第２電極から、前記絶縁マスク層上に延びたフィールドプレートがさらに備えられ、前記フィールドプレートは、前記第１電極及び前記第３電極と離隔されて配置されてもよい。
本発明によれば、優秀な動作特性を有するＨＥＭＴを具現することができる。また、チャネル抵抗が低く、ノーマリーオフ特性を有するＨＥＭＴを具現することができる。さらに、オン抵抗が低く、しきい電圧の制御が容易なＨＥＭＴを具現することができる。
本発明の実施形態によるＨＥＭＴを示す断面図である。 本発明の他の実施形態によるＨＥＭＴを示す断面図である。 本発明の他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴを示す断面図である。 本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明の他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を説明するための断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を説明するための断面図である。 本発明の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。 本発明の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。 本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。
以下、本発明の実施形態による高電子移動度トランジスタ(high electron mobility transistor: HEMT)及びその製造方法を、添付された図面を参照して詳細に説明する。添付された図面に示した層や領域の幅及び厚さは、明細書の明確性のために多少誇張されて示されたものである。詳細な説明の全体にわたって、同じ参照番号は、同じ構成要素を表す。
図１は、本発明の実施形態によるＨＥＭＴを示す断面図である。
図１を参照すれば、基板ＳＵＢ１０上に、チャネル層Ｃ１０が備えられる。基板ＳＵＢ１０は、例えば、サファイア、Ｓｉ、ＳｉＣ、ＧａＮ、ＤＢＣ(direct-bonded copper)などで構成される。しかし、基板ＳＵＢ１０の種類は、前述したところに限定されず、多様に変化可能である。チャネル層Ｃ１０は、半導体層である。チャネル層Ｃ１０は、ＩＩＩ−Ｖ族系の化合物半導体を含む。例えば、チャネル層Ｃ１０は、ＧａＮ系物質（例えば、ＧａＮ）を含む。その場合、チャネル層Ｃ１０は、ドーピングされていないＧａＮ層でもあるが、場合によっては、所定の不純物がドーピングされたＧａＮ層であってもよい。図示していないが、基板ＳＵＢ１０とチャネル層Ｃ１０との間に、所定のバッファ層を備える。バッファ層は、基板ＳＵＢ１０とチャネル層Ｃ１０との格子定数差及び熱膨脹係数差を緩和させて、チャネル層Ｃ１０の結晶性の低下を防止するために備える。バッファ層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有する。具体的な例として、バッファ層は、ＡｌＮ，ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＡｌＩｎＮ，ＡｌＧａＩｎＮなどで構成された多様な物質のうち少なくとも一つを含む単層構造または多層構造を有する。場合によっては、基板ＳＵＢ１０とバッファ層との間に、所定のシード層（図示せず）をさらに備える。シード層は、バッファ層の成長のためのベース層である。
チャネル層Ｃ１０上に、チャネル供給層ＣＳ１０が備えられる。チャネル供給層ＣＳ１０は、チャネル層Ｃ１０と異なる半導体層である。チャネル供給層ＣＳ１０は、チャネル層Ｃ１０に二次元電子ガス(2-dimensional electron gas: 2DEG)を誘発する層である。２ＤＥＧは、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面下のチャネル層Ｃ１０の部分に形成される。チャネル供給層ＣＳ１０は、チャネル層Ｃ１０と分極特性及び／またはエネルギーバンドギャップ及び／または格子定数が異なる物質（半導体）を含む。チャネル供給層ＣＳ１０は、チャネル層Ｃ１０よりも分極率及び／またはエネルギーバンドギャップが大きい物質（半導体）を含む。例えば、チャネル供給層ＣＳ１０は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有する。具体的な例として、チャネル供給層ＣＳ１０は、ＡｌＧａＮ，ＡｌＩｎＮ，ＩｎＧａＮ，ＡｌＮ，ＡｌＩｎＧａＮなどで構成された多様な物質のうち少なくとも一つを含む単層構造または多層構造を有する。チャネル供給層ＣＳ１０は、ドーピングされていない層であるが、所定の不純物がドーピングされた層であってもよい。例えば、チャネル供給層ＣＳ１０は、シリコンのようなｎ型不純物でドーピングされる。しかし、これは、例示的なものであり、本発明の実施形態は、これに限定されるものではない。チャネル供給層ＣＳ１０の厚さは、数十ｎｍ以下である。例えば、チャネル供給層ＣＳ１０の厚さは、約５０ｎｍ以下である。
チャネル供給層ＣＳ１０に、リセス領域Ｒ１０が形成される。リセス領域Ｒ１０は、チャネル供給層ＣＳ１０の一部を、所定の深さにエッチングして形成した領域である。リセス領域Ｒ１０は、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面よりも浅い深さに形成される。この場合、リセス領域Ｒ１０は、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面で、２ＤＥＧが維持される深さに形成される。例えば、リセス領域Ｒ１０で、チャネル供給層ＣＳ１０の厚さは、約５ｎｍ以上である。リセス領域Ｒ１０に対応する２ＤＥＧ領域は、後述する空乏形成層ＤＰ１０により空乏される。
チャネル供給層ＣＳ１０上に、絶縁マスク層Ｍ１０が備えられる。絶縁マスク層Ｍ１０は、シリコン酸化物、シリコン窒酸化物またはシリコン窒化物のような絶縁物質で形成され、単層構造または多層構造を有する。リセス領域Ｒ１０の少なくとも一部は、絶縁マスク層Ｍ１０によりカバーされていない。したがって、絶縁マスク層Ｍ１０は、リセス領域Ｒ１０の少なくとも一部を露出させる‘開口部’を有するといえる。例えば、リセス領域Ｒ１０の底面のほとんど（底面の両端を除いた残りの部分）は、絶縁マスク層Ｍ１０によりカバーされていない。リセス領域Ｒ１０の内側面、及びチャネル供給層ＣＳ１０の上面は、絶縁マスク層Ｍ１０によりカバーされる。
絶縁マスク層Ｍ１０によりカバーされていないリセス領域Ｒ１０の底面、すなわち、絶縁マスク層Ｍ１０の開口部により露出されたチャネル供給層ＣＳ１０上に、空乏形成層ＤＰ１が備えられる。空乏形成層ＤＰ１０は、絶縁マスク層Ｍ１０によりカバーされていないチャネル供給層ＣＳ１０の領域、すなわち、リセス領域Ｒ１０の底面から、エピタキシ工程により成長された層である。絶縁マスク層Ｍ１０によりカバーされたチャネル供給層ＣＳ１０では、空乏形成層ＤＰ１０の成長が防止される。かかる点で、絶縁マスク層Ｍ１０は、‘成長防止層’といえる。空乏形成層ＤＰ１０を形成する時には、リセス領域Ｒ１０の底面を除いて、リセス領域Ｒ１０の内側面、及びチャネル供給層ＣＳ１０の上面の全体が、絶縁マスク層Ｍ１０によりカバーされている。したがって、空乏形成層ＤＰ１０は、リセス領域Ｒ１０の底面からしか選択的に成長されない。絶縁マスク層Ｍ１０の一部は、空乏形成層ＤＰ１０の一端と、チャネル供給層ＣＳ１０との間に位置し、絶縁マスク層Ｍ１０の他の一部は、空乏形成層ＤＰ１０の他端と、チャネル供給層ＣＳ１０との間に位置する。
空乏形成層ＤＰ１０は、２ＤＥＧに空乏領域を形成する役割を行う。空乏形成層ＤＰ１０により、その下のチャネル供給層ＣＳ１０の部分のエネルギーバンドギャップが大きくなり、その結果、空乏形成層ＤＰ１０に対応するチャネル層Ｃ１０の部分の２ＤＥＧに、空乏領域が形成される。したがって、空乏形成層ＤＰ１０に対応する２ＤＥＧ部分は、断絶されるか、または残りの領域と異なる特性（電子濃度など）を有する。２ＤＥＧが断絶された領域を‘断絶領域’という。断絶領域によって、本実施形態のＨＥＭＴは、ノーマリーオフ特性を有する。断絶領域は、リセス領域Ｒ１０に備えられた空乏形成層ＤＰ１０により形成されたものである。
空乏形成層ＤＰ１０は、ｐ型半導体層であるか、またはｐ型不純物でドーピングされた層（すなわち、ｐドーピング層）である。また、空乏形成層ＤＰ１０は、ＩＩＩ−Ｖ族系の窒化物半導体を含む。例えば、空乏形成層ＤＰ１０は、ＧａＮ，ＡｌＧａＮ，ＩｎＮ，ＡｌＩｎＮ，ＩｎＧａＮ及びＡｌＩｎＧａＮのうち少なくともいずれか一つを含み、Ｍｇのようなｐ型不純物でドーピングされる。具体的な例として、空乏形成層ＤＰ１０は、ｐ−ＧａＮ層またはｐ−ＡｌＧａＮ層である。かかる空乏形成層ＤＰ１０によって、その下のチャネル供給層ＣＳ１０の部分のエネルギーバンドギャップが大きくなり、２ＤＥＧに‘断絶領域’が形成される。
空乏形成層ＤＰ１０上に、ゲート電極Ｇ１０が備えられる。ゲート電極Ｇ１０は、多様な金属や金属化合物などで形成される。ゲート電極Ｇ１０の幅は、空乏形成層ＤＰ１０の幅と同一であるか、または類似している。ゲート電極Ｇ１０は、空乏形成層ＤＰ１０よりも大きい幅を有することも可能である。その場合、ゲート電極Ｇ１０は、空乏形成層ＤＰ１０の上面はいうまでもなく、側面もカバーする。絶縁マスク層Ｍ１０がチャネル供給層ＣＳ１０の上面をカバーしているので、ゲート電極Ｇ１０の幅を、空乏形成層ＤＰ１０の幅よりも大きくしても、ゲート電極Ｇ１０とチャネル供給層ＣＳ１０との電気的短絡は防止される。
ゲート電極Ｇ１０の両側のチャネル供給層ＣＳ１０上に、ソース電極Ｓ１０及びドレイン電極Ｄ１０が備えられる。ソース電極Ｓ１０とチャネル供給層ＣＳ１０との間、及びドレイン電極Ｄ１０とチャネル供給層ＣＳ１０との間には、絶縁マスク層Ｍ１０が存在しない。すなわち、絶縁マスク層Ｍ１０の一部を除去して、チャネル供給層ＣＳ１０を露出させた後、その上にソース電極Ｓ１０及びドレイン電極Ｄ１０を形成する。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、２ＤＥＧと電気的に連結されたものと見られる。ソース電極Ｓ１０は、ドレイン電極Ｄ１０よりゲート電極Ｇ１０に近く位置する。言い換えれば、ソース電極Ｓ１０とゲート電極Ｇ１０との間の距離は、ドレイン電極Ｄ１０とゲート電極Ｇ１０との間の距離より短い。しかし、これは、例示的なものであり、ソース電極Ｓ１０またはドレイン電極Ｄ１０と、ゲート電極Ｇ１０との間の相対的な距離は変わりうる。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、チャネル供給層ＣＳ１０とオーミックコンタクトする。場合によっては、ソース電極Ｓ１０とチャネル供給層ＣＳ１０との間、及びドレイン電極Ｄ１０とチャネル供給層ＣＳ１０との間に、オーミックコンタクト層（図示せず）がさらに備えられてもよい。
ソース電極Ｓ１０及びドレイン電極Ｄ１０は、チャネル供給層ＣＳ１０の内部、またはチャネル層Ｃ１０の内部まで挿入された構造を有する。例えば、チャネル供給層ＣＳ１０とチャネル層Ｃ１０との一部をエッチング（リセス）した後、エッチング領域（リセス領域）に、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成する。この時、エッチング領域（リセス領域）の深さは、２ＤＥＧの深さより深い。したがって、ソース電極Ｓ１０及びドレイン電極Ｄ１０は、２ＤＥＧの側面と直接接触する。または、チャネル供給層ＣＳ１０の一部のみを所定の深さにエッチングした後、ソース／ドレイン電極Ｓ１０，Ｄ１０を形成することも可能である。すなわち、チャネル供給層ＣＳ１０の一部を、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面まで、またはそれより浅い深さにエッチング（リセス）した後、エッチング領域（リセス領域）に、ソース／ドレイン電極Ｓ１０，Ｄ１０を形成する。その他にも、ソース電極Ｓ１０及びドレイン電極Ｄ１０の構成は、多様に変化可能である。
本発明の実施形態では、チャネル供給層ＣＳ１０上に、開口部を有する絶縁マスク層Ｍ１０を備えた後、開口部にのみ選択的に空乏形成層ＤＰ１０を成長させる。したがって、空乏形成層ＤＰ１０の形成時、開口部を除いた残りのチャネル供給層ＣＳ１０の領域は、絶縁マスク層Ｍ１０により保護される。これに関し、空乏形成層ＤＰ１０の形成時、チャネル供給層ＣＳ１０の損傷を防止できる。絶縁マスク層Ｍ１０なしに、チャネル供給層ＣＳ１０の全面上に、所定のｐ型物質層を成長させた後、これをパターニングして‘空乏形成層’を形成する場合、パターニング工程で、チャネル供給層ＣＳ１０が損傷し、これによって、２ＤＥＧの特性が劣化し、チャネル抵抗が増加する。結果として、ＨＥＭＴのオン抵抗が高くなるなどＨＥＭＴの性能が劣化する。しかし、本発明の実施形態では、前記のような問題を防止し、オン抵抗が低いという優秀な性能のＨＥＭＴを具現することができる。
また、本発明の実施形態では、絶縁マスク層Ｍ１０の開口部の幅によって、２ＤＥＧの断絶領域の幅が調節される。言い換えれば、開口部で、空乏形成層ＤＰ１０とチャネル供給層ＣＳ１０とが出合う領域の幅によって、２ＤＥＧの断絶領域の幅が決定される。したがって、開口部の幅を減少させれば、２ＤＥＧの断絶領域の幅も減少する。これは、２ＤＥＧの断絶領域の幅を容易に減少させることができるということを意味する。断絶領域の幅が狭いほど、ＨＥＭＴのオン抵抗が低くなり、スイッチング速度は速くなる。したがって、本発明の実施形態では、断絶領域の幅を減少させる方法によって、ＨＥＭＴのオン抵抗を容易に低くし、スイッチング速度を速くする。
また、本発明の実施形態では、チャネル供給層ＣＳ１０の厚さ、及びチャネル供給層ＣＳ１０と空乏形成層ＤＰ１０とのドーピング濃度によって、ＨＥＭＴのしきい電圧が容易に調節される。
本発明の他の実施形態によれば、図１において、絶縁マスク層Ｍ１０によりカバーされていないリセス領域Ｒ１０の底面が、絶縁マスク層Ｍ１０により部分的にさらにカバーされる。その例が図２Ａ及び図２Ｂに示されている。図２Ａ及び図２Ｂは、図１において、絶縁マスク層Ｍ１０及び空乏形成層ＤＰ１０の形態が変形された構造である。
図２Ａを参照すれば、絶縁マスク層Ｍ１１は、リセス領域Ｒ１０の底面の両側端をカバーするように延びた構造を有する。したがって、絶縁マスク層Ｍ１１は、リセス領域Ｒ１０の底面の一部（両側端）、リセス領域Ｒ１０の内側面、及びチャネル供給層ＣＳ１０の上面をカバーする構造を有する。リセス領域Ｒ１０の底面の中央部またはそれと隣接した領域が、絶縁マスク層Ｍ１１によりカバーされずに露出される。リセス領域Ｒ１０の底面の両側端をカバーする絶縁マスク層Ｍ１１の部分を‘延長部’とすれば、延長部は、チャネル供給層ＣＳ１０の上面に備えられた絶縁マスク層Ｍ１１の部分と平行な方向に延びる。かかる延長部によって、チャネル供給層ＣＳ１０の露出部のサイズが減少する。すなわち、リセス領域Ｒ１０で、絶縁マスク層Ｍ１１によりカバーされずに露出された領域のサイズは、図１のそれよりも小さい。言い換えれば、絶縁マスク層Ｍ１１の開口部の幅は、図１の絶縁マスク層Ｍ１０の開口部の幅よりも狭い。したがって、チャネル供給層ＣＳ１０と空乏形成層ＤＰ１１との間のコンタクト領域の幅が減少し、結果として、空乏形成層ＤＰ１１により２ＤＥＧが断絶された領域、すなわち、断絶領域の幅が減少する。断絶領域の幅が狭いほど、ＨＥＭＴのオン抵抗が低くなり、スイッチング速度は速くなるので、本実施形態によるＨＥＭＴのオン抵抗は、図１のそれよりも低く、スイッチング速度は、図１のそれよりも速い。したがって、図２Ａのような構造は、ＨＥＭＴの性能向上にさらに有利である。
図２Ｂを参照すれば、絶縁マスク層Ｍ１は、チャネル供給層ＣＳ１０を露出させる開口部が一つ以上であるという点を除いては、図２Ａの絶縁マスク層Ｍ１１と類似している。
本発明のさらに他の実施形態によれば、図１において、絶縁マスク層Ｍ１０がリセス領域Ｒ１０の内側面をカバーしなくしてもよい。すなわち、絶縁マスク層Ｍ１０は、リセス領域Ｒ１０の底面及び内側面はカバーせず、リセス領域Ｒ１０を除いたチャネル供給層ＣＳ１０の上面にのみ備えられる。その例が図３に示されている。図３は、図１において、絶縁マスク層Ｍ１０及び空乏形成層ＤＰ１０の形態が変形された構造である。
図３を参照すれば、絶縁マスク層Ｍ１２は、リセス領域Ｒ１０を除いたチャネル供給層ＣＳ１０の上面に備えられている。ただし、ソース電極Ｓ１０とチャネル供給層ＣＳ１０との間、及びドレイン電極Ｄ１０とチャネル供給層ＣＳ１０との間には、絶縁マスク層Ｍ１２が備えられていない。この場合、空乏形成層ＤＰ１２は、リセス領域Ｒ１０の底面及び内側面から成長される。絶縁マスク層Ｍ１２の形態及び空乏形成層ＤＰ１２の形態を除いた残りの構成は、図１と同一であるか、または類似している。
図１ないし図３の構造では、リセス領域Ｒ１０が、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面よりも浅い深さに形成されるが、リセス領域Ｒ１０の深さは変わりうる。例えば、リセス領域Ｒ１０は、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面まで形成される。その例が図４Ａないし図６に示されている。図４Ａないし図６は、それぞれ図１ないし図３の構造で、リセス領域Ｒ１０が、前記界面、すなわち、チャネル層Ｃ１０とチャネル供給層ＣＳ１０との界面まで形成された場合といえる。
図４Ａを参照すれば、リセス領域Ｒ２０は、チャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面まで形成され、絶縁マスク層Ｍ２０は、リセス領域Ｒ２０の内側面、及びチャネル供給層ＣＳ２０の上面をカバーしている。空乏形成層ＤＰ２０は、リセス領域Ｒ２０の底面から成長された層である。リセス領域Ｒ２０に対応する２ＤＥＧに、断絶領域が存在する。
図４Ｂを参照すれば、本実施形態のＨＥＭＴは、絶縁マスク層Ｍ２が、チャネル供給層ＣＳ２０を露出させる複数の開口部を有するという点を除いては、図４Ａに示したＨＥＭＴと類似している。空乏形成層ＤＰ２は、絶縁マスク層Ｍ２により画定された開口部を通じて延びる。
図５を参照すれば、リセス領域Ｒ２０は、チャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面まで形成され、絶縁マスク層Ｍ２１は、リセス領域Ｒ２０の底面の一部（両側端）、リセス領域Ｒ２０の内側面、及びチャネル供給層ＣＳ２０の上面をカバーしている。リセス領域Ｒ２０の底面の中央部、またはそれと隣接した領域が、絶縁マスク層Ｍ２１によりカバーされていない。かかる絶縁マスク層Ｍ２１の形態は、図２の絶縁マスク層Ｍ１１と類似している。空乏形成層ＤＰ２１は、リセス領域Ｒ２０の底面の露出部（チャネル層の露出部）から成長された層である。リセス領域Ｒ２０に対応する２ＤＥＧに、断絶領域が存在する。
図６を参照すれば、リセス領域Ｒ２０は、チャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面まで形成され、絶縁マスク層Ｍ２２は、リセス領域Ｒ２０を除いたチャネル供給層ＣＳ２０の上面をカバーしている。かかる絶縁マスク層Ｍ２２の形態は、図３の絶縁マスク層Ｍ１２と類似している。空乏形成層ＤＰ２２は、リセス領域Ｒ２０の底面及び内側面から成長される。
図４Ａないし図６で説明していないＳＵＢ２０，Ｇ２０，Ｓ２０，Ｄ２０は、それぞれ基板、ゲート電極、ソース電極及びドレイン電極を表す。それらは、図１で説明した基板ＳＵＢ１０、ゲート電極Ｇ２０、ソース電極Ｓ２０及びドレイン電極Ｄ２０にそれぞれ対応するので、それらについての反復説明は行わない。
図４Ａないし図６の実施形態では、リセス領域Ｒ２０が、チャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面まで形成されるので、リセス領域Ｒ２０により、２ＤＥＧに断絶領域が形成される。すなわち、リセス領域Ｒ２０では、チャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面が存在しないので、リセス領域Ｒ２０では、２ＤＥＧが形成されない。空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１，ＤＰ２２は、断絶領域の幅を広くする役割を行う。特に、図４Ａ及び図６の実施形態において、空乏形成層ＤＰ２０，ＤＰ２２により、断絶領域の幅が広くなる。図５の実施形態では、絶縁マスク層Ｍ２１の開口部の幅が狭いので、空乏形成層ＤＰ２１により、２ＤＥＧの断絶領域の幅が広くなる効果は小さい。したがって、図５の実施形態における断絶領域の幅は、図４Ａ及び図６のそれよりも狭い。
図４Ａないし図６の実施形態では、２ＤＥＧの断絶領域の幅が、リセス領域Ｒ２０の下端部の幅によって左右されるので、ＨＥＭＴのオン抵抗を低くするためには、リセス領域Ｒ２０の幅を減らすことが望ましい。これに関し、リセス領域Ｒ２０の幅（下端部の幅）を０．５μｍ以下に減らすことが望ましい。リセス領域Ｒ２０の幅が狭いほど、２ＤＥＧの断絶領域の幅が狭くなり、ＨＥＭＴのオン抵抗は低くなり、スイッチング速度は速くなる。
加えて、図４Ａ、図４Ｂ及び図５の実施形態では、チャネル層Ｃ２０の露出部のみで空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１を成長させるので、空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１の結晶性の向上に有利である。特に、空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１を、チャネル層Ｃ２０と同系の物質で形成する場合、空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１の結晶性の向上に有利である。例えば、チャネル層Ｃ２０がＧａＮ層である場合、空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１をｐ−ＧａＮ層で形成すれば、優秀な結晶性を有する空乏形成層ＤＰ２０，ＤＰ２，ＤＰ２１が得られる。
図１ないし図６において、リセス領域Ｒ１０，Ｒ２０を形成し、リセス領域Ｒ１０，Ｒ２０の少なくとも一部を露出させる絶縁マスク層Ｍ１０ないしＭ１２，Ｍ１，Ｍ２０ないしＭ２２，Ｍ２を形成した後、露出されたリセス領域Ｒ１０，Ｒ２０の部分に空乏形成層ＤＰ１０ないしＤＰ１２，ＤＰ１，ＤＰ２０ないしＤＰ２２，ＤＰ２を備えた場合について説明したが、本発明の他の実施形態によれば、リセス領域Ｒ１０，Ｒ２０を形成しないことも可能である。その例が図７に示されている。
図７を参照すれば、基板ＳＵＢ３０上に、チャネル層Ｃ３０が備えられ、チャネル層Ｃ３０上に、チャネル層Ｃ３０に２ＤＥＧを誘発するチャネル供給層ＣＳ３０が備えられる。チャネル供給層ＣＳ３０上に、チャネル供給層ＣＳ３０の一部を露出させる開口部を有する絶縁マスク層Ｍ３０が備えられる。絶縁マスク層Ｍ３０の開口部により露出されたチャネル供給層ＣＳ３０の部分に、空乏形成層ＤＰ３０が備えられる。空乏形成層ＤＰ３０を形成する時には、空乏形成層ＤＰ３０が形成される領域（すなわち、開口部）を除いた残りのチャネル供給層ＣＳ３０の領域（上面）が、絶縁マスク層Ｍ３０によりカバーされている。したがって、空乏形成層ＤＰ３０は、開口部のみで選択的に成長される。絶縁マスク層Ｍ３０の一部は、空乏形成層ＤＰ３０の一端と、チャネル供給層ＣＳ３０との間に位置し、絶縁マスク層Ｍ３０の他の一部は、空乏形成層ＤＰ３０の他端と、チャネル供給層ＣＳ３０との間に位置する。言い換えれば、空乏形成層ＤＰ３０の一端は、絶縁マスク層Ｍ３０上に延びた構造を有し、空乏形成層ＤＰ３０の他端も、絶縁マスク層Ｍ３０上に延びた構造を有する。空乏形成層ＤＰ３０上に、ゲート電極Ｇ３０が備えられ、ゲート電極Ｇ３０の両側に、ソース電極Ｓ３０及びドレイン電極Ｄ３０が備えられる。絶縁マスク層Ｍ３０の一部を除去して、チャネル供給層ＣＳ３０を露出させた後、露出されたチャネル供給層ＣＳ３０上に、ソース／ドレイン電極Ｓ３０，Ｄ３０を備える。
図７の実施形態では、空乏形成層ＤＰ３０により、２ＤＥＧに断絶領域が形成される。このために、チャネル供給層ＣＳ３０の厚さは、比較的薄いことが望ましい。これに関し、チャネル供給層ＣＳ３０の厚さは、約１５ｎｍ以下、例えば、約１０ないし１５ｎｍである。このように、チャネル供給層ＣＳ３０が比較的薄い厚さを有する時、リセス領域を形成せずとも、空乏形成層ＤＰ３０を利用して、それに対応する２ＤＥＧを空乏させる。すなわち、空乏形成層ＤＰ３０により、２ＤＥＧに断絶領域が形成される。
図１ないし図７の構造において、ゲート電極Ｇ１０，Ｇ２０，Ｇ３０から延びたフィールドプレートがさらに備えられる。その例が図８及び図９に示されている。図８及び図９は、それぞれ図１及び図４ＡのＨＥＭＴに、フィールドプレートＦ１０，Ｆ２０が付加された構造である。
図８及び図９を参照すれば、ゲート電極Ｇ１０，Ｇ２０から、その一側に延びたフィールドプレートＦ１０，Ｆ２０がさらに備えられる。フィールドプレートＦ１０，Ｆ２０は、ゲート電極Ｇ１０，Ｇ２０と、ドレイン電極Ｄ１０，Ｄ２０との間の絶縁マスク層Ｍ１０，Ｍ２０上に延びた構造を有する。フィールドプレートＦ１０，Ｆ２０は、ゲート電極Ｇ１０，Ｇ２０とドレイン電極Ｄ１０，Ｄ２０との間で、電界を分散させる役割を行う。より具体的に説明すれば、図１及び図４Ａの構造では、ゲート電極Ｇ１０，Ｇ２０のドレイン側エッジに対応するチャネル層Ｃ１０，Ｃ２０の部分に、電界及び電圧が集中する。しかし、図８及び図９のように、フィールドプレートＦ１０，Ｆ２０を備えれば、電界及び電圧の集中現象が緩和され、結果として、絶縁破壊問題が抑制され、耐電圧特性が向上する。
図１０Ａないし図１０Ｅは、本発明の実施形態によるＨＥＭＴの製造方法を示す断面図である。
図１０Ａを参照すれば、基板１００上に、チャネル層２００を形成する。基板１００は、例えば、サファイア、Ｓｉ、ＳｉＣ、ＧａＮ、ＤＢＣなどで構成された基板である。しかし、基板１００の種類は、前述したところに限定されず、多様に変化可能である。チャネル層２００は、半導体層である。チャネル層２００は、ＩＩＩ−Ｖ族系の化合物半導体を含む。例えば、チャネル層２００は、ＧａＮ系物質（例えば、ＧａＮ）を含む。その場合、チャネル層２００は、ドーピングされていないＧａＮ層であるが、場合によっては、所定の不純物がドーピングされたＧａＮ層であってもよい。図示していないが、基板１００とチャネル層２００との間に、所定のバッファ層をさらに形成する。バッファ層は、基板１００とチャネル層２００との格子定数差及び熱膨脹係数差を緩和させて、チャネル層１００の結晶性の低下を防止するために形成する。バッファ層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造で形成する。具体的な例として、バッファ層は、ＡｌＮ，ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＡｌＩｎＮ，ＡｌＧａＩｎＮなどで構成された多様な物質のうち少なくとも一つを含む単層構造または多層構造で形成する。場合によっては、基板１００とバッファ層との間に、所定のシード層（図示せず）をさらに形成する。シード層は、バッファ層の成長のためのベース層である。
チャネル層２００上に、チャネル供給層３００を形成する。チャネル供給層３００は、チャネル層２００と異なる半導体で形成する。チャネル供給層３００は、チャネル層２００に２ＤＥＧを誘発する層である。２ＤＥＧは、チャネル層２００とチャネル供給層３００との界面下のチャネル層２００の部分に形成される。チャネル供給層３００は、チャネル層２００と、分極特性及び／またはエネルギーバンドギャップ及び／または格子定数が異なる物質（半導体）で形成する。チャネル供給層３００は、チャネル層２００よりも、分極率及び／またはエネルギーバンドギャップが大きい物質（半導体）で形成する。例えば、チャネル供給層３００は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造で形成する。具体的な例として、チャネル供給層３００は、ＡｌＧａＮ，ＡｌＩｎＮ，ＩｎＧａＮ，ＡｌＮ，ＡｌＩｎＧａＮなどで構成された多様な物質のうち少なくとも一つを含む単層構造または多層構造で形成する。チャネル供給層３００は、ドーピングされていない層であっても、所定の不純物がドーピングされた層であってもよい。チャネル供給層３００は、数十ｎｍ以下の厚さ、例えば、約５０ｎｍ以下の厚さに形成する。
図１０Ｂを参照すれば、チャネル供給層３００の一部をエッチングして、リセス領域Ｒ１を形成する。リセス領域Ｒ１は、チャネル層２００とチャネル供給層３００との界面よりも浅い深さに形成する。この時、リセス領域Ｒ１は、これに対応する２ＤＥＧが維持される深さに形成する。リセス領域Ｒ１を過度に深い深さに形成すれば、それによって、リセス領域Ｒ１に対応する２ＤＥＧが除去される。本実施形態では、リセス領域Ｒ１に対応する２ＤＥＧが除去されない程度の深さに、リセス領域Ｒ１を形成する。例えば、リセス領域Ｒ１でチャネル供給層３００が約５ｎｍ以上に残留すれば、リセス領域Ｒ１で２ＤＥＧが維持される。
図１０Ｃを参照すれば、チャネル供給層３００上に、リセス領域Ｒ１の少なくとも一部を露出させる開口部を有する絶縁マスク層４００を形成する。絶縁マスク層４００は、シリコン酸化物、シリコン窒酸化物またはシリコン窒化物のような絶縁物質で形成し、単層構造または多層構造で形成する。絶縁マスク層４００は、リセス領域Ｒ１の内側面、及びチャネル供給層３００の上面をカバーする。リセス領域Ｒ１の底面のほとんど（底面の両端を除いた残りの部分）は、絶縁マスク層４００によりカバーされていない。リセス領域Ｒ１を含むチャネル供給層３００の全面上に、所定の絶縁物質層を形成した後、リセス領域Ｒ１の底面に形成された絶縁物質層の部分を除去することによって、絶縁マスク層４００を形成する。しかし、それは、絶縁マスク層４００を形成する方法の一例であり、その他にも多様な方法によって、図１０Ｃに示したような絶縁マスク層４００を形成する。
図１０Ｄを参照すれば、絶縁マスク層４００によりカバーされていないリセス領域Ｒ１の底面上に、選択的に空乏形成層５００を形成する。空乏形成層５００は、エピタキシ工程により形成する。空乏形成層５００により、その下のチャネル供給層３００の部分のエネルギーバンドギャップが大きくなり、その結果、空乏形成層５００に対応するチャネル層３００の部分の２ＤＥＧに、空乏領域が形成される。したがって、空乏形成層５００に対応する２ＤＥＧ部分は断絶される。または、空乏形成層５００に対応する２ＤＥＧ部分の特性（電子濃度など）が、残りの２ＤＥＧ領域と異なる。本実施形態では、空乏形成層５００により、２ＤＥＧに断絶領域が形成された場合が示されている。空乏形成層５００は、ｐ型半導体層として形成するか、またはｐ型不純物でドーピングされた層（すなわち、ｐドーピング層）として形成する。また、空乏形成層５００は、ＩＩＩ−Ｖ族系の窒化物半導体を含むように形成する。例えば、空乏形成層５００は、ＧａＮ，ＡｌＧａＮ，ＩｎＮ，ＡｌＩｎＮ，ＩｎＧａＮ及びＡｌＩｎＧａＮのうち少なくともいずれか一つを含むように形成し、Ｍｇのようなｐ型不純物を含む。具体的な例として、空乏形成層５００は、ｐ−ＧａＮ層またはｐ−ＡｌＧａＮ層として形成する。
図１０Ｅを参照すれば、空乏形成層５００上に、ゲート電極６００を形成する。ゲート電極６００は、多様な金属や金属化合物などで形成する。ゲート電極６００の両側に、ソース電極７００Ａ及びドレイン電極７００Ｂを形成する。ソース電極７００Ａ及びドレイン電極７００Ｂは、絶縁マスク層４００の一部を除去して、チャネル供給層３００を露出させた後、露出されたチャネル供給層３００の部分に形成する。ソース電極７００Ａは、ドレイン電極７００Ｂよりゲート電極６００に近く位置する。言い換えれば、ソース電極７００Ａとゲート電極６００との間の距離は、ドレイン電極７００Ｂとゲート電極６００との間の距離より短い。しかし、これは、例示的なものであり、ソース電極７００Ａまたはドレイン電極７００Ｂとゲート電極６００との間の相対的な距離は変わりうる。ソース電極７００Ａ及びドレイン電極７００Ｂは、チャネル供給層３００とオーミックコンタクトする。場合によっては、ソース電極７００Ａとチャネル供給層３００との間、及びドレイン電極７００Ｂとチャネル供給層３００との間に、オーミックコンタクト層（図示せず）をさらに形成することも可能である。
ソース電極７００Ａ及びドレイン電極７００Ｂは、チャネル供給層３００の内部、またはチャネル層２００の内部まで挿入された構造で形成することも可能である。例えば、チャネル供給層３００とチャネル層２００との一部をエッチング（リセス）した後、エッチング領域（リセス領域）に、ソース電極７００Ａ及びドレイン電極７００Ｂを形成する。この時、エッチング領域（リセス領域）の深さは、２ＤＥＧの深さよりも深い。したがって、ソース電極７００Ａ及びドレイン電極７００Ｂは、２ＤＥＧの側面と直接接触する。または、チャネル供給層３００の一部のみを、所定の深さにエッチングした後、ソース／ドレイン電極７００Ａ，７００Ｂを形成することも可能である。すなわち、チャネル供給層３００の一部を、チャネル層２００とチャネル供給層３００との界面まで、またはそれよりも浅い深さにエッチング（リセス）した後、エッチング領域（リセス領域）に、ソース／ドレイン電極７００Ａ，７００Ｂを形成する。その他にも、ソース電極７００Ａ及びドレイン電極７００Ｂの構成は、多様に変化可能である。
本発明の実施形態では、チャネル供給層３００上に、開口部を有する絶縁マスク層４００を備えた後、開口部にのみ選択的に空乏形成層５００を成長させる。したがって、空乏形成層５００の形成時、開口部を除いた残りのチャネル供給層３００の領域は、絶縁マスク層４００により保護される。これに関し、空乏形成層５００の形成時、チャネル供給層３００の損傷を防止できる。絶縁マスク層４００なしに、チャネル供給層３００の全面上にｐ型物質層を成長させた後、これをパターニングして‘空乏形成層’を形成する場合、パターニング工程で、チャネル供給層３００が損傷し、これによって、２ＤＥＧの特性が劣化し、チャネル抵抗が高くなる。結果として、ＨＥＭＴのオン抵抗が高くなるなどＨＥＭＴの性能が劣化する。しかし、本発明の実施形態では、前記のような問題を防止し、オン抵抗が低いという優秀な性能のＨＥＭＴを具現することができる。
また、本発明の実施形態では、絶縁マスク層４００の開口部の幅によって、２ＤＥＧの断絶領域の幅が調節される。言い換えれば、開口部で、空乏形成層５００とチャネル供給層３００とが出合う領域の幅によって、２ＤＥＧの断絶領域の幅が決定される。したがって、開口部の幅を減少させれば、２ＤＥＧの断絶領域の幅も減少する。これは、２ＤＥＧの断絶領域の幅を容易に減少させることができるということを意味する。断絶領域の幅が狭いほど、ＨＥＭＴのオン抵抗が低くなり、スイッチング速度は速くなる。したがって、本発明の実施形態では、断絶領域の幅を減少させる方法によって、ＨＥＭＴのオン抵抗を容易に低くし、スイッチング速度を速くする。
また、本発明の実施形態では、チャネル供給層３００の厚さ、及びチャネル供給層３００と空乏形成層５００のドーピング濃度を調節することによって、ＨＥＭＴのしきい電圧を容易に調節する。
本発明の他の実施形態によれば、図１０Ｃのステップで、絶縁マスク層４００の形態が変形される。例えば、絶縁マスク層４００は、リセス領域Ｒ１の底面を部分的にさらにカバーするように変形される。その例が図１１Ａに示されている。以下、図１１Ａ及び図１１Ｂを参照して、本発明の他の実施形態によるＨＥＭＴの製造方法を説明する。
図１１Ａを参照すれば、絶縁マスク層４０１は、リセス領域Ｒ１の底面の両側端をカバーするように延びた構造で形成する。したがって、絶縁マスク層４０１は、リセス領域Ｒ１の底面の一部（両側端）、リセス領域Ｒ１の内側面、及びチャネル供給層３００の上面をカバーする構造を有する。絶縁マスク層４０１によりカバーされずに露出された領域は、リセス領域Ｒ１の底面の中央部、またはそれと隣接した領域である。リセス領域Ｒ１で、絶縁マスク層４０１によりカバーされずに露出された領域のサイズは、図１０Ｃのそれよりも小さい。言い換えれば、絶縁マスク層４０１の開口部の幅は、図１０Ｃの絶縁マスク層４００の開口部の幅よりも狭い。
図１１Ｂを参照すれば、絶縁マスク層４０１によりカバーされていないリセス領域Ｒ１の底面の一部（中央部またはそれと隣接した領域）から、空乏形成層５０１を成長させる。次いで、空乏形成層５０１上に、ゲート電極６００を形成し、ゲート電極６００の両側に、ソース電極７００Ａ及びドレイン電極７００Ｂを形成する。
図１１Ｂにおいて、空乏形成層５０１とチャネル供給層３００との間のコンタクト領域の幅は、図１０Ｅのそれよりも狭い。したがって、空乏形成層５０１により、２ＤＥＧが断絶された領域、すなわち、断絶領域の幅も、図１０Ｅのそれよりも狭い。断絶領域の幅が狭いほど、ＨＥＭＴのオン抵抗が低くなり、スイッチング速度は速くなるので、本実施形態によるＨＥＭＴのオン抵抗は、図１０Ｅのそれよりも低く、スイッチング速度は、図１０Ｅのそれよりも速い。
本発明の他の実施形態によれば、図１０Ｃのステップで、絶縁マスク層４００は、リセス領域Ｒ１の内側面をカバーしない形態に形成されることも可能である。すなわち、絶縁マスク層４００は、リセス領域Ｒ１の底面及び内側面はカバーせず、リセス領域Ｒ１を除いたチャネル供給層３００の上面のみに形成される。その例が図１２Ａに示されている。以下、図１２Ａ及び図１２Ｂを参照して、本発明のさらに他の実施形態によるＨＥＭＴの製造方法を説明する。
図１２Ａを参照すれば、絶縁マスク層４０２は、リセス領域Ｒ１を除いたチャネル供給層３００の上面に形成される。リセス領域Ｒ１の底面及び内側面は、絶縁マスク層４０２によりカバーされずに露出される。
図１２Ｂを参照すれば、リセス領域Ｒ１の底面及び内側面から、空乏形成層５０２を成長させる。空乏形成層５０２の両端は、絶縁マスク層４０２上に延びる。したがって、絶縁マスク層４０２の一部は、空乏形成層５０２の一端と、チャネル供給層３００との間に位置し、絶縁マスク層４０２の他の一部は、空乏形成層５０２の他端と、チャネル供給層３００との間に位置する。次いで、空乏形成層５０２上に、ゲート電極６００を形成し、ゲート電極６００の両側に、ソース電極７００Ａ及びドレイン電極７００Ｂを形成する。
図１０Ａないし図１０Ｅ、図１１Ａ及び図１１Ｂ、並びに図１２Ａ及び図１２Ｂの製造方法では、リセス領域Ｒ１を、チャネル層２００とチャネル供給層３００との界面よりも浅い深さに形成したが、この深さは変わりうる。例えば、リセス領域Ｒ１は、チャネル層２００とチャネル供給層３００との界面まで形成する。かかる実施形態については、図１３Ａないし図１３Ｅを参照して説明する。
図１３Ａを参照すれば、基板１１０上に、チャネル層２１０及びチャネル供給層３１０を順次に形成する。基板１１０、チャネル層２１０及びチャネル供給層３１０は、それぞれ図１０Ａの基板１００、チャネル層２００及びチャネル供給層３００と同一であるか、または類似している。図示していないが、基板１１０とチャネル層２１０との間に、所定のバッファ層をさらに形成する。バッファ層は、図１０Ａを参照して説明したところと同一であるか、または類似している。
図１３Ｂを参照すれば、チャネル供給層３１０の一部をエッチングして、リセス領域Ｒ２を形成する。リセス領域Ｒ２は、チャネル層２１０とチャネル供給層３１０との界面まで形成する。その場合、リセス領域Ｒ２には、チャネル供給層３１０が存在しないので、リセス領域Ｒ２に対応する部分には、２ＤＥＧが形成されない。すなわち、リセス領域Ｒ２に対応するチャネル層２１０の部分で、２ＤＥＧの断絶領域が形成される。
図１３Ｃを参照すれば、チャネル供給層３１０上に、リセス領域Ｒ２の少なくとも一部を露出させる開口部を有する絶縁マスク層４１０を形成する。絶縁マスク層４１０は、リセス領域Ｒ２の内側面、及びチャネル供給層３１０の上面をカバーする。リセス領域Ｒ２の底面のほとんど（底面の両端を除いた残りの部分）は、絶縁マスク層４１０によりカバーされていない。
図１３Ｄを参照すれば、リセス領域Ｒ２の底面上に、空乏形成層５１０を形成する。空乏形成層５１０により、２ＤＥＧが断絶された領域（すなわち、断絶領域）の幅が広くなる。すなわち、空乏形成層５１０により、その周辺のチャネル供給層３１０の部分のエネルギーバンドギャップが大きくなり、２ＤＥＧが断絶された領域（すなわち、断絶領域）の幅が広くなる。空乏形成層５１０は、図１０Ｄの空乏形成層５００と類似した物質及び方法により形成する。すなわち、空乏形成層５１０は、ｐ型半導体層として形成するか、またはｐ型不純物でドーピングされた層（すなわち、ｐドーピング層）として形成する。ただし、図１０Ｄでは、空乏形成層５００を、チャネル供給層３００と同系の物質で形成することが望ましく、図１３Ｄでは、空乏形成層５１０を、チャネル層２１０と同系の物質で形成することが望ましい。
図１３Ｅを参照すれば、空乏形成層５１０上に、ゲート電極６１０を形成する。ゲート電極６１０の両側に、ソース電極７１０Ａ及びドレイン電極７１０Ｂを形成する。ソース電極７１０Ａ及びドレイン電極７１０Ｂは、チャネル供給層３１０にコンタクトされるように形成する。ゲート電極６１０、ソース電極７１０Ａ及びドレイン電極７１０Ｂの具体的な物質、形成方法及びその変形例は、図１０Ｅを参照して説明したところと類似している。
図１３Ａないし図１３Ｅの実施形態では、２ＤＥＧの断絶領域の幅が、リセス領域Ｒ２の下端部の幅によって左右されるので、ＨＥＭＴのオン抵抗を低くするためには、リセス領域Ｒ２の幅を減らすことが望ましい。これに関し、リセス領域Ｒ２の幅（下端部の幅）を０．５μｍ以下に減らすことが望ましい。リセス領域Ｒ２の幅が狭いほど、２ＤＥＧの断絶領域の幅が狭くなり、結果として、ＨＥＭＴのオン抵抗が低くなり、スイッチング速度が速くなる。
本発明の他の実施形態によれば、図１３Ｃにおける絶縁マスク層４１０の形態は、多様に変化可能である。例えば、図１３Ｃにおける絶縁マスク層４１０は、図１１Ａの絶縁マスク層４０１、または図１２Ａの絶縁マスク層４０２と類似した形態に変形される。かかる変化を通じて、結果として、図５及び図６のようなＨＥＭＴを製造することができる。
図１０Ａないし図１０Ｅ、図１１Ａ及び図１１Ｂ、図１２Ａ及び図１２Ｂ、並びに図１３Ａないし図１３Ｅの製造方法において、ゲート電極６００を形成する時、ゲート電極６００から延びたフィールドプレートをさらに形成する。その例が図１４及び図１５に示されている。
図１４及び図１５を参照すれば、ゲート電極６００，６１０からその一側に延びたフィールドプレート６００’，６１０’をさらに形成する。フィールドプレート６００’，６１０’は、ゲート電極６００，６１０とドレイン電極７００Ｂ，７１０Ｂとの間の絶縁マスク層４００，４１０上に延びた構造を有する。フィールドプレート６００’，６１０’の形成時、絶縁マスク層４００，４１０が、チャネル供給層３００，３１０の上面をカバーしているので、更なるパッシベーション工程を要しない。すなわち、更なるパッシベーション工程なしに、フィールドプレート６００’，６１０’を容易に形成する。フィールドプレート６００’，６１０’の役割／機能は、図８及び図９を参照して説明したところと同一であるので、これについての反復説明は行わない。
また、前述した製造方法では、チャネル供給層３００，３１０に、リセス領域Ｒ１，Ｒ２を形成した後、リセス領域Ｒ１，Ｒ２の少なくとも一部を露出させる絶縁マスク層４００ないし４０２，４１０を形成した後、空乏形成層５００ないし５０２，５１０を形成したが、本発明の他の実施形態によれば、チャネル供給層３００，３１０を比較的薄い厚さ（例えば、約１５ｎｍ以下）に形成した後、これをリセスせずに後続工程を行う。この場合、図７に示したようなＨＥＭＴの構造が得られる。その他にも、前述した製造方法は、多様に変化可能である。
以下、図１６Ａ及び図１６Ｂ、並びに図１７Ａ及び図１７Ｂを参照して、本発明の実施形態によるＨＥＭＴの動作方法を説明する。
図１６Ａ及び図１６Ｂは、本発明の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。本実施形態は、図１のＨＥＭＴについてのものである。
図１６Ａを参照すれば、オフ状態のＨＥＭＴが示されている。ゲート電極Ｇ１０に、０Ｖの電圧Ｖ１が印加されており、この時、空乏形成層ＤＰ１０に対応する２ＤＥＧは、空乏された状態である。２ＤＥＧは、空乏形成層ＤＰ１０により、断絶領域を有する。すなわち、ゲート電極Ｇ１０に電圧が印加されていない状態で、２ＤＥＧ（チャネル）の中間領域（すなわち、ＤＰ１０に対応する領域）が断絶されている。したがって、本実施形態のＨＥＭＴは、ゲート電圧Ｖｇが０Ｖである時、オフ状態を有する。言い換えれば、本実施形態のＨＥＭＴは、ノーマリーオフ素子である。
図１６Ｂを参照すれば、ゲート電極Ｇ１０に、しきい電圧Ｖｔｈより高い電圧Ｖ２が印加されれば、空乏形成層ＤＰ１０に対応する２ＤＥＧ部分が再生され、全体的に連続したチャネル（すなわち、２ＤＥＧ）が形成される。リセス領域Ｒ１０は、これに対応するチャネル層Ｃ１０の領域で、２ＤＥＧが維持される程度の深さに形成され、この領域の２ＤＥＧは、空乏形成層ＤＰ１０により空乏されたものであるので、ゲート電極Ｇ１０に、しきい電圧Ｖｔｈより高い電圧Ｖ２が印加されれば、空乏形成層ＤＰ１０の電気的特性が変化しつつ、空乏形成層ＤＰ１０に対応する２ＤＥＧが容易に再生される。この時、ソース電極Ｓ１０とドレイン電極Ｄ１０との間に、所定の電圧が印加されれば、ソース電極Ｓ１０から、チャネル（すなわち、２ＤＥＧ）を通じて、ドレイン電極Ｄ１０に所定の電流が流れる。チャネル、すなわち、２ＤＥＧは、非常に高い電子移動度を有するので、ＨＥＭＴは、優秀な動作性能を有する。さらに、本発明の実施形態では、絶縁マスク層Ｍ１０により、チャネル（すなわち、２ＤＥＧ）の損傷を防止できるので、オン状態でチャネルの抵抗は非常に低い。したがって、本発明の実施形態によるＨＥＭＴのオン抵抗は非常に低い。
図１７Ａ及び図１７Ｂは、本発明の他の実施形態によるＨＥＭＴの動作方法を説明するための断面図である。本実施形態は、図４ＡのＨＥＭＴについてのものである。
図１７Ａを参照すれば、オフ状態のＨＥＭＴが示されている。ゲート電極Ｇ２０に、０Ｖの電圧Ｖ１’が印加されており、この時、２ＤＥＧは、リセス領域Ｒ２０に対応する部分に断絶領域を有する。したがって、本実施形態のＨＥＭＴは、ノーマリーオフ素子といえる。
図１７Ｂを参照すれば、ゲート電極Ｇ２０に、しきい電圧Ｖｔｈより高い電圧Ｖ２’が印加されれば、リセス領域Ｒ２０で断絶された２ＤＥＧが互いに連結され、全体的に連続したチャネル（すなわち、２ＤＥＧ）が形成される。リセス領域Ｒ２０により、２ＤＥＧの中間に断絶領域が形成されたとしても、ゲート電極Ｇ２０に比較的高い電圧Ｖ２’が印加されれば、空乏形成層ＤＰ２０の電気的特性が変化し、断絶された２ＤＥＧが連結される。このためには、リセス領域Ｒ２０が比較的狭い幅に形成されることが望ましい。本実施形態のように、リセス領域Ｒ２０がチャネル層Ｃ２０とチャネル供給層ＣＳ２０との界面まで形成されて、リセス領域Ｒ２０により、２ＤＥＧに断絶領域が形成された場合、ＨＥＭＴをターンオンさせるのに、相対的に高いゲート電圧Ｖ２’が必要になる。これに関し、図１７Ｂのターンオンのためのゲート電圧Ｖ２’は、図１６Ｂのゲート電圧Ｖ２よりも高い。
本発明の実施形態によるＨＥＭＴは、例えば、パワー素子として使われる。しかし、本発明の実施形態によるＨＥＭＴの適用分野は、パワー素子に限定されず、多様に変化可能である。すなわち、本発明の実施形態によるＨＥＭＴは、パワー素子だけでなく、その他の用途としても使われる。
図１８Ａないし図１８Ｅは、本発明のさらに他の実施形態によるＨＥＭＴの製造方法を示す断面図である。以下、本実施形態と、図１０Ａないし図１０Ｅの実施形態との相違点を主として説明する。
図１８Ａを参照すれば、基板１００上に、チャネル層２００を形成し、チャネル層２００上に、チャネル供給層３００’を形成する。ここで、チャネル供給層３００’は、図１０Ａのチャネル供給層３００と同じ物質で形成するが、図１０Ａのチャネル供給層３００よりも薄い厚さに形成する。
図１８Ｂを参照すれば、チャネル供給層３００’上に、第１マスク絶縁層４００ａを形成する。第１マスク絶縁層４００ａは、誘電物質（例えば、シリコン酸化物またはシリコン窒化物）を含む。第１マスク絶縁層４００ａは、チャネル供給層３００’を露出させるリセス領域Ｒ１’を画定する。
図１８Ｃを参照すれば、第１マスク絶縁層４００ａ上に、第２マスク絶縁層４００ｂを形成する。第２マスク絶縁層４００ｂは、チャネル供給層３００’を露出させる開口部を限定する。
図１８Ｄを参照すれば、リセス領域Ｒ１’のチャネル供給層３００’上に、空乏形成層５００を形成する。
図１８Ｅを参照すれば、チャネル供給層３００’の一部領域が露出されるように、第２マスク絶縁層４００ｂと第１マスク絶縁層４００ａとをパターニングする。チャネル供給層３００’の露出された領域に、ソース電極７００Ａ及びドレイン電極７００Ｂを形成する。空乏形成層５００上に、ゲート電極６００を形成する。ゲート電極６００は、空乏形成層５００上に直接形成するが、そうでなくてもよい。
前記した説明で多くの事項が具体的に記載されているが、それらは、本発明の範囲を限定するとするより、具体的な実施形態の例示として解釈されなければならない。例えば、当業者ならば、図１ないし図９のＨＥＭＴの構造は、多様に変形可能であることが分かるであろう。具体的な例として、チャネル層及びチャネル供給層の物質として、ＧａＮ系物質以外に、他の物質が適用されることが分かるであろう。また、チャネル層とチャネル供給層の位置関係は変わりうることが分かるであろう。そして、図１０Ａないし図１５、及び図１８Ａないし図１８Ｅを参照して説明した製造方法も、多様に変形可能であることが分かるであろう。加えて、当業者ならば、本発明の思想は、ＨＥＭＴではない他の半導体素子にも適用されることが分かるであろう。したがって、本発明の範囲は、前述した実施形態によって決定されるものではなく、特許請求の範囲に記載された技術的思想により決定されなければならない。
本発明は、例えば、パワー素子関連の技術分野に適用可能である。
Ｃ１０ チャネル層
ＣＳ１０ チャネル供給層
Ｄ１０ ドレイン電極
ＤＰ１０ 空乏形成層
Ｇ１０ ゲート電極
Ｍ１，Ｍ１０，Ｍ１１，Ｍ１２ 絶縁マスク層
Ｒ１０ リセス領域
Ｓ１０ ソース電極
ＳＵＢ１０ 基板

Claims (27)

  1. 第１半導体層と、
    前記第１半導体層に二次元電子ガスを誘発する第２半導体層と、
    前記第２半導体層上に備えられ、前記第１半導体層の一部、及び前記第２半導体層の一部のうち一つを露出させる開口部を有する絶縁マスク層と、
    前記開口部により露出された前記第１及び第２半導体層のうち一つの一部上に備えられ、前記二次元電子ガスに空乏領域を形成する空乏形成層と、
    前記空乏形成層上に備えられたゲートと、
    前記第１及び第２半導体層のうち少なくとも一つ上に備えられ、前記ゲートと離隔されて配置されたソース及びドレインと、を備え、
    前記第２半導体層に、リセス領域が形成され、
    前記絶縁マスク層の前記開口部は、前記リセス領域の少なくとも一部を露出させ、
    前記空乏形成層は、前記リセス領域上に備えられ、
    前記リセス領域は、前記第１半導体層と前記第２半導体層との界面まで形成されることを特徴とする高電子移動度トランジスタ。
  2. 前記絶縁マスク層の一部は、前記空乏形成層の一端と、前記第２半導体層との間に位置し、
    前記絶縁マスク層の他の一部は、前記空乏形成層の他端と、前記第２半導体層との間に位置することを特徴とする請求項１に記載の高電子移動度トランジスタ。
  3. 前記絶縁マスク層は、前記リセス領域を除いた前記第２半導体層の上面に備えられ、
    前記リセス領域の底面及び内側面は、前記絶縁マスク層の前記開口部により露出されたことを特徴とする請求項１に記載の高電子移動度トランジスタ。
  4. 前記絶縁マスク層は、前記第２半導体層の上面、及び前記リセス領域の内側面に備えられ、
    前記リセス領域の底面は、前記開口部により露出されたことを特徴とする請求項１に記載の高電子移動度トランジスタ。
  5. 前記絶縁マスク層は、前記第２半導体層の上面、前記リセス領域の内側面、及び前記リセス領域の底面の一部に備えられ、
    前記リセス領域の底面の残りの部分は、前記開口部により露出されたことを特徴とする請求項１に記載の高電子移動度トランジスタ。
  6. 前記開口部により露出された前記リセス領域の底面の部分は、前記底面の中央部またはそれと隣接した領域であることを特徴とする請求項５に記載の高電子移動度トランジスタ。
  7. 前記リセス領域の底面の幅は、０．５μｍ以下であることを特徴とする請求項１に記載の高電子移動度トランジスタ。
  8. 前記第１半導体層は、ＧａＮ系物質を含むことを特徴とする請求項１ないし７のうちいずれか一項に記載の高電子移動度トランジスタ。
  9. 前記第２半導体層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有することを特徴とする請求項１ないし８のうちいずれか一項に記載の高電子移動度トランジスタ。
  10. 前記空乏形成層は、ｐ型半導体を含むことを特徴とする請求項１ないし９のうちいずれか一項に記載の高電子移動度トランジスタ。
  11. 前記空乏形成層は、ｐ型不純物でドーピングされた領域を含むことを特徴とする請求項１ないし１０のうちいずれか一項に記載の高電子移動度トランジスタ。
  12. 前記空乏形成層は、ＩＩＩ−Ｖ族系の窒化物半導体を含むことを特徴とする請求項１ないし１１のうちいずれか一項に記載の高電子移動度トランジスタ。
  13. 前記ゲートから、前記絶縁マスク層上に延びたフィールドプレートをさらに備えることを特徴とする請求項１ないし１２のうちいずれか一項に記載の高電子移動度トランジスタ。
  14. 前記フィールドプレートは、前記ゲートと前記ドレインとの間の前記絶縁マスク層上に延びたことを特徴とする請求項１３に記載の高電子移動度トランジスタ。
  15. ノーマリーオフ素子であることを特徴とする請求項１ないし１４のうちいずれか一項に記載の高電子移動度トランジスタ。
  16. 第１半導体層を形成するステップと、
    前記第１半導体層に二次元電子ガスを誘発する第２半導体層を形成するステップと、
    前記第２半導体層上に、前記第１半導体層の一部、及び前記第２半導体層の一部のうち一つを露出させる開口部を有する絶縁マスク層を形成するステップと、
    前記開口部により露出された前記第１及び第２半導体層のうち一つの一部上の前記二次元電子ガスに、空乏領域を形成する空乏形成層を形成するステップと、
    前記空乏形成層上に、ゲートを形成するステップと、
    前記第１及び第２半導体層のうち少なくとも一つ上に、前記ゲートと離隔されたソース及びドレインを形成するステップと、を含み、
    前記第２半導体層にリセス領域を形成するステップをさらに含み、
    前記リセス領域の少なくとも一部は、前記絶縁マスク層の前記開口部により露出され、該リセス領域上には前記空乏形成層が形成され、
    前記リセス領域は、前記第１及び第２半導体層の一部を露出させる深さに形成されることを特徴とする高電子移動度トランジスタの製造方法。
  17. 前記絶縁マスク層の一部は、前記空乏形成層の一端と、前記第２半導体層との間に位置するように形成され、
    前記絶縁マスク層の他の一部は、前記空乏形成層の他端と、前記第２半導体層との間に位置するように形成されることを特徴とする請求項１６に記載の高電子移動度トランジスタの製造方法。
  18. 前記絶縁マスク層を、前記リセス領域を除いた前記第２半導体層の上面に形成し、
    前記リセス領域の底面及び内側面は、前記絶縁マスク層の前記開口部により露出されたことを特徴とする請求項１６に記載の高電子移動度トランジスタの製造方法。
  19. 前記絶縁マスク層を、前記第２半導体層の上面、及び前記リセス領域の内側面に形成し、
    前記リセス領域の底面は、前記開口部により露出されたことを特徴とする請求項１６に記載の高電子移動度トランジスタの製造方法。
  20. 前記絶縁マスク層を、前記第２半導体層の上面、前記リセス領域の内側面、及び前記リセス領域の底面の一部に形成し、
    前記リセス領域の底面の残りの部分は、前記開口部により露出されたことを特徴とする請求項１６に記載の高電子移動度トランジスタの製造方法。
  21. 前記開口部により露出された前記リセス領域の底面の部分は、前記底面の中央部またはそれと隣接した領域であることを特徴とする請求項２０に記載の高電子移動度トランジスタの製造方法。
  22. 前記第１半導体層は、ＧａＮ系物質を含むことを特徴とする請求項１６ないし２１のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
  23. 前記第２半導体層は、Ａｌ，Ｇａ，Ｉｎ及びＢのうち少なくとも一つを含む窒化物のうち選択された一つ以上の物質を含む単層構造または多層構造を有することを特徴とする請求項１６ないし２２のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
  24. 前記空乏形成層は、ｐ型半導体を含むことを特徴とする請求項１６ないし２３のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
  25. 前記空乏形成層は、ｐ型不純物でドーピングされた領域を含むことを特徴とする請求項１６ないし２４のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
  26. 前記空乏形成層は、ＩＩＩ−Ｖ族系の窒化物半導体を含むことを特徴とする請求項１６ないし２５のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
  27. 前記ゲートから、前記絶縁マスク層上に延びたフィールドプレートを形成するステップをさらに含むことを特徴とする請求項１６ないし２６のうちいずれか一項に記載の高電子移動度トランジスタの製造方法。
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