KR102268169B1 - 질화갈륨계 반도체소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 자외선 검출기는 하부 실리콘층, 상기 하부 실리콘층 상부에 형성되는 제1 절연층, 상기 제1 절연층 상부의 일부분에 형성되고, 입사되는 광에 응답하여 전자 및 정공을 생성하는 반도체층, 상기 제1 절연층 및 상기 반도체층 상부에 형성되어, 상기 반도체층을 둘러싸는 제2 절연층, 상기 제2 절연층에 형성되고, 상기 반도체층 상부면의 일부를 노출시키는 복수의 컨택홀, 상기 복수의 컨택홀 내부에 형성되어 상기 반도체층과 쇼트키 전극을 형성하는 복수의 컨택, 상기 제2 절연층 상부에 형성되고, 상기 복수의 컨택 중 상기 반도체층 상부의 외곽에 형성된 외측 컨택과 전기적으로 연결되는 제1 컨택 전극, 및 상기 복수의 컨택 중 상기 외측 컨택을 제외한 나머지 내측 컨택과 전기적으로 연결된 제2 컨택 전극을 포함한다.
Description
본 발명은 질화갈륨계 반도체소자 및 그 제조방법에 관한 것이다.
최근 정보통신기술의 급격한 발달로 인하여 고속으로 동작하며 대용량의 신호 전송을 위한 기술이 급속도로 발달하고 있다.
이와 관련하여, 무선통신 분야에서 개인 휴대폰, 위성통신, 군사용 레이더, 방송통신, 통신용 중계기 등의 수요가 확대됨에 따라, 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템에 필요한 고속/고전력 전자소자에 대한 요구가 증가되고 있다. 통신 분야 이외에 다른 분야에서도, 고전력을 제어할 수 있는 전력소자(power device)는 여러 가지 목적으로 사용되고 있으며, 그에 대한 다양한 연구가 진행되고 있다.
질화갈륨(GaN)계 질화물 반도체는 에너지갭이 크고, 높은 열적/화학적 안정성, 높은 전자 포화속도 등 뛰어난 물성을 가지고 있어 광소자뿐만 아니라 고주파/고출력용 전자소자로의 응용이 가능하다. 질화갈륨계 질화물 반도체를 이용한 전자소자는 높은 항복전계, 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 장점을 가지고 있다. 특히, 질화갈륨계 이종접합구조를 이용하는 HFET(heterostructure field effect transistor)의 경우, 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 상기 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 더욱 높일 수 있다.
본 발명의 목적은 게이트 저항이 감소되고, 높은 전계에 따른 소자 파괴현상을 방지하는 질화갈륨계 반도체소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 영역 상단의 면적을 넓게 형성하여, 게이트 전극의 형성이 수월한 질화갈륨계 반도체소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자는 기판 상부에 형성되고, 2DEG(2-Dimensional Electron Gas)층을 구비하는 버퍼층, 상기 버퍼층 상부에 형성되는 장벽층, 상기 장벽층 상부에 형성되고, 상기 장벽층에 인접하는 하부면의 폭이 상부면의 폭보다 작게 형성되는 p-type 질화갈륨계층, 및 상기 p-type 질화갈륨계층 상부에 형성되는 게이트 전극을 포함한다.
실시 예에 있어서, 상기 p-type 질화갈륨계층은 절단되는 단면의 모양이 역사다리꼴 형태일 수 있다.
실시 예에 있어서, 상기 게이트 전극의 폭은 상기 p-type 질화갈륨계층의 하부면의 폭보다 넓고, 상기 p-type 질화갈륨계층의 상부면의 폭보다는 좁을 수 있다.
실시 예에 있어서, 상기 장벽층과 상기 p-type 질화갈륨계층 사이에 형성되는 캡층을 더 포함하고, 상기 p-type 질화갈륨계층의 하부면은 상기 캡층과 인접할 수 있다.
실시 예에 있어서, 상기 장벽층의 상부면 중 상기 p-type 질화갈륨계층이 형성되지 않은 제1 영역에 형성되는 드레인 전극, 및 상기 장벽층의 상부면 중 상기 p-type 질화갈륨계층이 형성되지 않은 제2 영역에 형성되는 소스 전극을 더 포함할 수 있다.
본 발명의 다른 일 실시 예에 따른 질화갈륨계 반도체소자의 제조방법은 기판 상에 2DEG(2-Dimensional Electron Gas)층 구비하는 버퍼층을 형성하는 단계, 상기 버퍼층 상부에 장벽층을 형성하는 단계, 상기 장벽층 상부에 p-type 질화갈륨계층을 형성하는 단계, 상기 p-type 질화갈륨계층을 식각하여 게이트 전극이 형성되는 게이트 영역을 형성하되, 상기 게이트 영역에 해당하는 상기 p-type 질화갈륨계층의 하부면의 폭이 상부면의 폭보다 작은 형태로 형성하는 단계, 및 상기 게이트 영역 상부에 게이트 전극을 형성하는 단계를 포함한다.
실시 예에 있어서, 식각된 상기 p-type 질화갈륨계층의 단면의 모양이 역사다리꼴 형태일 수 있다.
실시 예에 있어서, 상기 게이트 영역에 해당하는 상기 p-type 질화갈륨계층의 하부면의 폭이 상부면의 폭보다 작은 형태로 형성하는 단계는 IPC(Inductively Coupled Plasma)의 파워는 적어도 800W이상이고, BIAS 파워는 0W 내지 5W이고, 상기 기판측의 온도는 섭씨 150도 내지 200도 인 조건에서, 상기 게이트 영역을 제외한 나머지 영역의 상기 p-type 질화갈륨계층을 건식 식각하는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 게이트 영역 상부에 게이트 전극을 형성하는 단계 이전에, KOH 용액을 이용하여 상기 식각 후 발생하는 잔여물을 제거하거나 또는 식각된 표면의 뷸균일도를 감소시키는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 장벽층과 상기 p-type 질화갈륨계층 사이에 캡층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 질화갈륨계 반도체소자 및 그 제조방법은 게이트 전극의 저항이 감소되고, 높은 전계에 따른 소자 파괴현상을 방지할 수 있다.
또한, 게이트 영역 상단의 면적을 넓게 형성하여, 게이트 전극의 형성이 수월할 수 있다.
도 1은 일반적인 질화갈륨계 반도체소자를 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자를 나타내는 도면이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자의 제조방법을 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자를 나타내는 도면이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자의 제조방법을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
먼저, 도 1은 일반적인 질화갈륨계 반도체소자를 나타내는 도면이다. 도 1을 참조하면, 일반적인 질화갈륨계 반도체소자는 버퍼층(110), 장벽층(120), 캡층(130), p-type 질화갈륨계층(140), 드레인 전극(150), 소스 전극(160) 및 게이트 전극(170)을 포함한다.
일반적으로 고속의 스위칭 특성을 확보하기 위해서 게이트 전극(170)이 형성되는 게이트 영역의 폭을 최대한 좁게 형성하여야 한다. 이러한 게이트 영역(130, 140)은 식각 공정으로 형성될 수 있으며, 일반적으로 공정의 편의상 직사각형 형태로 구현된다.
그리고, 게이트 전극(170)은 식각 공정으로 형성된 게이트 영역(130, 140)의 상에 형성되기 때문에, 게이트 전극(170)의 폭은 게이트 영역(130, 140)의 폭보다 좁게 형성되어야 한다.
그 결과, 고속의 스위칭 특성을 확보하는 경우, 게이트 전극을 형성하는 공정이 불안정하게 되고, 불안정한 공정으로 게이트 전극이 형성되더라도 게이트 전극의 폭이 좁기 때문에 저항은 증가되고, 높은 전계(Electric field)에 따라 소자가 쉽게 파괴되는 현상이 발생할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자를 나타내는 도면이다. 도 2를 참조하면, 질화갈륨계 반도체소자는 버퍼층(210), 장벽층(220), p-type 질화갈륨계층(240) 및 게이트 전극(270)을 포함하고, 드레인 전극(250), 소스 전극(260) 및 캡층(230)을 추가적으로 포함할 수 있다.
먼저, 버퍼층(210)은 기판(미도시) 상부에 형성될 수 있다. 여기서, 절연성 기판이거나 또는 전도성 기판일 수 있다. 구체적으로, 기판은 사파이어, Si, SiC 혹은 GaN으로 형성될 수 있다. 그리고, 버퍼층(210)의 두께는 0.5이상 10um이하 일 수 있다.
버퍼층(210)은 2DEG(2-Dimensional Electron Gas)층을 구비할 수 있다. 2DEG(2-Dimensional Electron Gas)층은 AlGaN을 성장시켜 형성할 수 있으며, 2DEG층 두께는 0보다 크고 100nm이하 일 수 있다.
장벽층(220)은 버퍼층(210) 상부에 형성될 수 있다. Al-Ga-N계 물질이며, 각 원소의 조성비는 AlxGa1-xN(여기서, x는 0보다 크고 1보다 작다)이다.
p-type 질화갈륨계층(240)은 장벽층(220) 상부에 형성될 수 있다. 여기서, p-type 질화갈륨계층(240)은 장벽층(220)과 마찬가지로, Al-Ga-N계 물질이며, 각 원소의 조성비는 AlzGa1-zN(여기서, z는 0보다 크고 1보다 작다)이다. 그리고, p-type 질화갈륨계층(240)은 p-type으로 형성되기 위해서 Mg으로 도핑될 수 있다.
또한, p-type 질화갈륨계층(240)은 게이트 전극이 형성되는 게이트 영역을 포함할 수 있고, 특히 본 발명에 따른 질화갈륨계 반도체소자에서, 저항 및 파괴전압과 관련된 p-type 질화갈륨계층(240)의 게이트 영역의 상부면의 폭은 넓고, 고속 스위칭 동작과 관련된 하부면의 폭은 상부면의 폭보다 좁게 형성될 수 있다. 구체적으로, p-type 질화갈륨계층(240)의 절단된 단면의 모양은 도 2와 같이 역사다리꼴 형태일 수 있다.
게이트 전극(270)은 p-type 질화갈륨계층(240)의 상부에 형성될 수 있다. 게이트 전극(270)이 형성되는 게이트 영역은 앞서 설명한 p-type 질화갈륨계층(240)이다. 즉, 게이트 전극(270)은 상부면의 폭이 하부면의 폭보다 상대적으로 더 넓은 p-type 질화갈륨계층(240)의 게이트 영역에 형성된다. 여기서, 게이트 전극(270)의 폭은, p-type 질화갈륨계층(240)의 하부면의 폭보다 더 넓을 수 있고, p-type 질화갈륨계층(240)의 상부면의 폭보다는 좁을 수 있다. 구체적으로, 게이트 전극(270)은 일함수가 높은 W, TiN 등으로 형성될 수 있으나, 일반적으로 질화갈륨계 소자에서 사용되는 Ni 등의 금속으로 형성될 수 있다.
위와 같은 게이트 영역(230, 240)의 형태로 인해서, 게이트 전극(270)을 형성하는 게이트 영역(230, 240)이 좁아 발생하는 공정상 불안정한 문제는 해결될 수 있고, 넓게 형성되는 게이트 전극(270)은 저항을 감소시킬 수 있고, 채널 층에서 발생하는 전계를 퍼지게 하여 높은 전계에 따라 소자가 파괴되는 파괴현상을 방지할 수 있다.
한편, 본 발명에 따른 질화갈륨계 반도체소자는 캡층(230)을 더 포함할 수 있다. 여기서, 캡층(230)은 장벽층(220) 및 p-type 질화갈륨계층(240) 사이에 형성될 수 있다. 또한, 캡층(230) 역시 Al-Ga-N계 물질이며, 각 원소의 조성비는 AlyGa1-yN(여기서, y는 0보다 크고 1보다 작다)이다. 그리고, 캡층(230)의 두께는 0이상 20nm이하 일 수 있다. 캡층(230)이 장벽층(220) 및 p-type 질화갈륨계층(240) 사이에 형성되는 경우, p-type 질화갈륨계층(240)의 하부면은 도 2와 같이 캡층(220)과 인접할 수 있다.
또한, 본 발명에 따른 질화갈륨계 반도체소자는 드레인 전극(250) 및 소스 전극(260)을 더 포함할 수 있다. 여기서, 드레인 전극(250)은 장벽층(220)의 상부면 중 캡층(230) 또는 p-type 질화갈륨계층(240)이 형성되지 않은 영역의 일부분(예를 들어 제1 영역)에 형성될 수 있다. 그리고, 소스 전극(260)은 장벽층(220)의 상부면 중 드레인 전극(250) 및 캡층(230) 또는 p-type 질화갈륨계층(240)이 형성되지 않은 영역의 일부분(예를 들어 제2 영역)에 형성될 수 있다. 구체적으로, 드레인 전극(250) 및 소스 전극(260)은 오믹 컨택으로 Ti/Al 기반의 금속을 증착하여 형성될 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 질화갈륨계 반도체소자의 제조방법을 나타내는 도면이다.
먼저 도 3a를 참조하면, 기판 상에 2DEG층 구비하는 버퍼층(310)이 형성될 수 있다. 버퍼층(310)은 유기금속화학증착법(metalorganic chemical vapor deposition; MOCVD)을 통해서 형성될 수 있다. 구체적으로, Ga의 원료인 TMGa와 N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장하여 형성될 수 있다. 여기서, 버퍼층(310)을 약 0.5~10um의 두께로 성장시킨 후, 2DEG 형성을 위해 AlGaN을 성장시킬 수 있다. AlGaN의 Al의 조성은 전체 조성의 약 1~100%가 될 수 있으며, 그 두께는 약 0~100nm가 될 수 있다. 그 후, 버퍼층(310) 상부에 장벽층(320)이 얇게 형성된다.
도 3b를 참조하면, 장벽층(320) 상부에 캡층(330)이 형성될 수 있다. 캡층(330)은 필요에 따라 생략이 가능하며, 캡층(330)은 AlGaN을 성장시켜 형성될 수 있다. 여기서, Al의 조성은 전체 조성의 약 0~100%가 될 수 있으며, 그 두께 약 0~20nm가 될 수 있다.
도 3c를 참조하면, 캡층(330) 상부에 p-type 질화갈륨계층(340)이 형성될 수 있다. 여기서, p-type 질화갈륨계층(340)에 포함되는 Al의 조성은 전체 조성의 약 0~100%가 될 수 있고, p-type 질화갈륨계층(340) 두께는 약 0~100nm가 될 수 있다. 그리고 p-type으로 형성하기 위해서 Mg을 도핑하며, 그 도핑 농도는 약 5E18~2E20/cm3가 될 수 있다. 그리고, isolation 공정을 진행하여 소자간의 영역을 정의할 수 있다.
도 3d를 참조하면, 캡층(330) 및 p-type 질화갈륨계층(340)를 식각하여 게이트 전극이 형성되는 게이트 영역이 형성될 수 있다. 구체적으로, 게이트 영역으로 정의되지 않은 부분에 해당하는 캡층(330) 및 p-type 질화갈륨계층(340)이 식각될 수 있다. 특히, 식각으로 형성된 게이트 영역에 해당하는 캡층(330) 및 p-type 질화갈륨계층(340)의 하부면의 폭은 상부면의 폭보다 작은 형태가 될 수 있다. 즉, 식각으로 형성된 캡층(330) 및 p-type 질화갈륨계층(340)의 단면의 모양은 역사다리꼴 형태일 수 있다.
이러한 역사다리꼴 형태의 단면을 구비하는 게이트 영역을 형성하기 위해서, 적어도 800W이상인 높은 ICP(Inductively Coupled Plasma)파워, 0W 내지 5W의 낮은 Bias파워 및 섭씨 150도 내지 200도와 같은 고온의 기판 온도를 사용하는 조건에서 캡층(330) 및 p-type 질화갈륨계층(340)이 건식 식각될 수 있다.
도 3e를 참조하면, 도 3d에서 형성된 게이트 영역 상부에 게이트 전극(370)이 형성될 수 있다. 여기서, 게이트 전극(370)의 폭은 게이트 영역의 하부면보다 넓게 형성될 수 있으며, 일함수가 높은 W, TiN 등이나 일반적으로 질화갈륨계 소자에서 사용되는 Ni 등의 금속을 통해서 형성될 수 있다.
이와 더불어 앞서 설명한 바와 같이 드레인 전극(350)은 장벽층(320)의 상부면 중 캡층(330) 또는 p-type 질화갈륨계층(340)이 형성되지 않은 영역의 일부분(예를 들어 제1 영역)에 형성될 수 있다. 그리고, 소스 전극(360)은 장벽층(320)의 상부면 중 드레인 전극(350) 및 캡층(330) 또는 p-type 질화갈륨계층(340)이 형성되지 않은 영역의 일부분(예를 들어 제2 영역)에 형성될 수 있다. 여기서, 드레인 전극(350) 및 소스 전극(360)은 오믹 컨택으로 증착된 Ti/Al 기반의 금속으로 형성 될 수 있으며, 이들 금속은 열처리를 하는 것이 일반적이나 열처리 없이 형성될 수 있다.
한편, 본 발명에 따른 질화갈륨계 반도체소자의 제조방법은 게이트 영역 상부에 게이트 전극(370)을 형성하기 전에, KOH 용액을 이용하여 건식 식각으로 발생하는 잔여물 등을 제거할 수 있고, 또는 건식 식각된 표면의 뷸균일도를 감소시킬 수 있다.
결국, 일반적인 질화갈륨계 반도체소자와 달리, 본 발명에 따른 질화갈륨계 반도체소자의 게이트 영역은 좁은 하부면의 폭을 구비하기 때문에 고속으로 스위칭 동작의 수행이 가능하다. 그리고, 본 발명에 따른 질화갈륨계 반도체소자의 게이트 영역은 상대적으로 넓은 폭의 상부면을 구비하기 때문에, 게이트 전극이 형성되는 영역이 좁아 발생하는 공정상 불안정한 문제를 해결할 수 있고, 넓게 형성되는 게이트 전극은 저항을 감소시키고, 채널 층에서 발생하는 전계를 퍼지게 하여 높은 전계에 따라 소자가 파괴되는 파괴현상을 감소시킬 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
Claims (10)
- 기판 상부에 형성되고, 2DEG(2-Dimensional Electron Gas)층을 구비하는 버퍼층;
상기 버퍼층 상부에 형성되는 장벽층;
상기 장벽층 상부에 형성되고, 상기 장벽층에 접촉하는 하부면의 폭이 상부면의 폭보다 작게 형성되는 p-type 질화갈륨계층; 및
상기 p-type 질화갈륨계층 상부에 형성되는 게이트 전극을 포함하고,
상기 p-type 질화갈륨계층은 절단되는 단면의 모양이 역사다리꼴 형태이고, 측면이 외부로 노출되는 질화갈륨계 반도체소자. - 삭제
- 제 1 항에 있어서,
상기 게이트 전극의 폭은,
상기 p-type 질화갈륨계층의 하부면의 폭보다 넓고,
상기 p-type 질화갈륨계층의 상부면의 폭보다는 좁은 질화갈륨계 반도체소자. - 제 1 항에 있어서,
상기 장벽층과 상기 p-type 질화갈륨계층 사이에 형성되는 캡층을 더 포함하고,
상기 p-type 질화갈륨계층의 하부면은 상기 캡층과 인접하는 질화갈륨계 반도체소자. - 제 1 항에 있어서,
상기 장벽층의 상부면 중 상기 p-type 질화갈륨계층이 형성되지 않은 제1 영역에 형성되는 드레인 전극; 및
상기 장벽층의 상부면 중 상기 p-type 질화갈륨계층이 형성되지 않은 제2 영역에 형성되는 소스 전극을 더 포함하는 질화갈륨계 반도체소자. - 기판 상에 2DEG(2-Dimensional Electron Gas)층 구비하는 버퍼층을 형성하는 단계;
상기 버퍼층 상부에 장벽층을 형성하는 단계;
상기 장벽층 상부에 p-type 질화갈륨계층을 형성하는 단계;
상기 p-type 질화갈륨계층을 식각하여 게이트 전극이 형성되는 게이트 영역을 형성하되, 상기 게이트 영역에 해당하는 상기 p-type 질화갈륨계층의 하부면의 폭이 상부면의 폭보다 작은 형태로 형성하는 단계; 및
상기 게이트 영역 상부에 게이트 전극을 형성하는 단계를 포함하고,
식각된 상기 p-type 질화갈륨계층의 단면의 모양이 역사다리꼴 형태이고, 측면이 외부로 노출되는 질화갈륨계 반도체소자의 제조방법. - 삭제
- 제 6 항에 있어서,
상기 게이트 영역에 해당하는 상기 p-type 질화갈륨계층의 하부면의 폭이 상부면의 폭보다 작은 형태로 형성하는 단계는,
IPC(Inductively Coupled Plasma)의 파워는 적어도 800W이상이고, BIAS 파워는 0W 내지 5W이고, 상기 기판측의 온도는 섭씨 150도 내지 200도 인 조건에서, 상기 게이트 영역을 제외한 나머지 영역의 상기 p-type 질화갈륨계층을 건식 식각하는 단계를 포함하는 질화갈륨계 반도체소자의 제조방법의 제조방법. - 제 6 항에 있어서,
상기 게이트 영역 상부에 게이트 전극을 형성하는 단계 이전에,
KOH 용액을 이용하여 상기 식각 후 발생하는 잔여물을 제거하거나 또는 식각된 표면의 뷸균일도를 감소시키는 단계를 더 포함하는 질화갈륨계 반도체소자의 제조방법의 제조방법. - 제 6 항에 있어서,
상기 장벽층과 상기 p-type 질화갈륨계층 사이에 캡층을 형성하는 단계를 더 포함하는 질화갈륨계 반도체소자의 제조방법의 제조방법.
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