JP5629977B2

JP5629977B2 - 半導体装置及びその製造方法

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Publication number: JP5629977B2
Application number: JP2009096084A
Authority: JP
Inventors: 康裕村瀬
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-04-10
Filing date: 2009-04-10
Publication date: 2014-11-26
Anticipated expiration: 2029-04-10
Also published as: JP2010251370A

Description

本発明は半導体装置に関し、特に高周波数領域にて用いる半導体装置に関する。

近年のデジタルコンテンツの急速な大容量化と、ユーザーの利便性向上の要求により、無線通信システムの高速化・大容量化が求められている。このような状況にあって、携帯電話等で用いられているマイクロ波帯に比べ、周波数帯域幅を広く取ることができる準ミリ波帯からミリ波帯にかけての周波数帯は、高速無線伝送が可能であるため注目されている。

また、送信用増幅器を高出力化し、より高度な変調方式を用いて高速大容量化を図ることが考えられている。高出力化は、既存の増幅器を複数個合成することで実現できるが、送信用増幅器のサイズが大きくなり、また、設置コストや合成による損失などの観点から実現は困難である。そこで、より高い出力密度を得られる材料やデバイス構造の導入などによる、高出力密度を有するデバイス開発が盛んに行われている。

このような例として、非特許文献１にかかる電界効果型トランジスタ（以下ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）がある。以下、このＦＥＴの構成について説明する。図６は、このＦＥＴの構成を模式的に示す断面図である。このＦＥＴは、炭化シリコン基板５１上に、窒化物半導体からなるバッファ層５２、窒化ガリウム（以下、ＧａＮ）からなるチャネル層５３及び窒化アルミニウムガリウム（以下、ＡｌＧａＮ）からなる電子供給層５４が順に形成されている。

電子供給層５４上には、電子供給層５４とオーム性接触するソース電極５６及びドレイン電極５７が形成されている。また、電子供給層５４とショットキー性接触するゲート電極５８が形成されている。ソース電極５６とゲート電極５８との間及びゲート電極５８とドレイン電極５７との間の電子供給層５４は、窒化シリコン（以下ＳｉＮ）膜５５で覆われている。また、ゲート電極５８にはドレイン電極５７に向けて伸びるフィールドプレート５９が接続されている。

このＦＥＴでは、ＧａＮやＡｌＧａＮ等の窒化物半導体を用いている。これは、窒化物半導体が、砒化ガリウムなどの砒化物半導体や、隣化インジウムなどの燐化物半導体に比べ、エネルギーバンドギャップが広く絶縁破壊電圧が高いため、出力密度の向上に有効だからである。

また、本構成におけるフィールドプレート５９は、ゲート電極５８のドレイン電極５７側端部に集中する電界を緩和する。これにより、絶縁破壊電圧が向上し、高い電力密度を得ることができる。

非特許文献２では、ゲート電極のドレイン電極側端部における電界集中を緩和する構造として、ゲート電極により半導体層に設けられたリセスを埋め込む、リセス構造が提案されている。このようなリセス構造は、例えば特許文献１及び特許文献２で開示されているように、他にも複数提案されている。

また、特許文献３では、ゲート電極とドレイン電極の間の半導体層の表面にｎ型埋め込み層を設けることで、高耐圧特性を実現するトランジスタの構造が提案されている。さらに、特許文献４〜６では、ゲート電極とドレイン電極との間の半導体層の一部に、不純物を導入して絶縁層を設けることで、高耐圧特性を実現するデバイス構造が提案されている。

特開２００３−１０９９７２号公報特開２００６−２８６７４０号公報特開平１１−１４５１５７号公報実開平４−４７４３号公報特開平５−２１１１６８号公報特開２００８−１７２０５５号公報

Y.Andoほか５名、「10-W/mm AlGaN-GaN HFET With a Field Modulating Plate」、IEEE Electron Device Letters、２００３年５月、vol.24、No.5、p.289-291 Yasuhiro Okamotoほか１０名、「High-Power Recessed-Gate AlGaN-GaN HFET With a Field-Modulating Plate」、IEEE Transaction on Electron Devices、２００４年１２月vol.51、No.12、p.2217-2222

高出力密度化を実現するために、上述のような様々なトランジスタ構造が提案されている。しかし、これらの構造を、ミリ波帯などの高周波数領域に適用する場合には、以下の問題が生じる。

非特許文献１に記載されているフィールドプレート構造では、ゲート電極からドレイン電極側に向けて伸びるフィールドプレートが絶縁膜上に形成されている。そのため、ゲート電極とドレイン電極の間に寄生容量が付加されるので、高周波利得は低下する。さらに、高周波利得は周波数が高くなるにつれて低下する。すなわち、フィールドプレート構造によれば、マイクロ波帯においては高利得を確保できても、ミリ波帯のような高周波領域においては利得が低下してしまう。

また、非特許文献２に記載されているリセス構造では、ゲート電極が半導体に埋め込まれている。そのため、チャネルとゲート電極間距離が短くなり、ゲート電極とソース電極との間の容量が増大する。さらに、埋め込み部の側面における容量付加のため、やはり高周波利得が低下する。

また、例えば窒化物半導体を用いて、特許文献１または２のような、半導体表面が露出している構造のトランジスタを作製すると、電流コラプスと呼ばれる現象により、トランジスタの電流が著しく減少し、高出力密度の実現が困難になる。

さらに、特許文献４〜６に示す構造では、例えばイオン注入法により、半導体層の一部に不純物を導入して絶縁層を形成する。しかし、この方法では形成できる絶縁層の厚みには制限がある。そのため、ミリ波帯における高周波利得を十分に確保できない場合がある。

よって、上述のいずれの構造を採用しても、ミリ波帯における高周波利得の確保と、出力密度の向上を実現することはできない。

本発明は、高い高周波利得と高出力密度とを兼ね備える半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様である半導体装置は、半導体からなる基板と、前記基板上に形成された半導体層と、前記半導体層に接して形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間において、前記半導体層と接するゲート電極と、前記ゲート電極と前記ドレイン電極との間の半導体層に形成された凹部に充填された絶縁体からなる電界緩和層とを少なくとも備えるものである。

本発明の一態様である半導体装置の製造方法は、半導体層を、半導体からなる基板上に形成する工程と、前記半導体層を覆う表面保護膜を形成する工程と、ソース電極及びドレイン電極を前記半導体層に接して形成する工程と、ゲート電極を前記ソース電極と前記ドレイン電極との間に前記半導体層と接して形成する工程と、前記ゲート電極と前記ドレイン電極との間の半導体層に形成された凹部に絶縁体を充填して電界緩和層を形成する工程とを少なくとも備える。

本発明によれば、高い高周波利得と高出力密度とを兼ね備える半導体装置及びその製造方法を提供することができる。

実施の形態１にかかる半導体装置の構成を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態１にかかる半導体装置の製造工程を模式的に示す断面図である。実施の形態２にかかる半導体装置の構成を模式的に示す断面図である。実施の形態３にかかる半導体装置の構成を模式的に示す断面図である。実施の形態４にかかる半導体装置の構成を模式的に示す断面図である。非特許文献１にかかる半導体装置の構成を模式的に示す断面図である。

以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
まず、実施の形態１にかかるＦＥＴ１００の構成について説明する。図１は、ＦＥＴ１００の構成を模式的に示す断面図である。ＦＥＴ１００は、Ｓｉからなる基板１上に、窒化物半導体層からなるバッファ層２、ＧａＮからなるチャネル層３、ＡｌＧａＮからなる電子供給層４が順に形成されている。

電子供給層４の一部には、凹部５が設けられ、その凹部５を埋め込むように、ＳｉＮからなる電界緩和層１１が形成されている。

また、電子供給層４とオーム性接触するソース電極６及びドレイン電極７が形成されている。さらに、電子供給層４とショットキー性接触し、さらに電界緩和層１１とも接触するゲート電極８が形成されている。

ソース電極６とゲート電極８との間の電子供給層４は表面保護膜２１で覆われている。また、ゲート電極８とドレイン電極７との間の電子供給層４及び電界緩和層１１も、表面保護膜２１で覆われている。

次に、ＦＥＴ１００の製造方法について説明する。図２Ａ〜Ｆは、ＦＥＴ１００の製造工程を模式的に示す断面図である。まず、図２Ａに示すように、例えば、有機金属気相エピタキシ成長法によって、基板１上に、バッファ層２、チャネル層３、電子供給層４を順に成長させる。

次に、図２Ｂに示すように、電子供給層４とオーム性接触する、Ｔｉ／Ａｌ等の金属からなるソース電極６及びドレイン電極７を形成する。

次に、図２Ｃに示すように、例えば、塩素系ガスを用いたドライエッチングにより、電子供給層４の一部を除去し、深さ５ｎｍ程度の凹部５を形成する。ここで、凹部５の長さは、ゲート電極８と重複し、かつゲート電極８のドレイン電極７側端部を包含できる長さであればよい。

続いて、図２Ｄに示すように、例えば、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、凹部５を埋め込み、電界緩和層１１を形成する。

次に、図２Ｅに示すように、例えば、プラズマＣＶＤ法により、厚さ１００ｎｍ程度の電子供給層４と電界緩和層１１とを覆う、表面保護膜２１を堆積させる。

さらに、図２Ｆに示すように、例えば、フッ素系ガスを用いたドライエッチングにより、ゲート電極８を形成する領域の表面保護膜２１を除去して、開口部９を形成する。

そして、開口部９に、例えば電子線蒸着法により、電子供給層４とショットキー性接触する、Ｎｉ／Ａｕ等の金属からなるゲート電極８形成して、図１に示すＦＥＴ１００を得ることができる。

なお、図示しないが、ソース電極６からゲート電極８を含みドレイン電極７にいたる領域以外は、２次元電子ガスが発生しないよう、アイソレーション化がなされている。

本構成によれば、電子供給層４に凹部５を設け、その凹部５を絶縁材料で充填しているので、ゲート電極８のドレイン側端部における電界集中が緩和される。よって、より高電圧での動作が可能となり、高出力密度化を実現することができる。

また、本構成によれば、電界緩和層１１とゲート電極８とがオーバーラップして形成されている部分が存在する。そのため、実効的なゲート長が短縮され、その結果として高周波利得を向上させることができる。

なお、凹部５の深さは、ドレイン電流が流れることができれば、任意の深さでよい。なお、凹部５がない場合に比べて、ドレイン電流が大きく減少しない程度の深さであればよりよい。これにより、チャネル抵抗の増大を抑え、高周波利得の低下を抑えることが可能となる。

実施の形態２
次に、実施の形態２にかかるＦＥＴ２００について説明する。以下で、ＦＥＴ２００の構成について説明する。図３は、ＦＥＴ２００の構成を模式的に示す断面図である。ＦＥＴ２００は、ＳｉＮからなる電界緩和層１２が、図１に示すＦＥＴ１００よりもドレイン電極側に寄っており、ゲート電極８とオーバーラップしていない。その他の構成については図１と同様であるので、説明を省略する。

また、ＦＥＴ２００の製造方法について説明する。電界緩和層１２を形成する位置が、図１に示す電界緩和層１１の位置と異なる他は、実施の形態１にかかる製造工程と同様であるので、説明を省略する。

実施の形態１にかかるＦＥＴ１００では、ゲート長には、凹部５を形成する際の位置決め精度に依存するばらつきが発生する。よって、この位置決め精度に影響されないよう、製造歩留まりの確保に細心の注意を払う必要がある。しかし、本構成によれば、凹部５を形成する際の位置決め精度にかかわらず、一定のゲート長とすることができる。従って、ゲート長ばらつきにより生じる高周波利得のばらつきを抑えることが可能となり、より量産性に優れた半導体装置を得ることができる。

実施の形態３
次に、実施の形態３にかかるＦＥＴ３００について説明する。以下で、ＦＥＴ３００の構成について説明する。図４は、ＦＥＴ３００の構成を模式的に示す断面図である。図４では、図１に示すＳｉＮからなる表面保護膜２１に代えて、窒化アルミニウム（以下、ＡｌＮ）からなる表面保護膜２２が形成されている。その他の構成については図１と同様であるので、説明を省略する。

また、ＦＥＴ３００の製造方法について説明する。ＦＥＴ１００における表面保護膜２１が、スパッタにより形成された表面保護膜２２に置き換わっている他は、実施の形態１にかかる製造工程と同様であるので、説明を省略する。

ＡｌＮは、ＳｉＮに比べて熱伝導率が大きい。従って、高い高周波利得と高出力密度を実現しつつ、デバイス動作時に発生する熱を効率的に放散させることができる半導体装置を得ることができる。

実施の形態４
次に、実施の形態４にかかるＦＥＴ４００について説明する。以下で、ＦＥＴ４００の構成について説明する。図５は、ＦＥＴ４００の構成を模式的に示す断面図である。図５では、図１に示すＳｉＮからなる電界緩和層１１に代えて、酸化シリコン（以下、ＳｉＯ_２）からなる電界緩和層１３が形成されている。その他の構成については、図１と同様であるので、説明を省略する。

また、ＦＥＴ４００の製造方法について説明する。ＦＥＴ１００における電界緩和層１１が、プラズマＣＶＤ法により形成された電界緩和層１３に置き換わっている他は、実施の形態１にかかる製造工程と同様であるので、説明を省略する。

ＳｉＯ_２はＳｉＮに比べて誘電率が小さい。よって、ゲート電極８とドレイン電極７との間の容量をより低減することができる。従って、本構成によれば、より高周波利得を向上させた半導体装置を得ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能であり、上記の実施の形態はそれぞれ組み合わせて使用することが可能である。例えば、実施の形態３におけるＡｌＮからなる表面保護層を形成し、さらに実施の形態４におけるＳｉＯ_２からなる電界緩和層を形成してもよい。

また、実施の形態２における電界緩和層の組成をＳｉＯ_２としてもよいし、表面保護層の組成をＡｌＮとしてもよい。さらに、これらを組み合わせてもよい。

電界緩和層に用いる絶縁材料は、ＳｉＮ及びＳｉＯ_２に限られず、半導体層よりも誘電率が小さければ、酸窒化シリコンなどの他の絶縁材料を用いてもよい。

表面保護膜に用いる絶縁材料は、ＳｉＮ及びＡｌＮに限られず、大きな熱伝導率を有する他の絶縁材料を用いてもよい。

１基板
２バッファ層
３チャネル層
４電子供給層
５凹部
６ソース電極
７ドレイン電極
８ゲート電極
９開口部
１１、１２、１３電界緩和層
２１、２２表面保護膜
５１炭化シリコン基板
５２バッファ層
５３チャネル層
５４電子供給層
５５窒化シリコン（ＳｉＮ）膜
５６ソース電極
５７ドレイン電極
５８ゲート電極
５９フィールドプレート
１００、２００、３００、４００電界効果型トランジスタ（ＦＥＴ）

Claims

半導体からなる基板と、
前記基板上に形成された半導体層と、
前記半導体層に接して形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層の上方において、前記半導体層と接するゲート電極と、
前記ゲート電極と前記ドレイン電極との間の半導体層に形成された凹部に充填された絶縁体からなる電界緩和層と、
前記ソース電極と前記ゲート電極との間及び前記ゲート電極と前記ドレイン電極との間の前記半導体層を覆う表面保護膜と、を備え、
前記電界緩和層と、前記表面保護膜とは、独立して形成され、
前記電界緩和層の上面は前記ゲート電極の下面の一部と接することを特徴とする、
半導体装置。
前記電界緩和層は前記半導体層よりも誘電率が小さいことを特徴とする、
請求項１に記載の半導体装置。
前記電界緩和層は窒化シリコンまたは酸化シリコンからなることを特徴とする、
請求項２に記載の半導体装置。
前記表面保護膜は絶縁体からなることを特徴とする、
請求項１乃至３のいずれか一項に記載の半導体装置。
前記表面保護膜は窒化シリコンからなることを特徴とする、
請求項４に記載の半導体装置。
前記表面保護膜は前記電界緩和層よりも熱伝導率が大きいことを特徴とする、
請求項４に記載の半導体装置。
前記表面保護膜は窒化アルミニウムからなることを特徴とする、
請求項４に記載の半導体装置。
前記ソース電極及び前記ドレイン電極は前記半導体層とオーム性接触していることを特徴とする、
請求項１乃至７のいずれか一項に記載の半導体装置。
前記ゲート電極は前記半導体層とショットキー性接触していることを特徴とする、
請求項１乃至８のいずれか一項に記載の半導体装置。
前記半導体層は、
前記基板と前記半導体層とを格子整合させるバッファ層と、
前記バッファ層上に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層とを備える、
請求項１乃至９のいずれか一項に記載の半導体装置。
前記バッファ層は窒化物半導体からなることを特徴とする、
請求項１０に記載の半導体装置。
前記チャネル層は窒化ガリウムからなることを特徴とする、
請求項１０又は１１に記載の半導体装置。
前記電子供給層は窒化アルミニウムガリウムからなることを特徴とする、
請求項１０乃至１２のいずれか一項に記載の半導体装置。
前記基板は、シリコンからなることを特徴とする、
請求項１乃至１３のいずれか一項に記載の半導体装置。
半導体層を、半導体からなる基板上に形成する工程と、
前記半導体層を覆う表面保護膜を形成する工程と、
ソース電極及びドレイン電極を前記半導体層に接して形成する工程と、
前記ソース電極と前記ドレイン電極との間に前記半導体層と接するように、ゲート電極を前記半導体層の上方に形成する工程と、
前記ゲート電極と前記ドレイン電極との間の半導体層に形成された凹部に絶縁体を充填して、上面が前記ゲート電極の下面の一部と接する電界緩和層を、前記表面保護膜とは独立して形成する工程と、を備える、
半導体装置の製造方法。