CN100388441C - 制作双扩散漏极的方法 - Google Patents

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Abstract

本发明揭露了一种制作双扩散漏极的方法。本发明利用单一种类掺质而非传统的两种掺质来形成双扩散漏极。首先进行一次轻掺杂离子布植过程。接着执行一第一热过程以驱入(Drive In)掺质。再者执行一重掺杂离子布植过程。最后进行一第二热过程以形成双扩散漏极。

Description

制作双扩散漏极的方法
发明领域:
本发明是关于一种制作双扩散漏极的方法,特别是一种以单一种类掺质制作双扩散漏极的方法。
发明背景:
在高密度的集成电路的制造中,金属氧化物半导体场效应电晶体(MOSFET)技术是其特征在于,最重要的技术之一。当元件尺寸日趋微小化,源极与漏极的接合深度必须越作越浅。不过浅接合深度必须对应高的掺质浓度,而高的掺质浓度却会造成元件通道邻近漏极的电场强度升高。高电场强度会引起元件通道中的电子获得能量并射入栅极氧化层中。这种现象即为热电子效应。热电子效应会造成元件失效减低元件的可靠度。
一种解决元件通道邻近漏极的电场强度升高所引起热电子效应的方法为在漏极元件通道界面处形成具梯度改变的掺质浓度。其特征在于,一种方式即常见的轻掺杂漏极(LDD)。在一底材中元件通道邻近漏极处先掺杂较低的浓度的掺质,再接着再掺杂较高的浓度的掺质以形成传统的源极与漏极。元件通道邻近漏极处即轻掺杂漏极的电场值可因此调至较小值,可有效减低热电子效应。
一种解决元件通道邻近漏极的电场强度升高所引起热电子效应的方法为使用双扩散漏极(DDD)。在双扩散漏极的形成中,是使用两种掺质以相同的布植罩幕掺入底材中。通常首先布植磷离子接着再布植砷离子。由于磷离子扩散得较快,故于扩散回火中会扩散的较广较深,因此浓度较后续布植的砷离子低。不过使用两种不同的掺质却会增加双扩散漏极过程的复杂度。
有鉴于上述传统过程的缺点,因此有必要发展出一种新颖进步的结构与过程以克服传统过程的缺点。而本发明正能符合这样的需求。
发明内容:
本发明之一目的为提供一种以单一种类掺质而不是传统的两种掺质来制作双扩散漏极的方法。
本发明之另一目的为提供一种过程较简单且成本较低的制作双扩散漏极的方法。
为了达成上述之目的,本发明利用一种制作双扩散漏极的方法,此方法至少包含下列步骤:提供一底材,该底材具有一栅极于其上;执行一第一离子布植过程于该底材上;执行一第一热过程;执行一第二离子布植过程,其特征在于,该第一离子布植过程与该第二离子布植过程的掺质相同且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;及执行一第二热过程以形成一双扩散漏极。
本发明的另一种制作双扩散漏极的方法,该方法至少包含下列步骤:提供一底材,该底材具有一栅极与一紧邻于该栅极侧壁之间隙壁于其上;进行一第一离子布植过程于该底材上;进行一第一热过程于800℃至1000℃之间;进行一第二离子布植过程,其中该第一离子布植过程与该第二离子布植过程的掺质相同,且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;以及进行一第二热过程于800℃至1000℃之间,以形成一双扩散漏极。
本发明的一种制作双扩散漏极的方法,该方法至少包含下列步骤:提供一底材,该底材具有一栅极与一紧邻于该栅极侧壁之间隙壁于其上;进行一第一离子布植过程于该底材上;进行一第一热过程于800℃至1000℃之间,过程时间为10秒至60秒之间;进行一第二离子布植过程,其中该第一离子布植过程与该第二离子布植过程的掺质相同且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;以及进行一第二热过程于800℃至1000℃之间,过程时间为10秒至60秒之间,以形成一双扩散漏极。
附图说明:
为了能让本发明上述之其他目的、特征、和优点能更明显易懂,下文特举一较佳实施例,并配合附图详细说明如下:
图1A显示执行一轻掺杂过程于一底材包含一栅极与一间隙壁以形成一扩散区于底材内的结果;
图1B显示依序执行一第一热过程于图1A所示的底材上以驱入掺质与一重掺杂过程的结果;以及
图1C显示执行一第二热过程于图1B所示的底材上以双扩散漏极(DDD)区的结果。
具体实施方式:
在此必须说明的是以下描述的过程步骤及结构并不包含完整的过程。本发明可以通过各种集成电路过程技术来实施,在此仅提及了解本发明所需的过程技术。以下将根据本发明所附图示做详细的说明,请注意图示均为简单的形式且未依照比例描绘,而尺寸均被夸大以利于了解本发明。
参考图1A所示,显示一栅极102与一间隙壁104形成于一底材100上。如图1A所示,执行一轻掺杂(N-或P-)过程于底材100上以形成一扩散区106于底材100内。此底材100至少包含但不限于一具有<100>晶格方向的硅底材。栅极102至少包含一多晶硅栅极与一栅极氧化层,此栅极氧化层未图示于图1A中。间隙壁104至少包含一氧化硅间隙壁或氮化硅间隙壁,间隙壁104亦可省略。布植的掺质至少包含N型掺质如砷与磷以及P型掺质如硼与BF2
参考图1B所示,显示执行一第一热过程于图1A所示的底材100上以驱入扩散区106的掺质以形成扩散区108,接着一重掺杂(N+或P+)过程于底材100上以形成一扩散区110于底材100内。第一热过程的温度以约800℃至约1000℃之间较佳。第一热过程的过程时间以约10秒至约60秒之间较佳。重掺杂(N+或P+)过程的掺质与轻掺杂(N-或P-)过程的掺质是相同且该重掺杂过程的掺质剂量高于轻掺杂过程的掺质剂量。布植的掺质至少包含N型掺质如砷与磷以及P型掺质如硼与BF2
参考图1C所示,显示执行一第二热过程于图1B所示的底材100上以形成扩散区112与扩散区114,扩散区112与扩散区114即为双扩散漏极(DDD)区。第二热过程的过程温度与过程时间均较第一热过程低与短。第二热过程的温度以约800℃至约1000℃之间较佳。第二热过程的过程时间以约10秒至约60秒之间较佳。
上述有关发明的详细说明仅为范例并非限制。其他不脱离本发明的精神的等效改变或修饰均应包含在本发明的权利要求之内。

Claims (10)

1.一种制作双扩散漏极的方法,该方法至少包含下列步骤:
提供一底材,该底材具有一栅极于其上;
进行一第一离子布植过程于该底材上;
进行一第一热过程;
进行一第二离子布植过程,其中该第一离子布植过程与该第二离子布植过程的掺质相同,且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;以及
进行一第二热过程以形成一双扩散漏极。
2.根据权利要求1所述的制作双扩散漏极的方法,其特征在于,上述的该第一热过程的温度于800℃至1000℃之间。
3.根据权利要求1所述的制作双扩散漏极的方法,其特征在于,上述的该第二热过程的温度于800℃至1000℃之间。
4.一种制作双扩散漏极的方法,该方法至少包含下列步骤:
提供一底材,该底材具有一栅极与一紧邻于该栅极侧壁之间隙壁于其上;
进行一第一离子布植过程于该底材上;
进行一第一热过程于800℃至1000℃之间;
进行一第二离子布植过程,其中该第一离子布植过程与该第二离子布植过程的掺质相同,且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;以及
进行一第二热过程于800℃至1000℃之间,以形成一双扩散漏极。
5.根据权利要求4所述的制作双扩散漏极的方法,其特征在于,上述的该掺质至少包含N型掺质。
6.根据权利要求4所述的制作双扩散漏极的方法,其特征在于,上述的该掺质至少包含P型掺质。
7.根据权利要求5所述的制作双扩散漏极的方法,其特征在于,上述的该N型掺质至少包含砷离子。
8.根据权利要求6所述的制作双扩散漏极的方法,其特征在于,上述的该P型掺质至少包含硼离子。
9.一种制作双扩散漏极的方法,该方法至少包含下列步骤:
提供一底材,该底材具有一栅极与一紧邻于该栅极侧壁之间隙壁于其上;
进行一第一离子布植过程于该底材上;
进行一第一热过程于800℃至1000℃之间,过程时间为10秒至60秒之间;
进行一第二离子布植过程,其中该第一离子布植过程与该第二离子布植过程的掺质相同且该第二离子布植过程的掺质剂量高于该第一离子布植过程的掺质剂量;以及
进行一第二热过程于800℃至1000℃之间,过程时间为10秒至60秒之间,以形成一双扩散漏极。
10.根据权利要求9所述的制作双扩散漏极的方法,其特征在于,上述的该掺质至少包含磷离子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593681B (zh) * 2008-05-26 2011-07-06 中芯国际集成电路制造(北京)有限公司 减小nmos器件栅极诱导漏极漏电流的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4744859A (en) * 1986-10-23 1988-05-17 Vitelic Corporation Process for fabricating lightly doped drain MOS devices
US5164801A (en) * 1986-08-29 1992-11-17 Kabushiki Kaisha Toshiba A p channel mis type semiconductor device
US5565369A (en) * 1993-09-03 1996-10-15 United Microelectronics Corporation Method of making retarded DDD (double diffused drain) device structure
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
CN1183638A (zh) * 1996-11-27 1998-06-03 Lg半导体株式会社 半导体器件的制造方法
US5817564A (en) * 1996-06-28 1998-10-06 Harris Corporation Double diffused MOS device and method
US5907181A (en) * 1995-06-09 1999-05-25 Samsung Electronics Co., Ltd. Tapered dielectric microelectronic structures and associated methods
US5920774A (en) * 1998-02-17 1999-07-06 Texas Instruments - Acer Incorporate Method to fabricate short-channel MOSFETS with an improvement in ESD resistance
US6251717B1 (en) * 1998-09-30 2001-06-26 Advanced Micro Devices, Inc. Viable memory cell formed using rapid thermal annealing

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164801A (en) * 1986-08-29 1992-11-17 Kabushiki Kaisha Toshiba A p channel mis type semiconductor device
US4744859A (en) * 1986-10-23 1988-05-17 Vitelic Corporation Process for fabricating lightly doped drain MOS devices
US5565369A (en) * 1993-09-03 1996-10-15 United Microelectronics Corporation Method of making retarded DDD (double diffused drain) device structure
US5907181A (en) * 1995-06-09 1999-05-25 Samsung Electronics Co., Ltd. Tapered dielectric microelectronic structures and associated methods
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US5817564A (en) * 1996-06-28 1998-10-06 Harris Corporation Double diffused MOS device and method
CN1183638A (zh) * 1996-11-27 1998-06-03 Lg半导体株式会社 半导体器件的制造方法
US5920774A (en) * 1998-02-17 1999-07-06 Texas Instruments - Acer Incorporate Method to fabricate short-channel MOSFETS with an improvement in ESD resistance
US6251717B1 (en) * 1998-09-30 2001-06-26 Advanced Micro Devices, Inc. Viable memory cell formed using rapid thermal annealing

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