CN100468658C - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，在现有的半导体装载的制造方法中，在形成LOCOS氧化膜后，使用LOCOS氧化膜的鸟嘴形成漏极扩散层，因此，存在漏极扩散层的位置精度差的问题。在本发明的半导体装置的制造方法中，在外延层(4)上面堆积多晶硅膜(9)及氮化硅膜(10)。构图为在形成LOCOS氧化膜(14)的区域残留多晶硅膜(9)及氮化硅膜(10)。而且，将多晶硅膜(9)及氮化硅膜(10)的台阶作为对准标记使用，形成作为漏极区域的扩散层(11)。然后，形成LOCOS氧化膜(14)。通过该制造方法，可不受LOCOS氧化膜的形状影响，而高位置精度地形成扩散层(11)。

Description

半导体装置的制造方法
技术领域
本发明涉及为提高耐压特性及降低ON时的电阻值，而高精度地形成漏极区域的技术。
背景技术
在现有的半导体装置的制造方法中有如下制法，在由二重扩散结构形成的漏极区域，首先形成LOCOS(Local Oxidation of Silicon)氧化膜。此时，稍稍倾斜且较大地形成位于漏极区域侧的LOCOS氧化膜的鸟嘴(バ一ズビ一ク)形状。然后，利用LOCOS氧化膜的鸟嘴形状，以高加速电压从LOCOS氧化膜上面离子注入杂质并使其扩散。通过该制造方法，形成漏极区域的深度扩散的低浓度扩散层。然后，通过使用LOCOS氧化膜利用自对准技术，从低浓度扩散层表面注入杂质，形成漏极区域的高浓度扩散层(例如参照专利文献1)。
专利文献1:特开2003-309258号公报(第8-10页、第5-9图)
如上所述，在现有的半导体装置的制造方法中，在形成LOCOS氧化膜的区域的外延层表面选择性地形成氧化硅膜及氮化硅膜。然后，在形成LOCOS氧化膜后，通过从该LOCOS氧化膜的鸟嘴上面进行离子注入，形成漏极区域。因此，由于LOCOS氧化膜形成时的掩模偏移或鸟嘴部的膜厚、形状等而在漏极区域的形成区域产生偏差，存在对位精度不良的问题。
另外，当漏极区域形成到与源极区域重叠而形成的反向栅区域的附近时，产生耐压特性劣化的问题。另一方面，当漏极区域从该反向栅区域向远方形成时，存在导通时的电阻值增大的问题。即，漏极区域需要考虑耐压特性及导通时的电阻值等，高精度地形成。但是，如上所述，由于漏极区域的对位精度不好，故存在难于实现所希望的耐压特性及所希望的导通时的电阻值的问题。
另外，在外延层表面首先堆积形成LOCOS氧化膜时的氧化硅膜及氮化硅膜。然后，在形成LOCOS氧化膜后，除去氧化硅膜及氮化硅膜，堆积栅极氧化膜、栅极电极用多晶硅。根据该制造方法，存在制造工艺复杂，制造成本高的问题。
发明内容
本发明是鉴于上述的各情况而开发的，在本发明的半导体装置的制造方法包括:在半导体层表面形成绝缘层并选择性地除去所述绝缘层，以在该半导体层上形成场氧化膜的区域设置开口部的工序；在所述半导体层表面堆积抗蚀剂后，将所述绝缘层的台阶作为对准标记使用，选择性地除去所述抗蚀剂，以所述抗蚀剂为掩模，形成漏极扩散层的工序；使用所述绝缘层，从所述半导体层表面形成所述场氧化膜，在除去所述绝缘层的一部分后，以至少其一端侧配置在所述场氧化膜上方的方式形成栅极电极的工序；以一部分配置在所述栅极电极的另一端侧下方的方式形成反向栅扩散层，从该反向栅扩散层表面形成源极扩散层的工序。因此，在本发明中，在形成场氧化膜前，将场氧化膜形成用绝缘层作为对准标记，形成漏极扩散层。利用该制造方法，可高位置精度地形成漏极扩散层。
另外，在本发明的半导体装置的制造方法中，在形成所述反向栅扩散层的工序中，使用所述栅极电极的另一端并通过自对准技术形成栅极扩散层。因此，在本发明中，使用栅极电极利用自对准技术形成反向栅极扩散层。通过该制造方法，可高位置精度地配置漏极扩散层和反向栅扩散层，可实现所希望的耐压及所希望的导通电阻值。
在本发明的半导体装置的制造方法中，所述绝缘层为在所述半导体层表面顺序堆积栅极氧化膜、第一硅膜及氮化硅膜的绝缘层，在选择性地除去所述绝缘层的工序中，对准所述场氧化膜的形成区域除去所述第一硅膜及所述氮化硅膜。因此，在本发明中，作为栅极氧化膜、栅极电极使用的第一硅膜被作为形成场氧化膜时的掩模使用。通过该制造方法，可将制造工序简化，可抑制制造成本。
在本发明的半导体装置的制造方法中，在除去所述绝缘层的一部分的工序中，在形成所述场氧化膜后，除去所述氮化硅膜。因此，在本发明中，将栅极氧化膜在由硅膜覆盖的状态下，作为形成场氧化膜时的绝缘层使用。通过该制造方法，在半导体层表面堆积栅极氧化膜时，可通过设置所希望的膜厚，防止栅极氧化膜过分地成长。
在本发明的半导体装置的制造方法中，在形成所述栅极电极的工序中，在除去所述氮化硅膜后，在所述半导体层上面堆积第二硅膜，将所述场氧化膜的台阶作为对准标记使用而形成栅极电极。因此，在本发明中，可对漏极扩散层高位置精度地形成栅极电极。而且，可对漏极扩散层高位置精度地形成通过使用栅极电极利用自对准技术形成的反向栅扩散层。
在本发明中，将作为形成场氧化膜的掩模使用的绝缘层的台阶作为对准标记利用，形成漏极扩散层。此时，在形成场氧化膜的工序的前工序中，可形成漏极扩散层。通过该制造方法，可不受场氧化膜的形状等影响，而高位置精度地形成漏极扩散层。
在本发明中，使用场氧化膜的台阶构图栅极电极。而且，使用该栅极电极的另一端，通过自对准技术形成反向栅扩散层。通过该制造方法，可高位置精度地配置漏极扩散层和反向栅扩散层，可实现所希望的耐压特性及所希望的导通时的电阻值。
在本发明中，作为栅极氧化膜、栅极电极使用的硅膜被作为形成场氧化膜时的绝缘层使用。然后，使用栅极氧化膜及硅膜形成栅极电极。通过该制造方法，可将制造工序简化，可抑制制造成本。
在本发明中，在半导体表面堆积栅极氧化膜后，由作为栅极电极使用的硅膜覆盖栅极氧化膜。然后，在硅膜上面进一步堆积硅膜，使栅极电极达到所希望的膜厚。通过该制造方法，可防止栅极氧化膜过分地成长，可将栅极氧化膜的膜厚维持在所希望的厚度。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8(A)是说明本发明实施例的半导体装置的耐压特性的图，(B)是说明本发明实施例的半导体装置的导通电阻值的图。
符号说明
1     P型单晶硅衬底
2     N型埋入扩散层
4     N型外延层
8　　 氧化硅膜
9     多晶硅膜
10    氮化硅膜
11    N型扩散层
12    光致抗蚀剂
13    开口部
15    多晶硅膜
16    硅化钨膜
17    氧化硅膜
18    栅极电极
21    P型扩散层
具体实施方式
下面，参照图1～图7详细说明本发明一实施例的半导体装置的制造方法。
图1～图7是用于说明本实施例的半导体装置的制造方法的剖面图。另外，在以下的说明中，对由分离区域区分的在一个元件形成区域形成例如N沟道型MOS晶体管的情况进行说明，但不限于该情况。例如，也可以是在其它元件形成区域形成P沟道型MOS晶体管、NPN型晶体管、纵型PNP晶体管等，形成半导体集成电路装置的情况。
首先，如图1所示，准备P型单晶硅衬底1。从衬底1表面，使用公知的光刻技术，离子注入N型杂质，例如磷(P)，形成N型埋入扩散层2。然后，从衬底1表面，使用公知的光刻技术离子注入P型杂质例如硼(B)，形成P型埋入扩散层3。然后，将衬底1配置在外延成长装置支持器(サセプタ)上。然后，通过灯加热，给予衬底1例如1200℃程度的高温，同时，向反应管内导入SiHCl3气体和H2气体。通过该工序，在衬底1上成长例如比电阻0.1～2.0Ω·cm、厚度0.5～1.5μm程度的外延层4。
另外，本实施例中的衬底1及外延层4对应本发明的半导体层。而且，在本实施例中，表示在衬底1上形成有一层外延层4的情况，但不限于此。例如作为本发明的半导体层，可以仅是衬底的情况，还可以为在衬底上面层极多层外延层的情况。另外，衬底还可以为N型单晶硅衬底、化合物半导体衬底。
其次，如图2所示，从外延层4表面，使用公知的光刻技术离子注入N型杂质例如磷(P)，形成N型扩散层5。然后，从外延层4表面，使用公知的光刻技术离子注入P型杂质例如硼(B)，形成P型扩散层6。而且，通过将P型埋入扩散层3和P型扩散层6连接，形成分离区域7。如上所述，通过分离区域7，衬底1及外延层4被区分成多个岛区域。然后，在外延层4表面顺序堆积氧化硅膜8、多晶硅膜9、氮化硅膜10。
另外，本实施例中的氧化硅膜8、多晶硅膜9及氮化硅膜10对应本发明的绝缘层。本实施例中的多晶硅膜10对应本发明的第一硅膜。
其次，如图3所示，选择性地除去多晶硅膜9及氮化硅膜10，以在形成LOCOS氧化膜14(参照图14)的部分设置开口部。此时，图中未图示，但在划线区域，在形成N型埋入扩散层2时，在衬底1表面形成台阶。而且，将该台阶作为对准标记利用，多晶硅膜9及氮化硅膜10被选择性地除去。然后，将用于形成作为漏极区域使用的N型扩散层11的光致抗蚀剂12堆积在外延层4表面。然后，使用公知的光刻技术，在形成N型扩散层11的区域形成开口部13。
此时，如上所述，多晶硅膜9及氮化硅膜10配合LOCOS氧化膜14的形成区域进行构图配置。而且，开口部13利用作为对准标记使用、配置于划线区域的多晶硅膜9及氮化硅膜10的台阶而形成。然后，以光致抗蚀剂12为掩模，离子注入N型杂质例如磷(P)，形成N型扩散层11。
通过该制造方法，N型扩散层11可通过在形成LOCOS氧化膜14之前进行离子注入来形成。即，可不从LOCOS氧化膜14的鸟嘴上面进行离子注入，而形成N型扩散层11，故不会被LOCOS氧化膜的鸟嘴厚度、形状等所左右。其结果可在所希望的区域高位置精度地形成N型扩散层11。
另外，本实施例中的N型扩散层11对应本发明的漏极扩散层。另外，本实施例中的LOCOS氧化膜14对应本发明的场氧化膜，但不限于利用LOCOS法形成的情况。也可以为本发明的场氧化膜利用可形成厚的热氧化膜的制造方法形成的情况。
其次，如图4所示，将多晶硅膜9及氮化硅膜10作为掩模使用，从氧化硅膜8上，以例如800～1200℃程度进行蒸汽氧化，由此，进行氧化膜附着。此时，在形成有多晶硅膜9及氮化硅膜10的部分的一部分形成鸟嘴。另外，在LOCOS氧化膜14的平坦部，其膜厚为例如3000～5000
Figure C200510107637D0008091639QIETU
程度。特别是，在分离区域7上，通过形成LOCOS氧化膜14，进一步将元件间分离。然后，除去残留于LOCOS氧化膜14间的氮化硅膜10。
其次，在外延层4上面顺序堆积多晶硅膜15、硅化钨膜16及氧化硅膜17，以覆盖残留的氧化硅膜8、多晶硅膜9上面。此时，残留于外延层4表面的氧化硅膜8作为栅极氧化膜使用。另外，在残留的多晶硅膜9上面进一步堆积多晶硅膜15及硅化钨膜16，形成用于作为栅极电极使用的所希望的膜厚。另外，图4中一体显示多晶硅膜9和多晶硅膜15。
即，在本实施例中，将作为栅极氧化膜使用的氧化硅膜8及作为栅极电极使用的多晶硅膜9兼用作形成LOCOS氧化膜14时的掩模。通过该制造方法，可省略堆积并除去形成LOCOS氧化膜14时使用的氧化硅膜的工序，可将制造工序简化，抑制制造成本。
另外，在形成氧化硅膜8后，在其上面堆积多晶硅膜9，由此，可利用多晶硅膜9保护氧化硅膜8。而且，氧化硅膜8的膜厚维持在适用于作为栅极氧化膜使用的范围。
另外，本实施例中的多晶硅膜15及硅化钨膜16对应本发明的第二硅膜。但是，第二硅膜也可以为多晶硅膜15，或仅为硅化钨膜16的情况，另外，只要为可构成栅极电极的膜即可。
其次，如图5所示，选择性地除去多晶硅膜15等，留下作为栅极电极18使用的区域的多晶硅膜15、硅化钨膜16及氧化硅膜17。此时，栅极电极18的一端181侧被配置于LOCOS氧化膜14上面。
然后，在外延层4上面堆积TEOS膜19，在TEOS膜19上面堆积光致抗蚀剂20。使用公知的光刻技术，在光致抗蚀剂20上，在形成作为反向栅区域使用的P型扩散层21的区域形成开口部22。然后，以光致抗蚀剂20为掩模，离子注入P型杂质例如硼(B)，形成P型扩散层21。此时，如图，使用栅极电极18的另一端182侧，通过自对准技术形成P型扩散层21。
如上所述，N型扩散层11利用形成LOCOS氧化膜14时的多晶硅膜9及氮化硅膜10的台阶，在形成LOCOS氧化膜14之前形成。栅极电极18利用作为对准标记用而形成的LOCOS氧化膜的台阶而形成。而且，P型扩散层21使用栅极电极18的另一端182，通过自对准技术形成。通过该制造方法，可相对作为漏极区域使用的N型扩散层11高位置精度地形成P型扩散层21。
另外，本实施例中的P型扩散层21对应本发明的反向栅扩散层。
其次，如图6所示，从外延层4的表面，使用公知的光刻技术离子注入N型杂质例如磷(P)，形成N型扩散层23、24。将N型扩散层23作为源极区域使用，将N型扩散层24作为漏极取出区域使用。如图所示，N型扩散层23、24使用LOCOS氧化膜14，利用自对准技术形成。
最后，如图7所示，在外延层4上，例如在整个面上堆积BPSG(BoronPhospho Glass)膜、SOG(Spin On Glass)膜等作为绝缘层25。然后，利用公知的光刻技术，通过使用例如CHF3+O2系统的气体的干式蚀刻，在绝缘层25上形成接触孔26、27。
其次，在接触孔26、27内壁等形成势垒金属膜28。由钨(W)膜29埋设接触孔26、27内。然后，在W膜29上面利用CVD法堆积铝铜(A1Cu)膜、势垒金属膜，然后，使用公知的光刻技术选择性地除去AlCu膜及势垒金属膜，形成漏极电极30及源极电极31。另外，在图7所示的剖面中，朝向栅极电极的配线层没有图示，但在其它区域与配线层连接。
其次，使用图7及图8说明通过上述制造方法形成的N沟道型MOS晶体管的耐压特性及导通电阻值。图8(A)是表示漏极-源极间的耐压和漏极区域-反向栅区域的间隔距离的偏差量的关系的图。图8(B)是表示导通电阻值和漏极区域-反向栅区域的间隔距离的偏差量的关系的图。
如图7所示，N沟道型MOS晶体管的耐压特性及导通电阻值主要起因于作为漏极区域的N型扩散层11和作为反向栅区域的P型扩散层21的间隔距离W。例如，在以将间隔距离W缩窄的方式配置扩散层11、21的情况下，导通电阻值降低，耐压特性劣化。而在以将间隔距离W加宽的方式配置扩散层11、21的情况下，耐压特性提高，导通电阻值增大。即，N沟道型MOS晶体管的耐压特性和导通电阻值构成对调关系，要考虑两特性，决定所希望的间隔距离W。
首先，在图8(A)中，纵轴表示漏极-源极间的耐压，横轴表示N型扩散层11和P型扩散层21的间隔距离W的偏差量X(μm)。而且，横轴中所希望的间隔距离W以0.0表示，且以正值表示间隔距离W窄的情况，以负值表示间隔距离W宽的情况。实线表示N型扩散层11的杂质导入量为2.0×1012(/cm2)的情况。点划线表示N型扩散层11的杂质导入量为5.0×1012(/cm2)的情况。
如实线所示，在杂质导入量为2.0×1012(/cm2)的情况下，通过使间隔距离W的偏差量X(μm)位于例如-0.8<X<0.1的范围，漏极-源极间的耐压显示60～65(V)范围的特性值。另外，如点划线所示，在杂质导入量为5.0×1012(/cm2)的情况下，通过使间隔距离W的偏差量X(μm)位于例如-0.2<X<0.1的范围，漏极-源极间的耐压显示53～60(V)范围的特性值。即通过实线和点划线的比较可知，形成N型扩散层11时的杂质导入量越多，耗尽层形成区域越窄，耐压特性越差。而在形成N型扩散层11时，若仅考虑耐压特性，则间隔距离W越宽，耐压特性越高。
其次，在图8(B)中，纵轴表示导通电阻值，横轴表示N型扩散层11和P型扩散层21的间隔距离W的偏差量X(μm)。而且，横轴中所希望的间隔距离W以0.0表示，且以正值表示间隔距离W窄的情况，以负值表示间隔距离W宽的情况。实线表示N型扩散层11的杂质导入量为2.0×1012(/cm2)的情况。点划线表示N型扩散层11的杂质导入量为5.0×1012(/cm2)的情况。
如实线和点划线所示可知，形成N型扩散层11时的杂质导入量越多，漏极区域的电阻值越低，导通电阻值也越低。而在形成N型扩散层11时，若仅考虑导通电阻值，则间隔距离W越窄，导通电阻值越低。
使用图7及图8，如上所述，当考虑耐压特性及导通电阻值两者时，在杂质导入量为2.0×1012(/cm2)的情况下，通过使间隔距离W的偏差量X位于-0.2<X<0.1的范围，可维持所希望的耐压特性值且可防止导通电阻值增大。另一方面，在杂质导入量为5.0×1012(/cm2)的情况下，通过使间隔距离W的偏差量X位于-0.2<X<0.1的范围，可维持所希望的耐压特性且可防止导通电阻值增大。也就是说，N型扩散层11和P型扩散层21最好在间隔距离W的偏差量X位于-0.2<X<0.1的范围形成。而且，利用上述半导体装置的制造方法可实现。
另外，在本实施例中，间隔距离W的偏差量X不限于-0.2<X<0.1的范围。例如，在与导通电阻值相比，更加强调耐压特性时，也可有意识地使间隔距离W的偏差量X为负值。而相反在更加强调导通电阻值时，也可有意识地使间隔距离W的偏差量X为正值。另外，在不脱离本发明要旨的范围内可进行各种变更。

Claims (5)

1、一种半导体装置的制造方法，其特征在于，包括:在半导体层表面形成绝缘层，并以在该半导体层上将要形成场氧化膜的区域设置开口部的方式选择性地除去所述绝缘层的工序；在所述半导体层表面堆积抗蚀剂后，将所述绝缘层的台阶作为对准标记使用，选择性地除去所述抗蚀剂，以所述抗蚀剂为掩模，形成漏极扩散层的工序；使用所述绝缘层，从所述半导体层表面形成所述场氧化膜，在除去所述绝缘层的一部分后，以至少其一端侧配置在所述场氧化膜上方的方式形成栅极电极的工序；以其一部分配置在所述栅极电极的另一端侧下方的方式形成反向栅扩散层，并从该反向栅扩散层表面形成源极扩散层的工序。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述反向栅扩散层的工序中，使用所述栅极电极的另一端，通过自对准技术形成栅极扩散层。
3、如权利要求2所述的半导体装置的制造方法，其特征在于，所述绝缘层为在所述半导体层表面顺序堆积栅极氧化膜、第一硅膜及氮化硅膜的绝缘层，在选择性地除去所述绝缘层的工序中，按照所述场氧化膜的形成区域除去所述第一硅膜及所述氮化硅膜。
4、如权利要求3所述的半导体装置的制造方法，其特征在于，在除去所述绝缘层的一部分的工序中，在形成所述场氧化膜后，除去所述氮化硅膜。
5、如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述栅极电极的工序中，在除去所述氮化硅膜后，在所述半导体层上面堆积第二硅膜，将所述场氧化膜的台阶作为对准标记使用而形成栅极电极。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
TWI650848B (zh) 2009-08-07 2019-02-11 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8304830B2 (en) * 2010-06-10 2012-11-06 Macronix International Co., Ltd. LDPMOS structure for enhancing breakdown voltage and specific on resistance in biCMOS-DMOS process
CN102456578B (zh) * 2010-11-03 2013-09-04 凹凸电子（武汉）有限公司 高压晶体管及其制造方法
US8629026B2 (en) * 2010-11-12 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source tip optimization for high voltage transistor devices
US8962397B2 (en) * 2011-07-25 2015-02-24 Microchip Technology Incorporated Multiple well drain engineering for HV MOS devices
US10529812B1 (en) * 2018-10-10 2020-01-07 Texas Instruments Incorporated Locos with sidewall spacer for transistors and other devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267336A (ja) * 1992-03-18 1993-10-15 Toshiba Corp 位置合わせマークを用いた配線層の形成方法
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
KR100267395B1 (ko) * 1997-12-19 2000-10-16 김덕중 이중-확산 모스 트랜지스터 및 그 제조방법
JP3762136B2 (ja) * 1998-04-24 2006-04-05 株式会社東芝 半導体装置
JP3191285B2 (ja) * 1998-06-25 2001-07-23 日本電気株式会社 半導体装置及びその製造方法
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
JP2003168687A (ja) * 2001-11-30 2003-06-13 Nec Electronics Corp 目合わせパターンおよびその製造方法
JP2003257814A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体装置のアライメントマーク形成方法
JP4166031B2 (ja) * 2002-04-17 2008-10-15 三洋電機株式会社 Ｍｏｓ半導体装置およびその製造方法
KR100867574B1 (ko) * 2002-05-09 2008-11-10 페어차일드코리아반도체 주식회사 고전압 디바이스 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability

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Publication number Publication date
US20060068552A1 (en) 2006-03-30
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