CN100505320C - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN100505320C CN100505320C CNB2006100941104A CN200610094110A CN100505320C CN 100505320 C CN100505320 C CN 100505320C CN B2006100941104 A CNB2006100941104 A CN B2006100941104A CN 200610094110 A CN200610094110 A CN 200610094110A CN 100505320 C CN100505320 C CN 100505320C
- Authority
- CN
- China
- Prior art keywords
- diffusion layer
- layer
- zone
- semiconductor device
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 30
- 230000004888 barrier function Effects 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 28
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- -1 aluminium-silicon-copper Chemical compound 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 230000009194 climbing Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
一种半导体装置及其制造方法。在以往的半导体装置中，由于硅表面的结晶缺陷等原因而存在齐纳二极管特性波动的问题。本发明的半导体装置在P型单晶硅衬底(2)上形成N型外延层(4)。在外延层(4)上形成作为阳极区域的P型扩散层(5、6、7、8)以及作为阴极区域的N型扩散层(9)。通过P型扩散层(8)和N型扩散层(9)的PN结区域，构成齐纳二极管(1)。通过该结构，电流路径成为外延层(4)深部，可防止由于外延层(4)表面的结晶缺陷等而引起的齐纳二极管(1)的饱和电压波动。
Description
技术领域
本发明涉及提高齐纳二极管特性的半导体装置及其制造方法。
背景技术
以往的半导体装置，例如，在齐纳二极管中，在硅衬底的下部形成有P型区域。在P型区域上选择地形成有N型埋入扩散层。在N型埋入扩散层之上形成有N型外延层。在N型外延层上邻接形成有P型扩散层和N型扩散层。并且，通过P型扩散层和N型扩散层而构成齐纳二极管的PN结区域(例如参照专利文献1)。
专利文献1：特开2005-197357号公报(第7～8页、第3～4图)
如上所述，在以往的半导体装置中，在N型外延层上形成P型扩散层和N型扩散层，形成齐纳二极管的PN结区域。并且，在P型扩散层及N型扩散层，在其表面及附近区域形成有杂质浓度高的区域。利用该结构，外延层表面及其附近区域的PN结区域主要用作为动作区域，故易受到外延层表面的结晶性的影响。例如，由于进行向外延层离子注入杂质的工序而在外延层表面产生结晶缺陷。其结果，根据外延层表面的结晶状态，具有齐纳二极管的电流特性波动，饱和电压也波动的问题。
并且，在以往的半导体装置的制造方法中，在硅衬底上形成N型外延层之后，在外延层上形成P型扩散层及N型扩散层。此时，P型扩散层及N型扩散层分别通过从外延层表面离子注入而形成。通过该制造方法，在形成P型扩散层及N型扩散层时，分别需要考虑掩模偏移，存在难以缩小器件尺寸的问题。
发明内容
本发明是鉴于上述各问题而研发的，本发明的半导体装置具有半导体层、形成于所述半导体层上的阳极扩散层和阴极扩散层、形成于所述半导体层上面的绝缘层以及形成于所述绝缘层上的接触孔，其特征在于，所述阳极扩散层在所述阴极扩散层的底面的凹陷区域以及其附近区域具有高杂质浓度区域。因此，在本发明中，形成以阴极区域底面的PN结区域为动作区域的齐纳二极管，能够提高电流能力，抑制饱和电压的波动。
另外，本发明的半导体装置中，所述阴极扩散层的凹陷区域至少形成在所述接触孔的整个开口区域上。因此，本发明中，与接触孔的开口形状匹配，形成作为主要动作区域的PN结区域，能够缩小器件尺寸。
另外，本发明的半导体装置中，形成于所述凹陷区域的PN结区域形成在距所述半导体层表面大于或等于1μm深的区域。因此，本发明中，通过在半导体层内形成成为主要的动作区域的PN结区域，能够避免在半导体层表面及其附近区域形成的结晶缺陷的影响。
另外，本发明的半导体装置的制造方法，包括如下工序：在半导体层上形成阳极扩散层，使形成区域与所述阳极扩散层的一部分重叠而形成阴极扩散层；在所述半导体层上面形成绝缘层，并在所述绝缘层上形成接触孔之后，使所述阴极扩散层上的所述接触孔开口而在所述绝缘层上形成抗蚀剂掩模；经由所述开口的接触孔而在所述阴极扩散层上进行离子注入，在所述阴极扩散层的底面及其附近区域形成所述阳极扩散层的高杂质浓度区域。因此，本发明中，通过经由接触孔而在阴极扩散层的底面上形成阳极扩散层的高杂质浓度区域，能够降低掩模偏移量，缩小器件尺寸。
另外，在本发明的半导体装置的制造方法中，在形成所述高杂质浓度区域的工序中，通过加速电压使被离子注入的杂质穿透所述阴极扩散层。因此，本发明中，通过经由接触孔而形成阳极扩散层的高杂质浓度区域，能够提高齐纳二极管的电流能力，抑制饱和电压的波动。
本发明中，用作为阳极区域的P型扩散层的高杂质浓度区域形成在用作为阴极区域的N型扩散层的底面及其附近区域。通过该结构，齐纳二极管的主要动作区域成为外延层深部，能够提高电流能力，抑制饱和电压的波动。
另外，在本发明中，与阴极区域上的接触孔的开口形状匹配而形成用作为阳极区域的P型扩散层的高杂质浓度区域。通过该结构，能够位置精度良好地形成高杂质浓度区域，可缩小器件尺寸。
另外，在本发明中，形成阴极区域之后，经由阴极区域上的接触孔而形成用作为阳极区域的P型扩散层的高杂质浓度区域。通过该制造方法，能够位置精度良好地形成P型扩散层的高杂质浓度区域，可缩小器件尺寸。
另外，在本发明中，以在阴极区域的底面及其附近区域形成P型扩散层的高杂质浓度区域的条件，离子注入杂质。通过该制造方法，齐纳二极管的主要动作区域成为外延层深部，能够提高电流能力，可抑制饱和电压的波动。
附图说明
图1(A)、(B)是说明本发明实施方式的半导体装置的剖面图；
图2是说明本发明实施方式的半导体装置的制造方法的剖面图；
图3是说明本发明实施方式的半导体装置的制造方法的剖面图；
图4是说明本发明实施方式的半导体装置的制造方法的剖面图；
图5是说明本发明实施方式的半导体装置的制造方法的剖面图；
图6是说明本发明实施方式的半导体装置的制造方法的剖面图；
图7是说明本发明实施方式的半导体装置的制造方法的剖面图。
符号说明
1 齐纳二极管
2 P型单晶硅衬底
4 N型外延层
8 P型扩散层
9 N型扩散层
14 接触孔
具体实施方式
以下，参照图1详细说明本发明一实施方式的半导体装置。图1(A)是用于说明本实施方式的半导体装置的剖面图。图1(B)是用于说明本实施方式的半导体装置的剖面图。
如图1(A)所示，齐纳二极管1主要由P型单晶硅衬底2、N型埋入扩散层3、N型外延层4、用作为阳极区域的P型扩散层5、6、7、8、用作为阴极区域的N型扩散层9以及N型扩散层10构成。
N型外延层4形成于P型单晶硅衬底2上。在衬底2和外延层4上形成有N型埋入扩散层3。另外，本实施方式的衬底2以及外延层4对应于本发明的“半导体层”。在本实施方式中，表示了在衬底2上形成有一层外延层4的情况，但不限于该情况。例如，作为本发明的“半导体层”，可以仅是衬底，也可以在衬底上面层积多个外延层而构成。另外，衬底也可以是N型单晶硅衬底、化合物半导体衬底。
P型扩散层5、6、7、8形成在外延层4上，用作为阳极区域。P型扩散层5、6、7在横向上重叠其一部分形成区域而配置，降低阳极区域中的电阻值。另外，P型扩散层8形成于P型扩散层5、6重叠的区域，形成高杂质浓度区域。
N型扩散层9形成在P型扩散层5、6重叠的区域，用作为阴极区域。N型扩散层9使用底面区域与P型扩散层8形成PN结区域。
N型扩散层10形成在外延层4上。N型扩散层10与阳极电极19电连接，与P型扩散层7等电位。实现防止寄生PNP晶体管的动作。
LOCOS(Local Oxidation of Silicon)氧化膜11形成在外延层4上。在LOCOS氧化膜11的平坦部上，其膜厚例如为3000～5000
左右。在LOCOS氧化膜11的下方形成有N型扩散层12。N型扩散层12防止外延层4表面翻转的情况。
绝缘层13形成于外延层4上面。绝缘层13由BPSG(Boron PhosphoSilicate Glass)膜、SOG(Spin On Glass)膜等形成。并且，使用公知的光刻法技术，例如利用使用CHF3+O2类的气体的干式蚀刻，在绝缘层13上形成接触孔14、15。
在接触孔14、15中埋设有势垒金属膜16以及钨(W)膜17。在钨膜17的表面选择地形成铝-硅-铜(Al-Si-Cu)膜以及势垒金属膜，形成阴极电极18以及阳极电极19。
如图1(B)所示，齐纳二极管1将P型扩散层5、6、7、8作为阳极区域，将N型扩散层9作为阴极区域。对此将在后面的对半导体装置的制造方法的说明中详述。P型扩散层8是通过在形成接触孔14之后，经由接触孔14利用离子注入法而形成。通过该制造方法，在N型扩散层9的下方，与接触孔14的开口形状匹配而形成P型扩散层8。并且，与接触孔14的开口形状匹配，通过P型扩散层8的爬升，N型扩散层9成为凹陷的形状。
就是说，如粗实线20所示，利用凹陷的区域形成P型扩散层8和N型扩散层9的PN结区域。并且，PN结区域形成在距离外延层4表面至少1μm左右深的区域。如上所述，形成有P型扩散层8的区域由于其形成区域与P型扩散层5、6重叠，故成为高杂质浓度区域。通过该结构，齐纳二极管1的主要动作区域成为粗线20所示的PN结区域。并且，如点划线21所示，电流通过结晶性良好的外延层4深部，从而能够抑制齐纳二极管1的饱和电压的波动。
另外，N型扩散层9底面与接触孔14的开口形状相配合而成为凹陷的区域，由此，PN结区域扩展，能够扩大动作区域。通过该结构，能够提高齐纳二极管1的电流能力，提高齐纳二极管特性。
其次，参照图2～图7详细说明本发明一实施方式的半导体装置的制造方法。图2～图7是用于说明本实施方式的半导体装置制造方法的剖面图。
首先，如图2所示，准备P型单晶硅衬底31。使用公知的光刻技术，从衬底31的表面离子注入N型杂质，例如磷(P)，形成N型埋入扩散层32。其次，使用公知的光刻技术，从衬底31的表面离子注入P型杂质，例如硼(B)，形成P型埋入扩散层33。之后，将衬底31配置在外延生长装置的支承器上。并且，利用灯泡加热，给予衬底31例如1200℃左右的高温，同时向反应管内导入SiHCl3气体和H2气体。通过该工序，在衬底31上生长例如电阻率0.1～2.0Ω·cm、厚度1.0～10.0μm左右的外延层34。
然后，使用公知的光刻技术，从外延层34的表面离子注入P型杂质，例如硼(B)，形成P型扩散层35。通过将P型埋入扩散层33与P型扩散层35连结，形成分离区域36。如上所述，通过分离区域36将衬底31及外延层34划分成多个岛区域。
另外，本实施方式的衬底31以及外延层34对应本发明的“半导体层”。并且，在本实施方式中表示了在衬底31上形成有一层外延层34的情况，但不限于该情况。例如，作为本发明的“半导体层”，可以仅是衬底，也可以在衬底上面层积多个外延层。另外，衬底也可以是N型单晶硅衬底、化合物半导体衬底。
接下来，如图3所示，将在形成LOCOS氧化膜37的部分设有开口部的绝缘层作为掩模使用，离子注入N型杂质，例如磷(P)，形成N型扩散层38。之后，通过形成LOCOS氧化膜37，能够将N型扩散层38相对于LOCOS氧化膜37位置精度良好地形成。
然后，如图4所示，使用公知的光刻技术，从外延层34的表面离子注入P型杂质，例如硼(B)，形成P型扩散层39。然后，在外延层34上形成光致抗蚀剂40。并且，使用公知的光刻技术，在形成P型扩散层41的预定区域上的光致抗蚀剂40上形成开口部。然后，离子注入P型杂质，例如硼(B)，形成P型扩散层41。
接着，如图5所示，在外延层34上形成光致抗蚀剂42。然后使用公知的光刻技术离子注入N型杂质，例如磷(P)，形成N型扩散层43、44。N型扩散层43重叠在P型扩散层39、41上而形成。N型扩散层43和P型扩散层39、41重叠的区域与N型杂质浓度和P型杂质浓度相抵消，成为N型扩散区域。
然后，如图6所示，在外延层34上作为绝缘层45堆积例如BPSG膜、SOG膜等。并且，使用公知的光刻技术，例如通过使用了CHF3+O2类的气体的干式蚀刻，在绝缘层45上形成接触孔46、47。
之后，在绝缘层45上形成光致抗蚀剂48，并选择地去除光致抗蚀剂48，以使接触孔46、47成为开口状态。经由接触孔46、47在外延层34上离子注入P型杂质，例如硼(B)，形成P型扩散层49、50(参照图7)。此时，离子注入条件例如是，加速电压70～90keV、导入量1.0×1013～1.0×1015/cm2。通过该制造方法，将硼(B)一直注入到外延层34的深部，在N型扩散层43下方以接触孔46的开口形状形成P型扩散层49(参照图7)。并且，由N型扩散层43和P型扩散层49形成的PN结区域形成在距离外延层34表面至少1μm左右深的区域。另外，通过形成P型扩散层49的离子注入工序之后的其他工序的热处理，P型扩散层49比接触孔46的开口形状多少横向扩散。另外，在N型扩散层43的底面上，通过P型扩散层49的爬升而形成与接触孔46的形状匹配而凹陷的区域。
另外，在形成P型扩散层49、50的离子注入工序中，不需要考虑由于利用接触孔46、47而产生P型扩散层49、50与接触孔46、47的掩模偏移。例如，在形成P型扩散层49、50之后形成接触孔46、47的情况下，在接触孔46、47的宽度的基础上，作为掩模偏移宽度，在接触孔46、47的周围还需要0.6(μm)左右。但是，在本实施方式中，无需考虑掩模偏移宽度，如图7所示剖面中，可省去在接触孔46、47的左右需考虑的掩模宽度(1.2μm左右)。并且，能够缩小齐纳二极管尺寸。
最后，如图7所示，在接触孔46、47内壁等上形成势垒金属膜51。然后，在接触孔46、47内埋设钨(W)膜52。并且，在钨膜52上面，通过溅射法而堆积铝-硅-铜(Al-Si-Cu)膜、势垒金属膜。然后，使用公知的光刻技术，选择地去除铝-硅-铜膜以及势垒金属膜，形成阴极电极53以及阳极电极54。
另外，在本实施方式中，对在形成接触孔46之后利用接触孔46形成P型扩散层49的情况进行了说明，但不限于该情况。例如，也可以形成P型扩散层39、41，并使用光致抗蚀剂作为掩模，形成P型扩散层49，然后形成接触通孔46。此时，通过使离子注入条件相同，能够在所希望的区域形成P型扩散层49。并且，能够提高齐纳二极管的电流能力。此外，在不脱离本发明的要旨的范围内，能够进行各种变更。
Claims (5)
1.一种半导体装置，其具有半导体层、形成于所述半导体层上的阳极扩散层和阴极扩散层、形成于所述半导体层上面的绝缘层以及形成于所述绝缘层上的接触孔，其特征在于，所述阳极扩散层在所述阴极扩散层的底面的凹陷区域以及其附近区域具有高杂质浓度区域。
2.如权利要求1所述的半导体装置，其特征在于，所述阴极扩散层的凹陷区域至少形成在所述接触孔的整个开口区域上。
3.如权利要求1所述的半导体装置，其特征在于，形成于所述凹陷区域的PN结区域形成在距所述半导体层表面大于或等于1μm的区域。
4.一种半导体装置的制造方法，其特征在于，包括如下工序：
在半导体层上形成阳极扩散层，使形成区域与所述阳极扩散层的一部分重叠而形成阴极扩散层；
在所述半导体层上面形成绝缘层，并在所述绝缘层上形成接触孔之后，使所述阴极扩散层上的所述接触孔开口而在所述绝缘层上形成抗蚀剂掩模；
经由所述开口的接触孔而在所述阴极扩散层上进行离子注入，在所述阴极扩散层的底面及其附近区域形成所述阳极扩散层的高杂质浓度区域。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述高杂质浓度区域的工序中，由加速电压使被离子注入的杂质穿透所述阴极扩散层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280518/05 | 2005-09-27 | ||
| JP2005280518A JP5073933B2 (ja) | 2005-09-27 | 2005-09-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1941420A CN1941420A (zh) | 2007-04-04 |
| CN100505320C true CN100505320C (zh) | 2009-06-24 |
Family
ID=37959360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100941104A Expired - Fee Related CN100505320C (zh) | 2005-09-27 | 2006-06-22 | 半导体装置及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070096261A1 (zh) |
| JP (1) | JP5073933B2 (zh) |
| CN (1) | CN100505320C (zh) |
| TW (1) | TWI299184B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772581B2 (en) * | 2006-09-11 | 2010-08-10 | Macronix International Co., Ltd. | Memory device having wide area phase change element and small electrode contact area |
| US7638857B2 (en) * | 2008-05-07 | 2009-12-29 | United Microelectronics Corp. | Structure of silicon controlled rectifier |
| FR2953062B1 (fr) * | 2009-11-24 | 2011-12-16 | St Microelectronics Tours Sas | Diode de protection bidirectionnelle basse tension |
| CN102280495B (zh) * | 2010-06-10 | 2014-04-09 | 北大方正集团有限公司 | 一种齐纳二极管及其制造方法 |
| US9997510B2 (en) * | 2015-09-09 | 2018-06-12 | Vanguard International Semiconductor Corporation | Semiconductor device layout structure |
| JP6838504B2 (ja) * | 2017-06-16 | 2021-03-03 | 富士電機株式会社 | 半導体装置および半導体回路装置 |
| JP2024131044A (ja) * | 2023-03-15 | 2024-09-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN116469940A (zh) * | 2023-06-20 | 2023-07-21 | 西安矽源半导体有限公司 | 一种埋层齐纳二极管及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3567684A (en) * | 1966-07-26 | 1971-03-02 | Du Pont | Amino-polyamide ester adhesive binders |
| US4079402A (en) * | 1973-07-09 | 1978-03-14 | National Semiconductor Corporation | Zener diode incorporating an ion implanted layer establishing the breakdown point below the surface |
| IT1009574B (it) * | 1974-01-21 | 1976-12-20 | Saipem Spa | Metodo perfezionato per il posizio namento di un natante in particola re di una nave di perforazione e relativi dispositvi |
| US4127859A (en) * | 1977-02-25 | 1978-11-28 | National Semiconductor Corporation | Integrated circuit subsurface zener diode |
| US4177095A (en) * | 1977-02-25 | 1979-12-04 | National Semiconductor Corporation | Process for fabricating an integrated circuit subsurface zener diode utilizing conventional processing steps |
| US4213806A (en) * | 1978-10-05 | 1980-07-22 | Analog Devices, Incorporated | Forming an IC chip with buried zener diode |
| US4771011A (en) * | 1984-05-09 | 1988-09-13 | Analog Devices, Incorporated | Ion-implanted process for forming IC wafer with buried-Zener diode and IC structure made with such process |
| JPH01199477A (ja) * | 1988-02-04 | 1989-08-10 | Oki Electric Ind Co Ltd | ツエナーダイオードの製造方法 |
| JPH0385771A (ja) * | 1989-08-30 | 1991-04-10 | New Japan Radio Co Ltd | 埋込ツェナーダイオードの製造方法 |
| JP2817247B2 (ja) * | 1989-08-30 | 1998-10-30 | 日本電気株式会社 | 半導体装置 |
| US5179030A (en) * | 1991-04-26 | 1993-01-12 | Unitrode Corporation | Method of fabricating a buried zener diode simultaneously with other semiconductor devices |
| JPH06275851A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | ツェナーダイオード |
| JP3148510B2 (ja) * | 1994-05-18 | 2001-03-19 | ローム株式会社 | ツェナーダイオード |
| JP3144527B2 (ja) * | 1994-05-25 | 2001-03-12 | ローム株式会社 | 高濃度ｐｎ接合面を有する半導体装置の製造方法 |
| US5756387A (en) * | 1994-12-30 | 1998-05-26 | Sgs-Thomson Microelectronics S.R.L. | Method for forming zener diode with high time stability and low noise |
| JP2002299465A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体装置 |
| US20080258263A1 (en) * | 2007-04-20 | 2008-10-23 | Harry Yue Gee | High Current Steering ESD Protection Zener Diode And Method |
-
2005
- 2005-09-27 JP JP2005280518A patent/JP5073933B2/ja active Active
-
2006
- 2006-04-26 TW TW095114827A patent/TWI299184B/zh not_active IP Right Cessation
- 2006-06-22 CN CNB2006100941104A patent/CN100505320C/zh not_active Expired - Fee Related
- 2006-08-29 US US11/512,617 patent/US20070096261A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070096261A1 (en) | 2007-05-03 |
| JP2007095826A (ja) | 2007-04-12 |
| TW200713434A (en) | 2007-04-01 |
| CN1941420A (zh) | 2007-04-04 |
| TWI299184B (en) | 2008-07-21 |
| JP5073933B2 (ja) | 2012-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100505320C (zh) | 半导体装置及其制造方法 | |
| KR100664640B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7432134B2 (en) | Semiconductor device and method of fabricating the same | |
| US5424231A (en) | Method for manufacturing a VDMOS transistor | |
| US8212261B2 (en) | SiC semiconductor device with BPSG insulation film | |
| US7601597B2 (en) | Manufacturing method of a super-junction semiconductor device | |
| JP4382360B2 (ja) | ショットキー整流素子及びその製造方法 | |
| US7192834B2 (en) | LDMOS device and method of fabrication of LDMOS device | |
| CN100490096C (zh) | 半导体装置及其制造方法 | |
| CN105321824A (zh) | 半导体装置的制造方法 | |
| US7649222B2 (en) | Semiconductor device | |
| US6255190B1 (en) | Method for dielectrically isolated deep pn-junctions in silicon substrates using deep trench sidewall predeposition technology | |
| CN104112768A (zh) | 半导体装置及其终端区结构 | |
| CN100468658C (zh) | 半导体装置的制造方法 | |
| KR100787282B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN1996615A (zh) | 半导体装置及其制造方法 | |
| KR20070061361A (ko) | 반도체 장치 및 그 제조 방법 | |
| TWI700834B (zh) | 用於p-通道溝槽mosfet的源極鎮流 | |
| KR20120021240A (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0438693A2 (en) | Method of manufacturing semiconductor device | |
| KR100374280B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN101097961B (zh) | 半导体装置及其制造方法 | |
| KR20100122281A (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| CN101097959A (zh) | 半导体装置及其制造方法 | |
| US6917077B2 (en) | Protection diode for improved ruggedness of a radio frequency power transistor and self-defining method to manufacture such protection diode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090624 Termination date: 20210622 |