JP2007073942A - 半導体装置 - Google Patents

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Abstract

【課題】オン時のスナップバック電圧を改善することができる半導体装置を提供する。
【解決手段】半導体基板１１上に、ｐ-型ボディ層１２が形成され、ｐ-型ボディ層１２に隣接してｎ-型オフセット層１３が形成されている。ｐ-型ボディ層１２には、ｎ-型オフセット層１３より高い不純物濃度を有するｎ+型ソース層１４が形成されている。ｎ-型オフセット層１３には、ｎ-型オフセット層１３より高い不純物濃度を有するｎ+型ドレイン層１５が形成されている。ｎ+型ソース層１４とｎ+型ドレイン層１５との間のｎ-型オフセット層１３にはシリコン酸化膜１６が埋め込まれている。ｎ+型ソース層１４とシリコン酸化膜１６との間のｐ-型ボディ層１２上及びｎ-型オフセット層１３上にはゲート絶縁膜１７及びゲート電極１８が形成されている。さらに、ｎ-型オフセット層１３における不純物濃度プロファイルの第１ピークはシリコン酸化膜１６より深い位置に形成されている。
【選択図】 図１

Description

この発明は、高速スイッチング用デバイス、並びにパワー用デバイスとして使用される半導体装置に関するものであり、例えば横型の電界効果トランジスタに関するものである。
従来から高耐圧駆動回路などに用いられる高耐圧半導体素子と、低耐圧駆動回路などに用いられる低耐圧半導体素子が同一の基板上に形成されたパワーＩＣは知られており、多くの用途が考えられている。この種のパワーＩＣの出力段に用いられる高耐圧構造を持つＭＯＳ電界効果トランジスタ（以下、高耐圧ＭＯＳＦＥＴ）には、低いオン抵抗が要求されている。低いオン抵抗を実現するために、高耐圧ＭＯＳＦＥＴは、通常、微細プロセスにより製造されている。
ところで、微細化が進み、０．２５μｍルール以下にて高耐圧ＭＯＳＦＥＴが製造されるようになると、素子分離領域がＬＯＣＯＳからＳＴＩ(Shallow Trench Isolation)に変更される。素子分離領域がＳＴＩにて形成された構造を持つ高耐圧ＭＯＳＦＥＴは、例えば、特許文献１に記載されている。このような構造を持つ高耐圧ＭＯＳＦＥＴでは、例えば耐圧２０Ｖ系の素子において、ゲートオンのときにソース−ドレイン間電圧が１５Ｖ前後でスナップバックするという問題が生じる場合がある。
特開２００３−３７２６７号公報
この発明は、オン時のスナップバック電圧を改善することができる半導体装置を提供することを目的とする。
この発明の一実施形態の半導体装置は、半導体基板上に形成された第１導電型の第１半導体層と、前記半導体基板上に、前記第１半導体層に隣接して形成された第２導電型の第２半導体層と、前記第１半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第３半導体層と、前記第２半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第４半導体層と、前記第３半導体層と前記第４半導体層との間の前記第２半導体層の表面領域に埋め込まれた絶縁膜と、前記第３半導体層と前記絶縁膜との間の前記第１半導体層上及び前記第２半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記第２半導体層における不純物濃度プロファイルの第１ピークは前記絶縁膜より深い位置に形成されていることを特徴とする。
この発明によれば、オン時のスナップバック電圧を改善することができる半導体装置を提供することが可能である。
以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の実施形態の高耐圧ＭＯＳ電界効果トランジスタについて説明する。図１は、実施形態の高耐圧ＭＯＳＦＥＴの構成を示す断面図である。
ｐ型（またはｎ型）シリコン半導体基板１１上には、ｐ-型ボディ層１２とｎ-型オフセット層１３が形成されている。ｐ-型ボディ層１２の表面領域には、ｎ+型ソース層１４が形成されている。ｎ-型オフセット層１３の表面領域には、ｎ+型ドレイン層１５が形成されている。ｎ+型ソース層１４とｎ+型ドレイン層１５との間のｎ-型オフセット層１３には、トレンチが形成され、このトレンチ内にはシリコン酸化膜１６が埋め込まれている。
ｎ+型ソース層１４とｎ+型ドレイン層１５との間のｐ-型ボディ層１２上及びｎ-型オフセット層１３上には、ゲート絶縁膜１７が形成されている。ゲート絶縁膜１７上には、ゲート電極１８が形成されている。ｎ+型ソース層１４上には、ソース電極１９が形成されている。さらに、ｎ+型ドレイン層１５上には、ドレイン電極２０が形成されている。
なおここでは、半導体基板１１上に、ｐ-型ボディ層１２とｎ-型オフセット層１３を直に形成する例を示したが、半導体基板１１上にｎ+型半導体層を形成し、このｎ+型半導体層上にｐ-型ボディ層１２とｎ-型オフセット層１３を形成してもよい。
図１に示した高耐圧ＭＯＳＦＥＴのｎ-型オフセット層１３における不純物濃度プロファイルを図２に示す。図２は、ｎ-型オフセット層１３における表面（上面）Ａから底面Ａ′までの不純物濃度プロファイルを示している。シリコン酸化膜１６が埋め込まれたトレンチの深さは０．３５μｍ程度であり、ｎ-型オフセット層の厚さは１．０μｍ程度である。
図２に示すように、不純物濃度プロファイルのピーク位置は、前記トレンチの深さより深い位置、すなわちシリコン酸化膜１６の底部より深い位置に形成されている。このときの高耐圧ＭＯＳＦＥＴにおけるオン時のドレイン電流の特性を図３に示す。図３中、Ｂにて示す特性は、本実施形態の高耐圧ＭＯＳＦＥＴにおける特性であり、不純物濃度プロファイルのピーク位置が前記トレンチの深さより深い位置、例えば、トレンチ底部から０．３μｍ（トレンチ上端から０．６５μｍ）程度の深さにあり、かつ不純物濃度が８×１０１６ｃｍ−３である場合を示す。一方、Ｃにて示す特性は、従来のＭＯＳＦＥＴにおける特性であり、図４に示すように、不純物濃度プロファイルのピーク位置が前記トレンチの深さより浅い位置、例えば、トレンチ上端から０．２μｍ程度の深さにあり、かつ不純物濃度が８×１０１６ｃｍ−３である場合を示す。
次に、高耐圧ＭＯＳＦＥＴのｎ-型オフセット層１３における不純物濃度プロファイルのピーク位置と、ドレイン電流との関係について説明する。
図５は、高耐圧ＭＯＳＦＥＴのｎ-型オフセット層１３における不純物濃度プロファイルのピーク位置（深さ）をパラメータとしたときのドレイン電流を示す図である。不純物濃度プロファイルのピーク位置が、トレンチ上端から０．５μｍ〜０．８μｍの深さにある場合、ドレイン電流Ｉｄは図５に示すように変化する。このときのスナップバック電圧は、図６に示すように、１６．８Ｖ〜２０．３Ｖである。したがって、ｎ-型オフセット層１３における不純物濃度プロファイルのピーク位置を、トレンチ（シリコン酸化膜１６）より深くすることにより、スナップバック電圧を高く維持できる。
次に、図１に示した実施形態の高耐圧ＭＯＳＦＥＴの製造方法について説明する。
図７（ａ），図７（ｂ）〜図１４は、実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
図７（ａ）に示すように、ｐ型シリコン半導体基板１１上に、ＣＶＤ法によりシリコン窒化膜２１を形成する。続いて、図７（ｂ）に示すように、シリコン窒化膜２１上に、フォトリソグラフィ法により開口部をもつレジスト膜２２を形成する。そして、図８（ａ）に示すように、ＲＩＥ法によりシリコン窒化膜２１をエッチングし、図８（ｂ）に示すように、レジスト膜２２を除去して、トレンチを形成するために用いるシリコン窒化膜２１を形成する。
次に、ＲＩＥ法によりシリコン半導体基板１１をエッチングしてトレンチを形成し、その後、図８（ｃ）に示すように、半導体基板１１上のトレンチ内及びシリコン窒化膜２１上に、ＣＶＤ法によりシリコン酸化膜１６を形成する。さらに、ＣＭＰ法によりシリコン窒化膜２１上のシリコン酸化膜１６を研磨して、図９（ａ）に示すように、トレンチ内にシリコン酸化膜１６を残す。
続いて、図９（ｂ）に示すように、半導体基板１１上のシリコン窒化膜２１を除去する。さらに、図９（ｃ）に示すように、熱酸化法により半導体基板１１上にゲート絶縁膜１７を形成する。その後、図１０（ａ）に示すように、フォトリソグラフィ法によりレジスト膜２３を形成した後、イオン注入法により半導体基板１１の破線にて示した領域３１に、ｐ-型ボディ層１２を形成するためにボロンイオン［Ｂ+］を注入する。さらに、図１０（ｂ）に示すように、レジスト膜２３を除去した後、イオン注入法により半導体基板１１の破線にて示した領域３２Ａ，３２Ｂに、ｎ-型オフセット層１３を形成するためにリンイオン［Ｐ+］を注入する。このとき、リンイオン［Ｐ+］は、トレンチの深さより深い位置、すなわちシリコン酸化膜１６の底部より深い位置３２Ａと、トレンチの深さより浅い位置、すなわちシリコン酸化膜１６の底部より浅い位置３２Ｂに注入される。その後、熱処理を行い、図１０（ｃ）に示すように、半導体基板１１に、ｐ-型ボディ層１２とｎ-型オフセット層１３を形成する。
次に、図１１（ａ）に示すように、ゲート絶縁膜１７上及びシリコン酸化膜１６上に、ゲート電極となるべきポリシリコン膜１８を形成する。続いて、図１１（ｂ）に示すように、フォトリソグラフィ法によりポリシリコン膜１８上にレジスト膜２４を形成し、図１１（ｃ）に示すように、ＲＩＥ法によりポリシリコン膜１８をエッチングして、ゲート電極１８を形成する。
続いて、レジスト膜２４を剥離した後、図１２（ａ）に示すように、フォトリソグラフィ法によりレジスト膜２５を形成する。その後、イオン注入法によりｐ-型ボディ層１２とｎ-型オフセット層１３の破線にて示す領域３３にヒ素イオン［Ａｓ+］を注入する。その後、レジスト膜２５を除去し、熱処理を行い、図１２（ｂ）に示すように、ｐ-型ボディ層１２にｎ+型ソース層１４を形成すると共に、ｎ-型オフセット層１３にｎ+型ドレイン層１５を形成する。
次に、図１２（ｃ）に示すように、図１２（ｂ）に示す構造上に、絶縁膜２６を形成する。続いて、図１３（ａ）に示すように、フォトリソグラフィ法によりレジスト膜２７を形成した後、図１３（ｂ）に示すように、ＲＩＥ法により絶縁膜２６をエッチングする。その後、図１３（ｃ）に示すように、レジスト膜２７を除去する。
次に、図１３（ｃ）に示す構造上に、ソース電極及びドレイン電極となるべき金属膜を堆積し、図１４に示すように、ＣＭＰ法により余分な金属膜を除去して、ソース電極１９及びドレイン電極２０を形成する。以上により、本実施形態の高耐圧ＭＯＳＦＥＴが製造される。
前記製造工程を有する半導体装置よれば、ｎ-型オフセット層１３における不純物濃度プロファイルのピーク位置を、トレンチ（シリコン酸化膜１６）より深い領域に形成することができる。これにより、オン時のスナップバック電圧を高く維持できる。
この発明の実施形態によれば、オン時のスナップバック電圧を改善することができる半導体装置を提供することが可能である。
以下に、この発明の実施形態においてオン時のスナップバック電圧を高く維持できる理由を説明する。
図１５（ａ），図１５（ｂ）は、それぞれ前記実施形態（図３のＢ）と従来例（図３のＣ）におけるドレイン−ソース間電圧Ｖｄｓ＝１７Ｖでのｎ-型オフセット層１３の電子電流密度分布を示す図である。図１５（ｂ）に示すように、従来例では不純物濃度のプロファイルのピークがシリコン酸化膜１６より浅い領域（ここでは深さ約０．２０μｍの領域）にあり、シリコン酸化膜１６より深い領域にはピークを有していないため、不純物濃度が比較的に高い、シリコン酸化膜１６の周囲、特にエッジ部（破線３４で囲んだ領域）の電流密度が高くなっている。これに対し、図１５（ａ）に示すように、実施形態では不純物濃度のプロファイルのピークがシリコン酸化膜１６より深い領域（ここでは、深さ約０．６５μｍの領域）にあるため、この領域の抵抗が小さくなり、電流密度が高くなることにより、シリコン酸化膜１６のエッジ部の電流密度を大幅に低くすることができる。
このときの実施形態と従来例における電圧Ｖｄｓ＝１７Ｖでのｎ-型オフセット層１３の空間電荷分布をそれぞれ図１６（ａ），図１６（ｂ）に示す。ｎ-型オフセット層１３はｎ型半導体であるので、ソース−ドレイン間に電圧が印加されたときにｎ-型オフセット層１３が空乏化する。この空乏化により、ｎ-型オフセット層１３に正の空間電荷が形成されることにより均一な電界が形成され、高い耐圧を得ることができる。
しかし、図１６（ｂ）に示すように、従来例ではチャネルから供給される電子電流がシリコン酸化膜１６のエッジ部に集中することにより、空間電荷が打ち消され、ｎ-型オフセット層１３の空間電荷は負の値となっている。このため、図１７（ｂ）に示すように、破線３５で囲った領域の電界が高くなり、図１８（ｂ）に示すように、破線３６で囲った領域のインパクトイオン化率が高くなっている。すなわち、従来例ではインパクトイオン化によってキャリアが生成されるため、図３のＣにて示したように、スナップバック電圧が低くなってしまう。一方、前記実施形態では、従来例のような電流の集中は起こらないため、図１６（ａ）に示したように、トレンチ（シリコン酸化膜１６）下のｎ-型オフセット層１３に正の空間電荷が残存している。これにより、シリコン酸化膜１６下のエッジ部を含むｎ-型オフセット層１３における電界は緩和され、図１８（ａ）に示すように、インパクトイオン化率の上昇を抑制できるため、スナップバック電圧を高くすることができる。
同様な理由で、図５に示したように、不純物濃度プロファイルのピーク位置が、トレンチ上端から０．５μｍ〜０．８μｍの深さにある場合についても説明することができる。すなわち、ｎ-型オフセット層１３における不純物濃度プロファイルのピーク位置を、トレンチ（シリコン酸化膜１６）より深くすることにより、スナップバック電圧を高くすることができる。
また、図１９に示すように、シリコン酸化膜１６より深い位置に不純物濃度プロファイルのピークを持たせることに加えて、シリコン酸化膜１６をｎ+型ドレイン層１５からゲート電極１８方向に離間させるように構成した場合には、電流の経路が変わることから、図１に示した構造よりもシリコン酸化膜１６のエッジ部への電流の集中をさらに防ぐことが可能である。このような図１９に示した構造によっても、シリコン酸化膜１６のエッジ部における電界は緩和され、この結果、インパクトイオン化によるキャリアの生成を低減でき、スナップバック電圧を高く維持することができる。
以上述べたように、この発明の実施形態では、ｎ-型オフセット層１３における不純物濃度のピーク位置がシリコン酸化膜１６より深い領域にあるため、この深い領域の抵抗が小さくなって電流密度が高くなることにより、シリコン酸化膜１６のエッジ部の電流密度を低くすることができる。これにより、電流の集中を防止でき、シリコン酸化膜１６下のｎ-型オフセット層１３に正の空間電荷を残存させることができるため、シリコン酸化膜１６のエッジ部における電界は緩和される。この結果、インパクトイオン化によるキャリアの生成を低減できるため、スナップバック電圧を高く維持することができる。
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
また、この発明は以下のような実施態様を含む。
（１） 半導体基板上に形成された第１導電型のボディ層と、
前記ボディ層の表面領域に形成された第２導電型のソース層と、
前記半導体基板上に形成された第２導電型のオフセット層と、
前記オフセット層の表面領域に形成された第２導電型のドレイン層と、
前記ソース層と前記ドレイン層との間の前記オフセット層の表面領域に形成されたトレンチ内に埋め込まれた絶縁膜と、
前記ソース層と前記絶縁膜との間の前記ボディ層上及び前記オフセット層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備し、
前記オフセット層における不純物濃度プロファイルの第１ピークは前記絶縁膜より深い位置に形成されている半導体装置。
（２） 前記オフセット層には、前記不純物濃度プロファイルの前記第１ピークより小さい第２ピークが前記絶縁膜より浅い位置に形成されている前記（１）に記載の半導体装置。
（３） 前記オフセット層に形成された前記不純物濃度プロファイルの前記第１ピークは、前記絶縁膜の底面位置と前記オフセット層の底面位置との中間部分に存在する前記（１）に記載の半導体装置。
（４） 前記半導体基板と、前記ボディ層及び前記オフセット層との間に形成された第２導電型の半導体層をさらに具備する前記（１）に記載の半導体装置。
（５） 前記ボディ層上と前記ソース層上の両方にまたがるように形成されたソース電極と、前記ドレイン層上に形成されたドレイン電極とをさらに具備する前記（１）に記載の半導体装置。
（６） 前記トレンチ内に埋め込まれた前記絶縁膜は酸化膜を含む前記（１）に記載の半導体装置。
（７） 半導体基板上に形成された第１導電型の第１半導体層と、
前記半導体基板上に、前記第１半導体層に隣接して形成された第２導電型の第２半導体層と、
前記第１半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第３半導体層と、
前記第２半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第４半導体層と、
前記第３半導体層と前記第４半導体層との間の前記第２半導体層の表面領域に埋め込まれた絶縁膜と、
前記第３半導体層と前記絶縁膜との間の前記第１半導体層上及び前記第２半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備し、
前記第２半導体層における不純物濃度プロファイルの第１ピークは前記絶縁膜より深い位置に形成されている半導体装置。
（８） 前記第２半導体層には、前記不純物濃度プロファイルの前記第１ピークより小さい第２ピークが前記絶縁膜より浅い位置に形成されている前記（７）に記載の半導体装置。
（９） 前記第２半導体層に形成された前記不純物濃度プロファイルの前記第１ピークは、前記絶縁膜の底面位置と前記第２半導体層の底面位置との中間部分に存在する前記（７）に記載の半導体装置。
（１０） 前記半導体基板と、前記第１半導体層及び前記第２半導体層との間に形成された第２導電型の第５半導体層をさらに具備する前記（７）に記載の半導体装置。
（１１） 前記第１半導体層上と前記第３半導体層上の両方にまたがるように形成されたソース電極と、前記第４半導体層上に形成されたドレイン電極とをさらに具備する前記（７）に記載の半導体装置。
（１２） 前記第２半導体層内に埋め込まれた前記絶縁膜は酸化膜を含む前記（７）に記載の半導体装置。
（１３） 前記絶縁膜は、前記ゲート電極と前記ドレイン層との間に形成されている前記（１）に記載の半導体装置。
（１４） 前記絶縁膜は、前記ゲート電極と接して形成されている前記（１３）に記載の半導体装置。
（１５） 前記絶縁膜は、前記ドレイン層とは離間して形成されている前記（１３）に記載の半導体装置。
（１６） 前記絶縁膜は、前記ゲート電極と前記第４半導体層との間に形成されている前記（７）に記載の半導体装置。
（１７） 前記絶縁膜は、前記ゲート電極と接して形成されている前記（１６）に記載の半導体装置。
（１８） 前記絶縁膜は、前記第４半導体層とは離間して形成されている前記（１６）に記載の半導体装置。
この発明の実施形態の高耐圧ＭＯＳＦＥＴの構成を示す断面図である。 実施形態の高耐圧ＭＯＳＦＥＴのｎ-型オフセット層における不純物濃度プロファイルを示す図である。 実施形態の高耐圧ＭＯＳＦＥＴにおけるオン時のドレイン電流特性を示す図である。 従来の高耐圧ＭＯＳＦＥＴのｎ-型オフセット層における不純物濃度プロファイルを示す図である。 実施形態の高耐圧ＭＯＳＦＥＴにおけるオン時のドレイン電流特性の詳細を示す図である。 実施形態の高耐圧ＭＯＳＦＥＴにおける不純物濃度プロファイルのピーク位置の深さと、スナップバック電圧との関係を示す図表である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。 実施形態の高耐圧ＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。 （ａ）は実施形態（図３のＢ）におけるｎ-型オフセット層の電子電流密度分布を示す図であり、（ｂ）は従来例（図３のＣ）におけるｎ-型オフセット層の電子電流密度分布を示す図である。 （ａ）は実施形態におけるｎ-型オフセット層の空間電荷分布を示す図であり、（ｂ）は従来例におけるｎ-型オフセット層の空間電荷分布を示す図である。 （ａ）は実施形態におけるｎ-型オフセット層の電界分布を示す図であり、（ｂ）は従来例におけるｎ-型オフセット層の電界分布を示す図である。 （ａ）は実施形態におけるｎ-型オフセット層のインパクトイオン化率分布を示す図であり、（ｂ）は従来例におけるｎ-型オフセット層のインパクトイオン化率分布を示す図である。 ｎ-型オフセット層のトレンチ内に埋め込まれた絶縁膜をドレイン層から離間するように構成した場合の変形例を示す断面図である。
符号の説明
１１…ｐ型（またはｎ型）シリコン半導体基板、１２…ｐ-型ボディ層、１３…ｎ-型オフセット層、１４…ｎ+型ソース層、１５…ｎ+型ドレイン層、１６…シリコン酸化膜、１７…ゲート絶縁膜、１８…ゲート電極、１９…ソース電極、２０…ドレイン電極、２１…シリコン窒化膜、２２，２３，２４，２５，２７…レジスト膜、２６…絶縁膜。

Claims (5)

  1. 半導体基板上に形成された第１導電型の第１半導体層と、
    前記半導体基板上に、前記第１半導体層に隣接して形成された第２導電型の第２半導体層と、
    前記第１半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第３半導体層と、
    前記第２半導体層の表面領域に形成され、前記第２半導体層より高い不純物濃度を有する第２導電型の第４半導体層と、
    前記第３半導体層と前記第４半導体層との間の前記第２半導体層の表面領域に埋め込まれた絶縁膜と、
    前記第３半導体層と前記絶縁膜との間の前記第１半導体層上及び前記第２半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを具備し、
    前記第２半導体層における不純物濃度プロファイルの第１ピークは前記絶縁膜より深い位置に形成されていることを特徴とする半導体装置。
  2. 前記第２半導体層には、前記不純物濃度プロファイルの前記第１ピークより小さい第２ピークが前記絶縁膜より浅い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層に形成された前記不純物濃度プロファイルの前記第１ピークは、前記絶縁膜の底面位置と前記第２半導体層の底面位置との中間部分に存在することを特徴する請求項１または２に記載の半導体装置。
  4. 前記絶縁膜は、前記ゲート電極と前記第４半導体層との間に、前記ゲート電極と接して形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記絶縁膜は、前記ゲート電極と前記第４半導体層との間に、前記第４半導体層とは離間して形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
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