CN102569418B - 具有含碳绝缘层的肖特基势垒晶体管及其制备方法 - Google Patents
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Abstract
本发明提出了一种具有含碳绝缘层的肖特基势垒晶体管及其制备方法，该肖特基势垒晶体管包括衬底及其上形成的栅堆叠，金属源极和金属漏极，在衬底与金属源极之间以及衬底与金属漏极之间的含碳绝缘层。本发明的肖特基势垒晶体管具有含碳绝缘层，该含碳绝缘层对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度。本发明的制备方法简单快捷，工艺稳定性高，制作成本低，制备的含碳绝缘层的厚度基本一致，能够有效阻挡金属自由态进入半导体，从而降低肖特基势垒高度。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种具有含碳绝缘层的低肖特基势垒的肖特基势垒晶体管及其制备方法。
背景技术
随着特征尺寸的不断缩小，传统晶体管制作技术已经遇到了越来越多的挑战。在30nm技术节点以下，肖特基势垒晶体管相比传统结构的晶体管具有低的源极和漏极电阻，天生的突变接触，以及不存在闩锁效应等诸多优点。但是，肖特基源极和漏极接触一般存在较严重的费米能级钉扎现象，限制了源漏电流的大小。一种解决方法是在半导体衬底材料和金属源极、漏极间插入一层薄绝缘层，阻挡金属源极和漏极中的自由态进入半导体中，这种方法能够减少金属引发带隙状态，有效减弱费米能级钉扎，降低肖特基势垒高度，但是传统的薄绝缘层一般是使用PVD或CVD方法得到的氮化硅或是其他类似材料的薄膜，工艺实现较为复杂，可重复性对薄膜生长设备条件依赖很大，薄膜生长设备的条件偏差将会导致绝缘层薄膜厚度产生偏差，从而影响到对金属自由态的阻挡作用，不利于肖特基势垒的降低。因此，寻找一种有效的阻挡结构和绝缘薄膜组分，且能够以快捷、经济并能保证薄膜质量和工艺稳定性的方式得到这种结构，是目前肖特基势垒晶体管研究领域的一个亟需解决的技术问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种具有含碳绝缘层的肖特基势垒晶体管及其制备方法。
为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种具有含碳绝缘层的肖特基势垒晶体管，其包括衬底及其上形成的栅堆叠；金属源极和金属漏极，所述金属源极和金属漏极形成在所述栅堆叠两侧的衬底内；含碳绝缘层，所述含碳绝缘层形成在所述衬底与所述金属源极之间以及所述衬底与金属漏极之间。
本发明的肖特基势垒晶体管具有含碳绝缘层，其对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度。
为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种具有含碳绝缘层的肖特基势垒晶体管的制备方法，其包括如下步骤：
S1：提供衬底；
S2：在所述衬底上形成栅堆叠；
S3：以所述栅堆叠为掩膜，自对准刻蚀所述衬底，在所述衬底中形成源极凹槽和漏极凹槽；
S4：在所述源极凹槽和漏极凹槽内形成含碳绝缘层；
S5：在所述源极凹槽和漏极凹槽内的含碳绝缘层之上分别形成金属源极和金属漏极。
本发明的制备方法制备的含碳绝缘层对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度，这种制备方法简单，制作成本低。
在本发明的优选实施例中，制备含碳绝缘层包括如下步骤：
S41：清洗，去除步骤S3所形成芯片的表面的有机物；
S42：准备温度恒定的环境；
S43：将步骤S41处理后的芯片沉浸在呈液态的有机物中，在温度恒定的环境中保持一定时间，在源极凹槽和漏极凹槽内形成含碳绝缘层；
S44：清洗，去除残留有机物。
本发明制备含碳绝缘层的方法简单快捷，工艺稳定性高，制备的含碳绝缘层的厚度基本一致，能够有效阻挡金属自由态进入半导体，从而降低肖特基势垒高度。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1-图6是本发明具有含碳绝缘层的肖特基势垒晶体管的制作流程图；
图7是本发明具有含碳绝缘层的肖特基势垒晶体管的一种优选实施方式的结构示意图。
附图标记：
1衬底；2栅堆叠；3含碳绝缘层；4金属源极；5金属漏极；6侧墙；7隔离层；8金属连线。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
图1至图6是本发明具有含碳绝缘层的肖特基势垒晶体管的制作流程图，图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计。从图6中可见，该具有含碳绝缘层的肖特基势垒晶体管包括衬底1，该衬底1可以是制备肖特基势垒晶体管的任何材料，具体可以是但不限于硅、锗、低锗组分锗化硅、III-V族材料、II-VI族材料。在衬底1之上形成有栅堆叠2，该栅堆叠2可以包括栅介质层和栅极，栅介质层可以是但不限于二氧化硅介质层或者高k栅介质层，栅极可以为但不限于金属栅极，当然其他氧化物介质层或多晶硅栅极也可应用在本发明中，因此也应包含在本发明的保护范围之内。在本发明的一种实施方式中，栅堆叠2的两侧可以具有一层或多层侧墙6，该侧墙6的材料可以为但不限于二氧化硅或者氮氧化硅。
在栅堆叠2两侧的衬底1内具有金属源极4和金属漏极5，金属源极4和金属漏极5的材料可以包括但不限于Al、Cu、Pt、Ni、W、Er、Ti、Yb或其他常规或稀土金属。在衬底1与该金属源极4之间以及衬底1与金属漏极5之间具有含碳绝缘层3，该含碳绝缘层3为任何含有烷基的有机分子链，可以为但不限于直链或含支链的十二烷基至二十烷基，其厚度根据含碳绝缘层3、金属源极4和金属漏极5中的材料不同会有变化，该含碳绝缘层3的厚度约为0.3nm-5nm的有机单分子层。在本发明的一种优选实施方式中，该含碳绝缘层3为1-十八烷基链，其厚度为2.7nm。
本发明制备的含碳绝缘层3能够阻止金属源极4和金属漏极5中的自由态进入半导体衬底中，对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度。
在本发明的一种优选实施方式中，在金属源极4和金属漏极5以及栅堆叠2之上形成有隔离层7，该隔离层7的材料可以为但不限于二氧化硅或氮氧化硅，在隔离层7上具有贯通至金属源极4和金属漏极5的接触孔，在隔离层7之上形成有金属连线8，该金属连线8通过接触孔与金属源极4和金属漏极5相连。在本实施方式中，金属源极4和金属漏极5的位置可以互换。
为了更清楚的理解本发明实施例提出的上述结构，本发明还提出了形成上述结构的方法的实施例，需要注意的是，本领域技术人员能够根据上述结构选择多种工艺进行制造，例如不同类型的产品线，不同的工艺流程等等，但是这些工艺制造的结构如果采用与本发明上述结构基本相同的结构，达到基本相同的效果，那么也应包含在本发明的保护范围之内。为了能够更清楚的理解本发明，以下将具体描述形成本发明上述结构的方法及工艺，还需要说明的是，以下步骤仅是示意性的，并不是对本发明的限制，本领域技术人员还可通过其他工艺实现。
为形成图6中所示的结构，本发明提供了一种具有含碳绝缘层的肖特基势垒晶体管的制备方法，其包括如下步骤：
S1：提供衬底1；
S2：在衬底1上形成栅堆叠2；
S3：以栅堆叠2为掩膜，自对准刻蚀衬底1，在衬底1中形成源极凹槽和漏极凹槽；
S4：在源极凹槽和漏极凹槽内形成含碳绝缘层3；
S5：在源极凹槽和漏极凹槽内的含碳绝缘层3之上分别形成金属源极4和金属漏极5。
本发明制备的含碳绝缘层对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度，这种制备方法简单，制作成本低。
在步骤S2后，可以在栅堆叠两侧形成一层或多层侧墙6，该侧墙6的材料可以为但不限于二氧化硅或者氮氧化硅。
形成含碳绝缘层3的步骤S4还可以包括如下步骤：
S41：清洗，去除步骤S3所形成芯片的表面的有机物；
S42：准备温度恒定的环境；
S43：将步骤S41处理后的芯片沉浸在呈液态的有机物中，在温度恒定的环境中保持一定时间，在源极凹槽和漏极凹槽内形成含碳绝缘层3，该有机物为非单键的具有电子受体，且在上述温度恒定的环境下为液态的有机物；
S44：清洗，去除残留有机物。这种制备含碳绝缘层的方法简单快捷，工艺稳定性高，制备的含碳绝缘层的厚度基本一致，能够有效阻挡金属自由态进入半导体，从而降低肖特基势垒的高度。
在步骤S5之后还可以具有以下步骤：
S6：在金属源极4和金属漏极5以及栅堆叠2之上形成隔离层7，该隔离层7上具有贯通至金属源极4和金属漏极5的接触孔；
S7：在隔离层7之上形成金属连线8，该金属连线8通过接触孔与金属源极4和金属漏极5相连。
图7是本发明具有含碳绝缘层的肖特基势垒晶体管的一种优选实施方式的结构示意图，下面结合图1-图7具体描述图7中所示具有含碳绝缘层的肖特基势垒晶体管的制备方法，该方法包括以下步骤：
第一步：如图1所示，提供衬底1，在该实施例中，该衬底1为硅衬底、锗衬底或低Ge组分锗化硅衬底。
第二步：如图2所示，在衬底1上形成栅堆叠2以及栅堆叠2两侧的一层或多层侧墙6，在本实施方式中，栅堆叠2包括栅介质层和栅极，栅介质层可以是但不限于二氧化硅介质层或者高k栅介质层，栅极可以为但不限于金属栅极，当然其他氧化物介质层或多晶硅栅极也可应用在本发明中，因此也应包含在本发明的保护范围之内。侧墙6的材料可以为但不限于二氧化硅或者氮氧化硅。
栅堆叠2两侧的一层或多层侧墙6，在本实施方式中，栅堆叠2包括栅介质层和栅极，栅介质层可以是但不限于二氧化硅介质层或者高k栅介质层，栅极可以为但不限于金属栅极，当然其他氧化物介质层或多晶硅栅极也可应用在本发明中，因此也应包含在本发明的保护范围之内。侧墙6的材料可以为但不限于二氧化硅或者氮氧化硅。
第三步：如图3所示，以栅堆叠2及其两侧的侧墙6为掩膜，自对准刻蚀衬底1，在衬底1中形成源极凹槽和漏极凹槽，图3中源极凹槽和漏极凹槽的形状仅是示意性的，本领域技术人员可以采用任意满足要求的形状，这些均应包含在本发明的保护范围之内。
第四步：如图4所示，在源极凹槽和漏极凹槽内形成含碳绝缘层3，首先，清洗，去除第三步所形成芯片的表面的有机物；然后准备温度恒定的环境，在本实施方式中，采用温度恒定水浴或者油浴环境；将清洗后的芯片沉浸在呈液态的有机物中，在水浴或者油浴的环境中保持一定时间，在源极凹槽和漏极凹槽内形成含碳绝缘层3，该有机物为非单键的具有电子受体，且在水浴或者油浴环境下为液态的有机物；然后清洗，去除残留有机物，最后形成的含碳绝缘层3，如图5所示。在本发明的一种优选实施方式中，使用1-十八烯作为液态有机物。采用油浴，油浴的温度范围为100至200摄氏度，油浴时间的范围为60至180分钟。在一种更加优选的实施方式中，油浴的温度为180度，油浴时间为120分钟。在本发明的另外一种优选实施方式中，使用1-十八烯作为液态有机物，采用水浴，水浴的温度范围为60至100摄氏度，水浴时间的范围为60至180分钟。在一种更加优选的实施方式中，水浴的温度为80度，水浴时间为150分钟。形成的含碳绝缘层3为含有烷基的有机分子链，可以为但不限于含有直链或支链的十二烷基至二十烷基的有机分子层，其厚度根据含碳绝缘层3、金属源极4和金属漏极5中的材料不同会有变化，该含碳绝缘层3的厚度约为0.3nm-5nm的有机单分子层。在本发明的一种优选实施方式中，该含碳绝缘层3为1-十八烷基单分子层，其厚度为2.7nm。
第五步：如图6所示，在源极凹槽和漏极凹槽内的含碳绝缘层之上分别形成金属源极4和金属漏极5。
第六步：如图7所示，在金属源极4和金属漏极5以及栅堆叠2之上形成隔离层7，该隔离层7的材料可以为但不限于二氧化硅或氮氧化硅，在隔离层7上具有贯通至金属源极4和金属漏极5的接触孔，然后在隔离层7之上形成金属连线8，该金属连线8通过接触孔与金属源极4和金属漏极5相连。
通过以上步骤形成的含碳绝缘层3对费米能级钉扎现象具有减缓效果，能够有效降低肖特基接触势垒的高度，这种制备方法简单，工艺稳定性高，制作成本低。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (14)
1.一种具有含碳绝缘层的肖特基势垒晶体管，其特征在于，包括：
衬底及其上形成的栅堆叠；
金属源极和金属漏极，所述金属源极和金属漏极形成在所述栅堆叠两侧的衬底内；
含碳绝缘层，所述含碳绝缘层形成在所述衬底与所述金属源极之间以及所述衬底与金属漏极之间，所述含碳绝缘层为含有烷基的有机分子链。
2.如权利要求1所述的具有含碳绝缘层的肖特基势垒晶体管，其特征在于，所述含碳绝缘层中含有直链或含支链的十二烷基至二十烷基。
3.如上述权利要求之一所述的具有含碳绝缘层的肖特基势垒晶体管，其特征在于，所述含碳绝缘层为有机单分子层。
4.如权利要求3所述的具有含碳绝缘层的肖特基势垒晶体管，其特征在于，所述含碳绝缘层的厚度为0.3nm～5nm。
5.如权利要求1所述的具有含碳绝缘层的肖特基势垒晶体管，其特征在于，还包括隔离层和金属连线，在所述隔离层上具有贯通至所述金属源极和金属漏极的接触孔，所述金属连线通过接触孔与所述金属源极和金属漏极相连。
6.一种具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，包括如下步骤：
S1：提供衬底；
S2：在所述衬底上形成栅堆叠；
S3：以所述栅堆叠为掩膜，自对准刻蚀所述衬底，在所述衬底中形成源极凹槽和漏极凹槽；
S4：在所述源极凹槽和漏极凹槽内形成含碳绝缘层，所述含碳绝缘层为含有烷基的有机分子链；
S5：在所述源极凹槽和漏极凹槽内的含碳绝缘层之上分别形成金属源极和金属漏极。
7.如权利要求6所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述步骤S4还包括如下步骤：
S41：清洗，去除步骤S3所形成衬底的表面的有机物；
S42：准备温度恒定的环境；
S43：将步骤S41处理后的衬底沉浸在呈液态的有机物中，在温度恒定的环境中保持一定时间，在源极凹槽和漏极凹槽内形成含碳绝缘层；
S44：清洗，去除残留有机物。
8.如权利要求7所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述有机物为非单键的具有电子受体，且在所述温度恒定的环境下为液态的有机物。
9.如权利要求7或8所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述温度恒定的环境为水浴或者油浴环境。
10.如权利要求9所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述油浴的温度范围为100至200摄氏度，油浴时间的范围为60至180分钟。
11.如权利要求9所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述水浴的温度范围为60至100摄氏度，水浴时间的范围为60至180分钟。
12.如权利要求6所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述含碳绝缘层中含有直链或含支链的十二烷基至二十烷基。
13.如权利要求6所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，所述含碳绝缘层的厚度为0.3nm～5nm。
14.如权利要求6所述的具有含碳绝缘层的肖特基势垒晶体管的制备方法，其特征在于，在所述步骤S5之后还具有以下步骤：
S6：在所述金属源极和金属漏极以及栅堆叠之上形成隔离层，所述隔离层上具有贯通至所述金属源极和金属漏极的接触孔；
S7：在所述隔离层之上形成金属连线，所述金属连线通过接触孔与所述金属源极和金属漏极相连。
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Citations (2)
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Patent Citations (2)
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|---|---|---|---|---|
| CN101245123A (zh) * | 2007-02-16 | 2008-08-20 | 三星电子株式会社 | 共聚物、有机绝缘层组合物、有机绝缘层及薄膜晶体管 |
| CN101866953A (zh) * | 2010-05-26 | 2010-10-20 | 清华大学 | 低肖特基势垒半导体结构及其形成方法 |
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