CN1581359A

CN1581359A - 使用漏电流的半导体测试设备和漏电流的补偿系统

Info

Publication number: CN1581359A
Application number: CN200410055978.4A
Authority: CN
Inventors: 金光日
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-04
Filing date: 2004-08-03
Publication date: 2005-02-16
Also published as: US20050030057A1; TW200507150A; US20070018679A1; US7116125B2; JP2005057256A; TWI241671B; US7342408B2

Abstract

本发明涉及一种可以使用漏电流的半导体测试设备和/或漏电流的补偿系统。根据本发明的范例性实施例，该半导体测试设备可以包括以与该半导体设备的MOS晶体管类似制造过程制造的多个MOS晶体管。该半导体测试设备可以检测到流经所述MOS晶体管的漏电流，可以测试该半导体设备是否是被正常制造，并可以生成作为结果的至少正常或非正常信号。漏电流补偿系统可以响应半导体测试设备的正常或非正常信号补偿流经该半导体设备的漏电流。根据本发明的范例性实施例，非正常制造的MOS晶体管可以被测试出，经过漏电流补偿系统可以降低该半导体设备的故障。

Description

使用漏电流的半导体测试设备和漏电流的补偿系统

技术领域

本发明涉及一种可以使用漏电流的半导体测试设备和漏电流的补偿系统。

背景技术

在晶片上形成可以包括微通道(micro channel)长度的MOS晶体管是很困难的，特别是，控制MOS晶体管的通道长度是非常困难的。用于控制微通道长度(例如，较短波长的光源、相移掩膜(PSM)、相位边缘移动掩膜(PEMS)和光校正(OPC)等)的技术可以导致其通道长度大于临界通道长度的MOS晶体管，并导致半导体芯片的制造。

在一个晶片上可以同时形成多个晶体管和/或多个简单电路(例如，反向器延迟器和/或环形震荡器)中的每一个，并可以测试MOS晶体管。可以从这些晶体管和/或简单电路中萃取可以表明晶体管特征的参数，但是，由于可以改变MOS晶体管参数的半导体制作处理变得更加复杂，所以，确定这些参数变得更加困难和可能占用更多的时间。在MOS晶体管截止模式下，漏电流是随着通道长度而变化的，因此，漏电流可以引起与MOS晶体管集成在一起的半导体芯片的故障。

通过简化半导体制作方法，可以使该MOS晶体管中一个或多个氧化层的厚度变得比较小和对该MOS晶体管的控制变得更加困难。通过经由所述微氧化层构建隧道可以增加所述漏电流并引起半导体电路的故障。

可以在电源的两端使用具有较大栅极区域(gate area)的MOS电容器，且栅极区域漏电流可能引起电子泄漏。漏电流可能减少MOS电容器的电容，和包括该电容器的电路就会发生工作异常。

发明内容

本发明的范例性实施例直接涉及用于测试MOS晶体管的半导体测试设备，这种MOS晶体管可能是被非正常制造和可能在截止模式下由于其通道漏电流而引起至少一个故障。

本发明的范例性实施例可以提供一种半导体测试设备，该设备可以测试可能是非正常制造并由于其栅极漏电流可能引起至少一个故障的MOS晶体管。

本发明的范例性实施例可以提供一种MOS晶体管电流补偿设备，该设备可以补偿半导体设备的漏电流，该半导体设备可以是非正常制造和受到漏电流损害的设备。

根据本发明范例性实施例的半导体测试设备可以测试可以包括至少一个MOS晶体管的半导体设备。该半导体测试设备包括：可根据MOS晶体管是否可以被正常制造而可变地生成第一漏电流的第一漏电流源；可根据所述MOS晶体管是否可以被正常制造而可变地生成第二漏电流的第二漏电流源；和可以将第一漏电流和第二漏电流进行比较并确定所述半导体设备是否被正常制造的比较器。

第一漏电流可以小于第二漏电流，H MOS晶体管可以被正常地制造；第一漏电流可以大于第二漏电流，和MOS晶体管可能被非正常地制造。

在本发明的范例性实施例中，第一和第二漏电流源可以是MOS晶体管。

在本发明的范例性实施例中，可以使用漏电流的半导体测试设备可以包括第一MOS晶体管、第二MOS晶体管和一个电容器。在截止模式下，第一MOS晶体管可以经由可以具有临界通道长度(称之为L1)的一个通道流过第一漏电流(称之为I1)和/或经由可以具有比所述L1短ΔL1的通道长度(称之为L1’)的一个通道流过第一漏电流(称之为I1’)。在截止模式下，第二MOS晶体管可以经由具有长于所述L1的临界通道长度(称之为L2)的一个通道流过第二漏电流(称之为I2)和/或经由可以具有比所述L2短ΔL2的通道长度(称之为L2’)的一个通道流过第二漏电流(称之为I2’)。比较器可以将第一漏电流与第二漏电流进行比较，并可以确定该半导体设备是否是被正常制造的。第一MOS晶体管可以具有能够满足条件I1＜I2和I1’＞I2’的通道宽度W1。第二MOS晶体管可以具有能够满足条件I2＞I1和I2’＜I1’的通道宽度W2。

在本发明的范例性实施例中，可以使用漏电流的半导体设备可以包括第一MOS电容器、第二MOS电容器和一个比较器。第一MOS电容器可以经由具有临界厚度(称之为T1)的氧化层流过第一漏电流(称之为J1)和/或可以经由具有比T1小ΔT1的厚度(称之为T1’)的氧化层流过第一漏电流(称之为J1’)。第二MOS电容器可以经由可以大于T1的临界厚度(称之为T2)的氧化层流过第二漏电流(称之为J2)和/或可以经由具有比T2小ΔT2的厚度(称之为T2’)的氧化层流过第二漏电流(称之为J2’)。比较器可以将第一漏电流和第二漏电流进行比较，并可以确定该半导体设备是否是被正常制造。第一MOS电容器可以具有能够满足条件J1＜J2和J1’＞J2’的栅极区域A1，和第二MOS电容器可以具有能够满足条件J1＜J2和J1’＞J2’的栅极区域A2。

在本发明的另外的范例性实施例中，漏电流的补偿系统可以包括一个半导体设备，该半导体设备还包括一个或多个MOS晶体管、一个半导体测试和一个漏电流补偿设备。该半导体测试设备可以包括可以使用与MOS晶体管相同或类似处理所制造的第一和第二MOS晶体管，并可以将分别流经第一和第二MOS晶体管的第一漏电流和第二漏电流进行比较，还可以测试所述半导体设备的MOS晶体管是否可以被正常地制造。该漏电流补偿设备可以补偿流经该半导体设备的MOS晶体管的漏电流，并可以响应该半导体测试设备的输出信号。

在本发明的范例性实施例中，如果该半导体设备是被非正常制造的，所述漏电流补偿设备可以响应该半导体测试设备的非正常信号为MOS晶体管提供漏电流，并可以在该MOS晶体管中生成漏电流。

在本发明的另一个范例性实施例中，可以提供一个比较器，该比较器可以接收至少第一漏电流和第二漏电流，可以比较至少第一和第二漏电流，并可以输出至少一个输出信号。该输出信号可以是根据至少第一和第二漏电流的比较结果。

根据本发明范例性实施例的比较器可以包括至少两个用于接收和比较至少两个漏电流的晶体管，和至少一个用于输出至少一个输出信号的输出端。至少两个漏电流的比较可以包括：如果第一漏电流可能大于第二漏电流，则输出至少一个输出信号；如果第一漏电流可能小于第二漏电流，则输出至少一个其他的输出信号。

附图说明

包含的附图提供对本发明的进一步理解，插入的附图作为本说明书的延续部分。附图与说明书一起描述了本发明的范例性实施例，用于解释本发明的原理。其中：

图1的框图示出了可以使用一通道漏电流的半导体测试设备的范例性实施例；

图2的曲线简要示出了漏电流根据通道长度的变化而变化的例子；

图3的电路图示出了图1所示比较器的范例性实施例；

图4的电路图示出了图1所示比较器的范例性实施例；

图5的电路图示出了可以使用一通道漏电流的半导体测试设备的另一个范例性实施例；

图6的框图示出了可以使用一栅极漏电流的半导体测试设备的另一个范例性实施例；

图7的曲线简要示出了漏电流根据氧化层厚度变化而变化的例子；

图8的电路图示出了图6所示比较器的一个范例性实施例；

图9的电路图示出了图6所示比较器的一个范例性实施例；

图10的电路示出了可以使用一栅极漏电流的半导体测试设备的另一个范例性实施例；

图11的电路图示出了漏电流补偿系统的一个范例性实施例；和

图12的电路图示出了图11所示NMOS逻辑电路的一个范例性实施例。

具体实施方式

下面将参照示出了本发明范例性实施例的附图详细描述本发明。但是，应当理解，这里所描述的本发明范例性实施例在不脱离本发明精神和范围的前提下可以在形式上和细节上加以修改。因此，这里仅是借助于举例的方式来描述本发明而不是用以限定本发明，本发明的范围不受这里所描述特定实施例的限制。

特别是，为清楚起见，可以减少或增加层或区的相对厚度和位置。此外，当直接在参考层或基底上形成一个层或者在其他层或覆盖所述参考层的图案上形成一个层时，该层可以被认为是形成在另一个层或基底上。

图1示出了根据本发明可以使用漏电流的半导体测试设备的范例性实施例。参看图1，半导体测试设备100可以包括第一漏电流源110、第二漏电流源120和比较器130。

第一和第二漏电流源110和120分别可以包括NMOS晶体管T1和T2。地电压Vss可以被施加到NMOS晶体管T1和T2的栅极，从而使在截止模式下不能形成通道。在截止模式下，第一和第二漏电流源110和120可以提供可以被分别用于NMOS晶体管T1和T2的第一和第二漏电流I1和I2。在图1中，第一和第二漏电流源110和120可以是NMOS晶体管，但也可以使用本领域普通技术人员熟知的PMOS晶体管替换它们。

比较器130将可能流经第一漏电流源110的第一漏电流I1与可能流经第二漏电流源120的第二漏电流I2进行比较，并生成作为比较结果的输出信号。该输出信号可以表明该需要测试的半导体设备(未示出)是否是被正常制造的。所述半导体设备可以是可以包括MOS晶体管(例如，图11所示的NMOS逻辑电路)和可以与该半导体测试设备100一起制造的一个电路。该半导体测试设备100可以同时被制造和/或作为被测试的半导体设备可以在相同的电路中被制造，即，每个半导体设备都可以具有相应的半导体测试设备。该半导体测试设备100也可以被制造在不同的电路中，由此可以被应用到多个半导体设备(未示出)中。

图2的曲线简要示出了漏电流根据通道长度变化而变化的例子。该曲线的平行轴可以表明MOS晶体管的通道长度L，和垂直轴可以表明在截止模式下可以流经该MOS晶体管的一个通道的漏电流I_Off。

图1所示的NMOS晶体管T1和T2的通道长度可以分别被称之为L1和L2。可以流经该通道的漏电流可以分别被称之为I1和I2。晶体管的临界通道长度和一通道长度可以被定义为L1。在该通道长度可能小于L1(临界通道长度)的间隔内漏电流可能变化。在通道长度可能大于L1的间隔内所述漏电流可能不变化。图形的垂直轴可以具有对数标尺。如果MOS晶体管的通道短于所述临界通道长度，则漏电流将急剧增加并可能导致所述电路的非正常操作。L2可以属于其中通道长度可能大于临界通道长度L1的间隔。

在半导体制造过程中可以被减少的通道长度L1’和L2’可被分别称之为L1’和L2’，可以流经该通道的漏电流可以被分别称之为I1’和I2’。通道长度的变化可以分别是ΔL1＝L1-L1’和ΔL2＝L2-L2’。如果ΔL1＝ΔL2，则半导体制造过程中该通道长度的变化可以大于较短通道长度的变化，即，ΔL1/L1＞＞ΔL2/L2。

根据本发明的范例性实施例，半导体测试设备100可以使用通道漏电流并可以确定第一漏电流源110的通道宽度W1和第二漏电流源120的通道宽度W2。

所述制造过程可能被正常执行，第一和第二漏电流源110和120的通道长度分别变成L1和L2；漏电流源120的漏电流12可以大于漏电流源110的漏电流I1(即、I2＞I1)。所述制造过程还可能被非正常执行，第一和第二漏电流源110和120的通道长度分别变为L1’和L2’；漏电流源120的漏电流I2’大于漏电流源110的漏电流I1’(即、I2’＞I1’)。

例如，L1＝0.1μm，L1’＝0.12μm，L2＝0.18μm，L2’＝0.17μm，I1＝2nA。I1’＝100nA和第一漏电流源110的通道宽度W1可以是W1。第二漏电流源120的通道宽度W2可以被定义为使I2小于I1和使I2’小于I1’。

可以包括满足上述关系的W1和W2的第一和第二漏电流源110和120可以被用于图1所示的电路，并可以使用其通道长度大于目标通道长度的MOS晶体管来实现。

图3示出了图1所示范例性比较器的电路的一个例子。参见图3，比较器130可以包括至少2个NMOS晶体管N1和N2、至少4个PMOS晶体管P1-P4和至少2个反相器INV1和INV2。

使能信号可以是“L”，PMOS晶体管P1和P4可以被导通，NMOS晶体管N3可以被截止，和节点1和2可以变成“H”。

节点1和2可以是“H”，PMOS晶体管P2和P3可以被截止，NMOS晶体管N1和N2可以被导通，使能信号可以是“H”，PMOS晶体管P1和P4可以被截止和NMOS晶体管N3可以被导通。

当第一和第二漏电流源110和120可能被正常制造(即，通道长度分别是L1和L2)时，第二漏电流I2可以大于第一漏电流I1，节点2可以变成“L”，节点1可以变成“H”，输出信号Output_1可以变成“L”，和输出信号Output_2可以变成“H”。

当第一和第二漏电流源110和120可能被非正常制造(即，通道长度分别是L1’和L2’)时，第二漏电流I2’可能小于第一漏电流I1’，节点2可以变为“H”，节点1可以变成“L”，输出信号Output_1可以变成“H”，和输出信号Output_2可以变成“L”。从比较器130输出的信号可以通知所述半导体设备(未示出)是否是被正常制造的。

图4示出了图1所示比较器的另一个范例性实施例的电路的例子。参见图4，比较器130可以包括至少2个PMOS晶体管P5和P6。使能信号可以处于“H”状态，NMOS晶体管N4可以被导通。

当第一和第二漏电流源110和120可以被正常制造(即，通道长度分别是L1和L2)时，第二漏电流I2可以大于第一漏电流I1，节点2可以变成“L”，节点1可以变成“H”，和输出信号Output可以变成“L”。

当第一和第二漏电流源110和120可能被非正常制造(即，通道长度分别是“L1’”和“L2’”)时，第二漏电流I2’可以小于第一漏电流I1’，节点2可以变成“H”，节点1可以变成“L”，和输出信号Output可以变成“H”。该半导体设备(未示出)可能被非正常制造，和可以从比较器130生成为“H”的输出信号Output。

图5示出了可以使用通道漏电流的半导体测试设备另一电路实施例的例子。参见图5，根据本发明一个范例性实施例，该半导体测试设备可以包括至少2个在图4中的可以相互并联的半导体测试设备。

当第一漏电流源111和112以及第二漏电流源121和122可以被正常制造(即，通道长度分别可以是L1和L2)时，使能信号可以是“H”，和NMOS晶体管N5可以被导通。第二漏电流I2可以大于第一漏电流I1，节点2和4可以变成“L”，节点1和3可以变成“H”，输出信号Output_1可以变成“L”，和输出信号Output_2可以变成“H”。

当第一漏电流源111和112以及第二漏电流源121和122可能被非正常制造(即，如果通道长度可以是L1’和L2’)时，第二漏电流I2’可以小于第一漏电流I1’，节点2和4可以变成“H”，节点1和3可以变成“L”，输出信号Output_1可以变成“H”，和输出信号Output_2可以变成“L”。通过一输出信号可以确定该半导体设备(未示出)是被正常制造的还是被非正常制造的。

图6示出了可以使用栅极漏电流的半导体测试设备的范例性实施例。参见图6，半导体测试设备200可以包括第一漏电流源210、第二漏电流源220和比较器230。第一和第二漏电流源210和220可以包括至少NMOS晶体管C1和C2。当其漏极和源极彼此相连时，NMOS晶体管C1和C2可以形成一个MOS电容器。第一和第二漏电流源210和220可以经过NMOS晶体管C1和C2的栅极分别流过第一和第二漏电流J1和J2。在图6中，第一和第二电流源210和220可以是NMOS晶体管。

比较器230可以将可以流经第一漏电流源210的第一漏电流J1与可以流经第二漏电流源220的第二漏电流J2进行比较，并可以生成一个输出信号Output。该输出信号可以通知可以被测试的半导体设备(未示出)可能是被正常制造的。

图7的曲线简要地示出了漏电流根据氧化层的厚度变化而变化的例子。图表的平行轴可以表明MOS晶体管的氧化层厚度(Tox)。垂直轴可以表明可以流过MOS晶体管栅极的漏电流Jg。

NMOS晶体管C1和C2的厚度可以分别被称之为T1和T2，可以流过该栅极的漏电流可以被分别称之为J1和J2。该栅极的漏电流可以被分别称之为J1和J2。T1可以是氧化层的一临界厚度和可以是该晶体管的氧化层的一厚度。在氧化层的厚度小于氧化层临界厚度的间隔内，所述漏电流可以变化。而在氧化层的厚度大于氧化层临界厚度的间隔内，所述漏电流不可能变化。T2可以是属于其氧化层厚度大于T1的间隔的氧化层的一厚度。

在半导体制造过程期间可以减少的氧化层的厚度可以被称之为T1’和T2’，和可以流经栅极的漏电流可以被称之为J1’和J2’。氧化层厚度的变化可以是ΔT1＝T1-T1’和ΔT2＝T2-T2’。如果ΔT1＝ΔT2，则氧化层的厚度变化率在可以在具有较小厚度的该氧化层处较大，即，ΔT1/T1＞＞ΔT2/T2。

可以使用栅极漏电流的半导体测试设备200可以确定第一漏电流源210的栅极区域A1和第二漏电流源220的栅极区域A2。如果可以正常执行半导体制造过程，则该漏电流可以具有J2＞J1的关系，并可以形成厚度分别为T1和T2的第一和第二漏电流源210和220(例如，这里所述的晶体管和/或电容器)的氧化层。如果半导体制造过程可能被非正常执行，则漏电流可以具有J2’＜J1’的关系，例如，T1＝28，T1’＝0.12，T2＝34和T2’＝32，和可以形成厚度分别为T1’和T2’的第一和第二漏电流源210和220的氧化层。例如，J1＝1p，J1’＝1n，和第一漏电流源210的栅极区域可以是A1，可以确定第二漏电流源220的栅极区域A2满足条件J2＞J1和J2’＜J1’。

根据上述关系，图6的电路可以使用具有栅极区域A1的第一漏电流源210、具有栅极区域A2的第二漏电流源220，和可以具有其厚度大于所述临界厚度的氧化层的MOS晶体管。

图8的电路图示出了图6所示比较器的范例性实施例。参见图8，比较器230包括至少2个NMOS晶体管N1和N2、至少4个PMOS晶体管P1-P4，和至少2个反相器INV1和INV2。比较器230的工作原理与比较器130类似或相同。比较器230的输出信号可以是地并可以确定所述半导体设备(未示出)是否可以被正常制造。

图9示出了图6所示比较器实施例电路的例子。参见图9，比较器230可以包括至少2个PMOS晶体管P5和P6。比较器230可以与图4所示相同或类似原理工作。

图10的电路示出了可以使用栅极漏电流的半导体测试设备的另一个例子。该半导体测试设备的工作原理同于图5所示。

图11的电路示出了可以使用诸如半导体测试设备100的半导体测试设备的漏电流补偿系统。参见图11，半导体测试设备100的输出信号可以经过反相器INV3输入给漏电流补偿设备300。漏电流补偿设备300可以包括第一和第二补偿电路310和320，并可以补偿可以流经NMOS逻辑电路400的漏电流。

NMOS逻辑电路400可以包括一个或多个NMOS晶体管。NMOS晶体管的通道长度可能被非正常制造，和由于在截止模式下漏电流可以迅速流过，所以NMOS逻辑电路400可能执行非正常操作。半导体测试设备100可以检测在NMOS逻辑电路400中流过的漏电流和漏电流补偿设备300可以补偿NMOS逻辑电路的漏电流。

当时钟信号CLK处于第一逻辑状态(例如“低”或“L”)时，PMOS晶体管M4可以被导通，NMOS晶体管M5可以被截止，和节点A可以处于第二逻辑状态(例如“高”或“H”)。当时钟信号CLK可以是“H”时，PMOS晶体管M4可以被截止和NMOS晶体管M5可以被导通。当利用输入信号IN1、IN2、...、和INn使NMOS逻辑电路400处于截止模式时，节点A可以是“H”。如果可以非正常地执行其中可以形成在NMOS逻辑电路400中NMOS晶体管的通道长度短于临界通道长度的半导体制造过程，那么，在截止模式下，漏电流可以增加，和节点A的状态可以改变到“L”。

半导体测试设备100可以检测到由于非正常制造NMOS逻辑电路400所导致的在截止模式下流动的漏电流，并可以生成输出信号“Output”。

漏电流补偿设备300可以减少不期望的该节点被改变到“L”的可能性。当半导体制造过程可以被正常执行时，第一补偿电路310可以包括至少一个PMOS晶体管M1和可以补偿在NMOS逻辑电路400中流过的所述漏电流。如果由于非正常的处理使得漏电流增加，那么，除了第一补偿电路310以外还可以包括第二补偿电路320。

当可以正常制造通道长度时，可以生成一个正常信号“L”做为半导体测试设备100的输出信号“Output”。当通道长度可能被非正常制造时，可以生成一个非正常信号“H”。该信号可以通过反相器INV3并被反相，反相后的信号可以被输入给第二补偿电路320。如果该通道长度是正常的，信号“H”可以被输入给第二补偿电路320，而如果不正常，则可以输入信号“L”。

当半导体制造过程可以被正常执行、即可以正常形成通道长度时，信号“H”可以被输入给第二补偿电路320，可以使PMOS晶体管M2截止，和第二补偿电路320不能工作。当半导体制造过程被非正常执行、即使得通道长度非正常时，漏电流可能迅速增加，半导体测试设备100可能生成可以被输入给第二补偿电路320的非正常信号“L”。PMOS晶体管M2可以被导通并可以根据输出“Output”对节点A提供附加电流，从而由于NMOS逻辑电路400的漏电流而导致节点A的不稳定状态或逻辑故障。

图12示出了图11所示漏电流补偿系统的一个范例性实施例。参见图12，第一和第二补偿电路310和320的构成以及工作原理与图11所示类似。在图12中，时钟信号CLK可以是“H”和NMOS逻辑电路400的输入端IN1至IN6被接地，从而NMOS晶体管可以处于截止状态。如果NMOS晶体管可以被正常制造，则由于很小的漏电流而使第一补偿电路310可以减少节点A不期望状态的概率和/或可以减少逻辑故障的概率。如果NMOS晶体管可能被非正常地制造、即可以迅速地增加漏电流，那么，第二补偿电路320可以对可能是由于漏电流而引起的损失进行补偿，并可以减少节点A不期望状态的概率。

在图11和12中，可以使用通道漏电流的半导体测试设备100可以被解释为漏电流补偿系统的范例性实施例，但是，本领域的普通技术人员已经知道，半导体测试设备100可以使用以类似原理、相同原理或本领域普通技术人员所希望的其它原理而工作的栅极漏电流。

根据本发明的范例性实施例，一半导体测试设备可以使用通道漏电流测试在半导体制造过程期间被制造得具有短于临界长度的通道长度的MOS晶体管。该半导体测试设备可以根据本发明范例性实施例可以使用栅极漏电流测试在半导体制造过程期间被制造得具有比临界厚度薄的氧化层的MOS晶体管。根据漏电流补偿系统的范例性实施例，可以减少由于漏电流而可能引起的电路故障。

虽然已经描述了包括NMOS晶体管的本发明的范例性实施例，但应当知道，如本领域普通技术人员所希望的那样，任何晶体管、例如PMOS晶体管都可以被用在本发明的范例性实施例中。

虽然已经结合比较MOS晶体管的漏电流以确定半导体设备是否被正常制造对本发明范例性实施例进行了描述，但应当理解，任何一种电流、例如通道或栅极电流都可以如本领域普通技术人员所希望的那样被使用。

虽然已经结合使用第一逻辑状态“L”和第二逻辑状态“H”描述了本发明的范例性实施例，但本领域普通技术人员可以理解，这些第一和第二逻辑状态可以相互转换而不脱离本发明的范围和精神，例如，第一逻辑状态可以是“H”，和第二逻辑状态可以是“L”。

虽然已经结合附图描述了本发明的范例性实施例，但本发明并不局限于此。对于本领域普通技术人员很明显，在不脱离本发明的范围和精神的前提下可以做出各种替换、修改和变化。

Claims

1.一种用于测试包括至少一个MOS晶体管的半导体设备的半导体测试设备，包括：

第一漏电流源，用于根据所述至少一个MOS晶体管是否被正常制造生成第一漏电流；

第二漏电流源，用于根据所述至少一个MOS晶体管是否被正常制造生成第二漏电流；和

一比较器，用于比较第一漏电流和第二漏电流，以确定所述半导体设备是否被正常制造。

2.如权利要求1所述的设备，其中，如果所述至少一个MOS晶体管是被正常制造的，则第一漏电流小于第二漏电流，和如果所述至少一个MOS晶体管是被非正常制造的，则第一漏电流大于第二漏电流。

3.如权利要求1所述的设备，其中，第一和第二漏电流源中的每一个都包括至少一个MOS晶体管。

4.一种用于测试包括至少一个MOS晶体管的半导体设备的半导体测试设备，包括：

第一MOS晶体管，被设计成用于在截止模式下经由一具有临界通道长度的通道流过第一漏电流或经由一具有短于L1的通道长度的通道流过第一漏电流；

第二MOS晶体管，被设计成用于在截止模式下经由一具有长于L1的临界通道长度的通道流过第二漏电流或经由一具有短于L2的通道长度的通道流过第二漏电流；和

一比较器，用于比较第一漏电流和第二漏电流，以确定所述半导体设备是否是被正常制造的；

其中，第一MOS晶体管具有使I1＜I2和I1’＞I2’的通道宽度W1，

其中，第二MOS晶体管具有使I2＞I1和I2’＜I1’的通道宽度W2。

5.如权利要求4所述的设备，其中，当I2＞I1时，所述比较器生成一个正常信号，和当I2’＜I1’时，所述比较器生成一个非正常信号。

6.如权利要求4所述的设备，其中，第一和第二MOS晶体管是NMOS晶体管。

7.如权利要求4所述的设备，其中，第一和第二MOS晶体管是PMOS晶体管。

8.一种用于测试包括至少一个MOS晶体管的半导体设备的半导体测试设备，该半导体测试设备包括：

第一MOS电容器，用于经由一具有临界厚度的氧化层流过第一漏电流或经由具有小于T1的厚度的氧化层流过第一漏电流；

第二MOS电容器，用于经由一具有大于T1的临界厚度的氧化层流过第二漏电流或经由具有小于T2的厚度的氧化层流过第二漏电流；和

一比较器，用于比较第一漏电流和第二漏电流，以确定所述半导体设备是否是被正常制造的，

其中，第一MOS电容器具有一使J1＜J2和J1’＞J2’的栅极区域A1，和

其中，第二MOS电容器具有一使J1＜J2和J1’＞J2’的栅极区域A2。

9.如权利要求8所述的设备，其中，当J2＞J1时，所述比较器生成一正常信号，和当J2’＜J1’时，生成一非正常信号。

10.如权利要求8所述的设备，其中，第一和第二MOS电容器是NMOS电容器。

11.如权利要求8所述的设备，其中，第一和第二MOS电容器是PMOS电容器。

12.一种补偿系统，包括：

一半导体测试设备，包括以和所述MOS晶体管相同处理制造的第一和第二MOS晶体管，并比较流经第一和第二MOS晶体管的第一和第二漏电流，以测试该半导体设备的MOS晶体管是否是被正常制造的；和

一漏电流补偿设备，用于响应该半导体测试设备的输出信号补偿流经该半导体设备的MOS晶体管的漏电流。

13.如权利要求12所述的系统，其中，所述半导体测试设备包括：

第一MOS晶体管，用于在截止模式下经由一具有临界通道长度的通道流过第一漏电流或经由具有小于L1的通道长度的氧化层流过第一漏电流；

第二MOS晶体管，用于在截止模式下经由一具有大于L1的临界通道长度的通道流过第二漏电流或经由一具有小于L2厚度的通道流过第二漏电流；和

其中，第一MOS晶体管具有使I1＜I2和I1’＞I2’的通道宽度W1；和

其中，第二MOS晶体管具有使I1＜I2和I1’＞I2’的通道宽度W2。

14.如权利要求12所述的系统，其中，所述半导体测试设备包括：

第一MOS电容器，用于经由一具有临界厚度的氧化层流过第一漏电流或经由一具有小于T1厚度的氧化层流过第一漏电流；

第二MOS电容器，用于经由具有大于T1的临界厚度的氧化层流过第二漏电流或经由具有小于T2厚度的氧化层流过第二漏电流；和

其中，第一MOS电容器具有使J1＜J2和J1’＞J2’的栅极区域A1，和第二MOS电容器具有使J2＞J1和J2’＜J1’的栅极区域A2。

15.如权利要求12所述的系统，其中，在所述半导体设备被非正常制造从而在MOS晶体管中引起漏电流的情况下，响应所述半导体测试设备的非正常信号，漏电流的补偿系统为所述MOS晶体管提供一漏电流。

16.一种用于从至少第一和第二MOS晶体管接收至少第一漏电流和第二漏电流的比较器，比较至少第一和第二漏电流和根据至少第一和第二漏电流的比较结果输出至少一个输出信号，其中，该信号表明一半导体设备是否是是被正常制造的。

17.如权利要求16所述的比较器，包括：

至少2个晶体管，用于接收和比较至少第一和第二漏电流；和

至少一个输出，用于输出至少一个输出信号。

18.如权利要求16所述的比较器，其中，至少第一和第二漏电流的比较包括：

如果第一漏电流大于第二漏电流，则输出第一输出信号；和

如果第一漏电流小于第二漏电流，则输出第二输出信号。

19.一种包括权利要求1所述半导体测试设备的补偿系统。

20.一种包括权利要求4所述半导体测试设备的补偿系统。

21.一种包括权利要求8所述半导体测试设备的补偿系统。

22.一种包括权利要求16所述比较器的半导体测试设备。

23.一种包括权利要求22所述半导体测试设备的补偿系统。