JPH03241595A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03241595A JPH03241595A JP2036107A JP3610790A JPH03241595A JP H03241595 A JPH03241595 A JP H03241595A JP 2036107 A JP2036107 A JP 2036107A JP 3610790 A JP3610790 A JP 3610790A JP H03241595 A JPH03241595 A JP H03241595A
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- transistor
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- transistors
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- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 6
- 238000013461 design Methods 0.000 abstract description 5
- 238000010276 construction Methods 0.000 abstract 1
- 238000012544 monitoring process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
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- 238000005259 measurement Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
不揮発性半導体記憶装置に関し、
該チップのメモリーセル部に設けられているセルトラン
ジスタのチャネル幅を電気的に推定することを目的とし
、 メモリーセル部に隣接して、該メモリーセル部の不揮発
性メモリセルトランジスタと同一工程で形成され互にチ
ャネル幅を異にする２つのモニター用トランジスタを配
置するとともに該モニター用トランジスタのフローティ
ングゲートに任意の電位が印加しうるように構成される
。
ジスタのチャネル幅を電気的に推定することを目的とし
、 メモリーセル部に隣接して、該メモリーセル部の不揮発
性メモリセルトランジスタと同一工程で形成され互にチ
ャネル幅を異にする２つのモニター用トランジスタを配
置するとともに該モニター用トランジスタのフローティ
ングゲートに任意の電位が印加しうるように構成される
。
本発明は不揮発性半導体記憶装置に関するものである。
［従来の技術〕
従来、ＥＦＲＯＭ等の記憶回路において、セルトランジ
スタの構造や特性を調べるためにモニター用のセルトラ
ンジスタを設けることは行われているが、その場合は単
にメモリー用のセルトランジスタと全く同じ構造とサイ
ズ、例えば同一チャネル幅、同一ゲート幅をもつセルト
ランジスタをチップ上に付加するものであり、従ってこ
の場合においては、単にセルトランジスタの電気的特性
のみが調べられるにすぎず、セルトランジスタの物理的
形状を調べることは出来なかった。
スタの構造や特性を調べるためにモニター用のセルトラ
ンジスタを設けることは行われているが、その場合は単
にメモリー用のセルトランジスタと全く同じ構造とサイ
ズ、例えば同一チャネル幅、同一ゲート幅をもつセルト
ランジスタをチップ上に付加するものであり、従ってこ
の場合においては、単にセルトランジスタの電気的特性
のみが調べられるにすぎず、セルトランジスタの物理的
形状を調べることは出来なかった。
そのため従来では、セルトランジスタのチャネル幅を調
べるにはチップそのものを破壊して顕微鏡でのぞいて見
る等の直接視覚的に調査することが必要であり、従って
検査に要するコストや時間がかかり効率的な調査を行う
ことは困難である。
べるにはチップそのものを破壊して顕微鏡でのぞいて見
る等の直接視覚的に調査することが必要であり、従って
検査に要するコストや時間がかかり効率的な調査を行う
ことは困難である。
又かかる従来の方法では製品を破壊してしまうため生産
コストを上昇させる原因でもあった。
コストを上昇させる原因でもあった。
本発明の目的はかかる従来技術の欠点を改良し、不揮発
性半導体記憶装置の記憶回路のメモリーセル部に使用さ
れているセルトランジスタのチャネル幅を視覚的ではな
く電気的に検査することによって、当該チャネル幅をチ
ップを破壊することなく、効率的に測定することの出来
る不揮発性半導体記憶装置を提供しようとするものであ
る。
性半導体記憶装置の記憶回路のメモリーセル部に使用さ
れているセルトランジスタのチャネル幅を視覚的ではな
く電気的に検査することによって、当該チャネル幅をチ
ップを破壊することなく、効率的に測定することの出来
る不揮発性半導体記憶装置を提供しようとするものであ
る。
本発明は上記目的を達成するため、以下に示すような技
術構成を採用するものである。即ち、メモリーセル部に
隣接して、該メモリーセル部の不揮発性メモリセルトラ
ンジスタと同一工程で形成され互にチャネル幅を異にす
る２つのモニター用トランジスタを配置するとともに該
モニター用トランジスタのフローティングゲートに任意
の電位が印加しうるように構成されている不揮発性半導
体記憶装置である。
術構成を採用するものである。即ち、メモリーセル部に
隣接して、該メモリーセル部の不揮発性メモリセルトラ
ンジスタと同一工程で形成され互にチャネル幅を異にす
る２つのモニター用トランジスタを配置するとともに該
モニター用トランジスタのフローティングゲートに任意
の電位が印加しうるように構成されている不揮発性半導
体記憶装置である。
ＥＦＲＯＭ等からなる不揮発性半導体記憶装置であって
、該チップのメモリーセル部に隣接して、該メモリーセ
ル部のセルトランジスタと同一構造を有するが、互にチ
ャネル幅を異にする２つのモニター用トランジスタを配
置するとともに該モニター用トランジスタのフローティ
ングゲートに任意の電位が印加しうるように構成されて
いる不揮発性半導体記憶装置である。
、該チップのメモリーセル部に隣接して、該メモリーセ
ル部のセルトランジスタと同一構造を有するが、互にチ
ャネル幅を異にする２つのモニター用トランジスタを配
置するとともに該モニター用トランジスタのフローティ
ングゲートに任意の電位が印加しうるように構成されて
いる不揮発性半導体記憶装置である。
本発明においては、上記したようにＥＦＲＯＭ等からな
る不揮発性半導体記憶装置において実際の情報を記憶す
るＥＦＲＯＭ等からなるメモリーセル部とは別にモニタ
ー用のトランジスタとして３３ ＥＦＲＯＭにおける各
メモリーセルのトランジスタと同一の構造を有しかつ、
第１のチャネル幅を有している第１のトランジスタと第
１のチャネル幅とは異る第２のチャネル幅を有している
第２のトランジスタとを隣接して配置したもので、しか
も上記モニター用トランジスタのフローティングゲート
に任意の電圧を印加しうるようにして、ドレイン電流を
制御するようにしたものである。
る不揮発性半導体記憶装置において実際の情報を記憶す
るＥＦＲＯＭ等からなるメモリーセル部とは別にモニタ
ー用のトランジスタとして３３ ＥＦＲＯＭにおける各
メモリーセルのトランジスタと同一の構造を有しかつ、
第１のチャネル幅を有している第１のトランジスタと第
１のチャネル幅とは異る第２のチャネル幅を有している
第２のトランジスタとを隣接して配置したもので、しか
も上記モニター用トランジスタのフローティングゲート
に任意の電圧を印加しうるようにして、ドレイン電流を
制御するようにしたものである。
（作 用〕
本発明においてはトランジスタのドレイン電流がチャネ
ル幅に比例することに着目し、異ったチャネル幅をもつ
２つの測定用のセルトランジスタのドレイン電流を測定
しこれよりチャネル幅の設計値からのずれを求め、実際
のセルトランジスタのチャネル幅を推定することが出来
る。
ル幅に比例することに着目し、異ったチャネル幅をもつ
２つの測定用のセルトランジスタのドレイン電流を測定
しこれよりチャネル幅の設計値からのずれを求め、実際
のセルトランジスタのチャネル幅を推定することが出来
る。
［実施例］
以下に本発明に係る不揮発性半導体記憶装置の具体例と
原理を図面に沿って説明する。
原理を図面に沿って説明する。
第１図は本発明に係るＥＦＲＯＭ等からなる不揮発性半
導体記憶装置ｌの構造の具体例を示したちのであって、
チップ１のほぼ中央部はＥＰＲＯＭからなるメモリーセ
ル部２が配置されておりその外周縁部にはモニター用ト
ランジスタ配置部３が設けられている。該モニター用ト
ランジスタ配置部３は必ずしも１個である必要はなく上
記周縁部の適宜の場所に複数個設けることも出来る。第
２図は上記モニター用トランジスタ配置部３におけるモ
ニター用トランジスタとその制御回路を示す等価回路図
である。
導体記憶装置ｌの構造の具体例を示したちのであって、
チップ１のほぼ中央部はＥＰＲＯＭからなるメモリーセ
ル部２が配置されておりその外周縁部にはモニター用ト
ランジスタ配置部３が設けられている。該モニター用ト
ランジスタ配置部３は必ずしも１個である必要はなく上
記周縁部の適宜の場所に複数個設けることも出来る。第
２図は上記モニター用トランジスタ配置部３におけるモ
ニター用トランジスタとその制御回路を示す等価回路図
である。
第２図において、少くとも２つのトランジスタ即ち第１
のトランジスタＱ５、及び第２のトランジスタＱ２が設
けられており、各トランジスタはメモリーセル部２を構
成するセルトランジスタと同一の構造を有している。
のトランジスタＱ５、及び第２のトランジスタＱ２が設
けられており、各トランジスタはメモリーセル部２を構
成するセルトランジスタと同一の構造を有している。
然しなから第１のトランジスタＱ、のチャネル幅Ｗ＋
（第１のチャネル幅）と第２のトランジスタＱ２のチ
ャネル幅Ｗ２ （第２のチャネル幅）とは互に異るよう
に予め設計されている。更に本発明においては、上記各
モニター用トランジスタのフローティングゲートＦＣに
電極Ｇが接続されており任意の電位が印加しうるように
構成されているのであって、これによってドレイン電流
が制御される。
（第１のチャネル幅）と第２のトランジスタＱ２のチ
ャネル幅Ｗ２ （第２のチャネル幅）とは互に異るよう
に予め設計されている。更に本発明においては、上記各
モニター用トランジスタのフローティングゲートＦＣに
電極Ｇが接続されており任意の電位が印加しうるように
構成されているのであって、これによってドレイン電流
が制御される。
本発明おいてフローティングゲート（ＰＧ）に電極を接
続するのは、この回路においてコントロールゲートに電
極を接続するとコントロールゲートフローティングゲー
ト間及びフローティングゲート−チャネル間のカップリ
ングレシオがかなり異り正確な測定が期し難い。
続するのは、この回路においてコントロールゲートに電
極を接続するとコントロールゲートフローティングゲー
ト間及びフローティングゲート−チャネル間のカップリ
ングレシオがかなり異り正確な測定が期し難い。
従って以下に述べるようにチャネル幅を測定しようとす
る時はフローティングゲートＦＧに電圧を印加し、コン
トロールゲートＧはフロート状態にしておくものである
。
る時はフローティングゲートＦＧに電圧を印加し、コン
トロールゲートＧはフロート状態にしておくものである
。
又本発明において上記モニター用トランジスタのチャネ
ル幅の差は特に限定されないが両者間にｌＯ％程度の差
を設けておくことが好ましい。
ル幅の差は特に限定されないが両者間にｌＯ％程度の差
を設けておくことが好ましい。
本発明において上記のような構成を有するモニター用ト
ランジスタを配置することにより当該モニター用トラン
ジスタのみにそのフローティングゲートＦＧに一定の電
圧を印加した時雨モニター用トランジスタＱ、、Ｑ２に
どれくらいの電流が流れるかを測定し、その電流値を比
較することによって実際のメモリーセル部内のセルトラ
ンジスタにおけるチャネル幅を推定しようとするもので
ある。
ランジスタを配置することにより当該モニター用トラン
ジスタのみにそのフローティングゲートＦＧに一定の電
圧を印加した時雨モニター用トランジスタＱ、、Ｑ２に
どれくらいの電流が流れるかを測定し、その電流値を比
較することによって実際のメモリーセル部内のセルトラ
ンジスタにおけるチャネル幅を推定しようとするもので
ある。
この前提にはモニター用トランジスタとメモリーセル部
内のセルトランジスタとは同一の工程により製造されて
いるという事実が存在する。
内のセルトランジスタとは同一の工程により製造されて
いるという事実が存在する。
次に本発明においてモニター用トランジスタのチャネル
幅を測定する方法についてのべる。
幅を測定する方法についてのべる。
まず第１のモニター用トランジスタＱ、の第１のチャネ
ル幅及び第２のモニター用トランジスタＱ２の第２のチ
ャネル幅の出来上り幅をそれぞれＷ、、Ｗ、とじ、チャ
ネル長２は両トランジスタＱ ｒ ＋Ｑｔで同じとして
おく。そして、フローティングゲー）ＦＣに適宜の電圧
を印加しその時の各トランジスタにおけるドレイン電流
１０．、 ｒｏｚをそれぞれ測定する。
ル幅及び第２のモニター用トランジスタＱ２の第２のチ
ャネル幅の出来上り幅をそれぞれＷ、、Ｗ、とじ、チャ
ネル長２は両トランジスタＱ ｒ ＋Ｑｔで同じとして
おく。そして、フローティングゲー）ＦＣに適宜の電圧
を印加しその時の各トランジスタにおけるドレイン電流
１０．、 ｒｏｚをそれぞれ測定する。
ドレイン電流ＩＤはチャネルの実効幅に比例すしかしな
がらチャネル幅をある一定値となるように設計したとし
ても第４図に示すように回路製作中に変動が生じ最終的
に得られるチャネル幅は設計通りのチャネル幅とならな
い場合が多い。例えばエツチング時にオーバーエツチン
グがかかり実際に出来上ったチャネル幅は目標とした設
計値より小さ（なることがある。そこで上記の変動幅（
目標値からのずれ）をａとし、チャネル幅の出来上り目
標値つまり設計値をそれぞれＷＩＡ、Ｗ２Ａとすると ここでａは両モニター用トランジスタについて同じと考
え又メモリーセル部分のセルトランジスタについても同
じと考えられる。更にａは負である場合もありうる。
がらチャネル幅をある一定値となるように設計したとし
ても第４図に示すように回路製作中に変動が生じ最終的
に得られるチャネル幅は設計通りのチャネル幅とならな
い場合が多い。例えばエツチング時にオーバーエツチン
グがかかり実際に出来上ったチャネル幅は目標とした設
計値より小さ（なることがある。そこで上記の変動幅（
目標値からのずれ）をａとし、チャネル幅の出来上り目
標値つまり設計値をそれぞれＷＩＡ、Ｗ２Ａとすると ここでａは両モニター用トランジスタについて同じと考
え又メモリーセル部分のセルトランジスタについても同
じと考えられる。更にａは負である場合もありうる。
従ってａは
ＩＯ＋ＷｚＡＩＤｚＷ＋＾
１０１− ｒｏｔ
と表わされる。
次に本発明ではこの変動幅ａを利用してメモリーセル部
分のセルトランジスタのチャネル幅を求めるものであり
、当該メモリーセルトランジスタのチャネル幅設計目標
値をＷＨとすると実際のチャネル幅Ｗ、４Ａの推定値は Ｗ、、−ＷＭ−ａ で表わされる。つまりセルトランジスタのチャネル幅が
電気的に推測することが可能となる。
分のセルトランジスタのチャネル幅を求めるものであり
、当該メモリーセルトランジスタのチャネル幅設計目標
値をＷＨとすると実際のチャネル幅Ｗ、４Ａの推定値は Ｗ、、−ＷＭ−ａ で表わされる。つまりセルトランジスタのチャネル幅が
電気的に推測することが可能となる。
そこでＷＭＡが予め定められた基準値と比較して許容し
える範囲にあれば問題はないが、許容範囲外であればそ
の不揮発性半導体記憶装置は不良品として扱うことにな
る。
える範囲にあれば問題はないが、許容範囲外であればそ
の不揮発性半導体記憶装置は不良品として扱うことにな
る。
次に本発明におけるモニター用トランジスタを実際的に
チップ上に形成する場合の例を第３図に示す。
チップ上に形成する場合の例を第３図に示す。
第３図において、Ｄはドレイン領域でありＳはソース領
域である。
域である。
又ソース領域と平行的にコントロールゲートＣＧとフロ
ーティングゲートＦＧとが一部重複した状態で積層され
トランジスタＱ、、Ｑ、が形成されている。
ーティングゲートＦＧとが一部重複した状態で積層され
トランジスタＱ、、Ｑ、が形成されている。
更にＤ ３． Ｄ ｚは第１図のトランジスタＱ、及び
Ｑ２に対応するドレインコンタクトでありＳｌはソース
コンタクトである。
Ｑ２に対応するドレインコンタクトでありＳｌはソース
コンタクトである。
又Ｇはフローティングゲートのコンタクトを示す。
本発明は上記したような構成を有するためメモリー用チ
ップを破壊することなく、ＥＦＲＯＭ等の不揮発性半導
体記憶装置のメモリに使用されているセルトランジスタ
のチャネル幅を簡単にしかも大量に効率よく測定しうる
ので検査工程が大幅に短縮されかつ検査費用も低減させ
ることが出来る。
ップを破壊することなく、ＥＦＲＯＭ等の不揮発性半導
体記憶装置のメモリに使用されているセルトランジスタ
のチャネル幅を簡単にしかも大量に効率よく測定しうる
ので検査工程が大幅に短縮されかつ検査費用も低減させ
ることが出来る。
第１図は本発明における不揮発性半導体記憶装置におけ
る構成を示す図である。 第２図は本発明に使用されるモニター用トランジスタの
構造例を示す図である。 第３図は第２図に示すモニター用トランジスタを製造す
るための構成図である。 第４図はモニター用トランジスタのチャネル幅の変化を
示す図である。 １・・・チップ、 ２・・・メモリーセル部
、３・・・モニター用トランジスタ配置部。
る構成を示す図である。 第２図は本発明に使用されるモニター用トランジスタの
構造例を示す図である。 第３図は第２図に示すモニター用トランジスタを製造す
るための構成図である。 第４図はモニター用トランジスタのチャネル幅の変化を
示す図である。 １・・・チップ、 ２・・・メモリーセル部
、３・・・モニター用トランジスタ配置部。
Claims (1)
- メモリーセル部に隣接して、該メモリーセル部の不揮発
性メモリセルトランジスタと同一工程で形成され互にチ
ャネル幅を異にする２つのモニター用トランジスタを配
置するとともに該モニター用トランジスタのフローティ
ングゲートに任意の電位が印加しうるように構成されて
いることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036107A JPH03241595A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036107A JPH03241595A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241595A true JPH03241595A (ja) | 1991-10-28 |
Family
ID=12460551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036107A Pending JPH03241595A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03241595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
-
1990
- 1990-02-19 JP JP2036107A patent/JPH03241595A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116125B2 (en) | 2003-08-04 | 2006-10-03 | Samsung Electronics Co., Ltd. | Semiconductor test device using leakage current and compensation system of leakage current |
| US7342408B2 (en) | 2003-08-04 | 2008-03-11 | Samsung Electronics Co., Ltd | Semiconductor test device using leakage current and compensation system of leakage current |
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