TWI241671B

TWI241671B - Semiconductor test device using leakage current and compensation system of leakage current

Info

Publication number: TWI241671B
Application number: TW093122688A
Authority: TW
Inventors: Kwang-Il Kim
Original assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-04
Filing date: 2004-07-29
Publication date: 2005-10-11
Also published as: JP2005057256A; US20050030057A1; US7342408B2; US20070018679A1; US7116125B2; TW200507150A; CN1581359A

Description

1241671 九、發明說明：【發明所屬之技術領域】本發明是有關於一種使用漏電流的半導體測試元件以及漏電流的補償系統。【先前技術】在晶圓上形成具有微通道長度的M0S電晶體很困難，另外控制MOS電晶體的通道長度也很困難’ 一些用來控制微通道長度（比如較短波長的光源、相位移罩幕 (PSM)、相邊緣位移罩幕(PEMS)、以及光學矯正(OPC)等) 的技術可能會用於通道長度大於臨界通道長度的MOS電晶體上，以及用於故障失調的半導體晶片中。每一個電晶體以及/或簡單電路(比如反相器延遲以及/ 或是環形振盪器）都可以同時形成在晶圓上，且可以測試 MOS電晶體，可以表示電晶體特性的參數會自電晶體處以極/或簡單電路中取得，但是因為半導體製作過程變得更複雜，這些製程可能會改變MOS電晶體的特性，因此要決定參數會變的更加困難且可能需要更長的時間。在關閉狀態下的MOS電晶體的漏電流可能會隨著通道長度變化，這樣漏電流可能會造成與MOS電晶體整合的半導體晶片失效。在MOS電晶體中的氧化層或結構層厚度會變的越來越小，且透過簡化半導體製造方法來控制M〇s電晶體會變的更加_，漏電流可能會因树穿過微氧化層而增加，且可能造成半導體電路的失效。 14358pif 6 1241671 有較大閘極面積的MOS電晶體可以用於诗，個終端上，而閘極漏電流會造成電力喊，漏電:合異。;電容器與包括電容器的電路之電容量，‘ 【發明内容】本發明的實施例可以直接提供一種半導體測試元件， t測試—個可能製作的異常且在關閉的狀態下會造成至夕種因為通道漏電流的機能故障之M0S電晶體。、二、本發明的實施例可以提供一種半導體測試元件，可以 /貝K式一個可能製作的異常且在關閉的狀態下會造成至少一種因為通道漏電流的機能故障之M0S電晶體。一本發明的實施例可以提供一種M0S電晶體電流補償凡件，可以補償漏電流到一種被製作的異常且因為漏電流而受損的半導體元件上。爪根據本發明的實施例之一種半導體測試元件可以測試個包括至J/ 一 M0S電晶體的半導體元件，此半導體測試元件包括一個第一漏電流源，會根據M0S電晶體是否製作的正常，變化性的產生第一漏電流；一第二漏電流源，可以根據M0S電晶體是否製作的正常，變化性的產生第二漏電流；以及一個比較器，用以比較該第一漏電流與該第二漏電流’用以決定該半導體元件是否為正常製造的。假如M0S電晶體是正常製造的，第一漏電流會比該第二漏電流小，而假如M0S電晶體是製造成異常的，第一漏電流會比該第二漏電流大。 14358pif 7 1241671 在本發明的實施例中，第一與第二漏電流源可以是 MOS電晶體。在本發明的實施例中，一種使用漏電流的半導體測試元件會包括一個第一 MOS電晶體、一個第二MOS電晶體以及一個比較器，其中第一 MOS電晶體會在一個關閉狀態下，讓一個第一漏電流(在此用II表示）流經過一個有臨界通道長度(在此用L1表示）的通道，以及/或讓一個第一漏電流(在此用ΙΓ表示）流經過具有一通道長度(在此用L1’ 表示）比L1短AL1的一通道；第二MOS電晶體會在一關閉狀態下，讓一個第二漏電流(在此用12表示）流經過具有比L1長的一臨界通道長度(在此用L2表示）的一通道，以及/或讓一第二漏電流(在此用12,表示）流經過具有一通道長度(在此用L2’表示）比L2短AL2的一通道；比較器會比較第一漏電流與第二漏電流，然後決定該半導體元件是否為正常製造的。第一 MOS電晶體的通道寬度為wi，可以符合11<12而的條件，第二M〇s電晶體的通道寬度為W2，會符合12>11而12，<n，的條件。一在本發明的另一實施例中，使用漏電流的半導體測試疋件包括-個第- MOS冑容器，用以讓一個第一漏電流 (在^此用J1表示）流經過具有臨界厚度(在此用T1表示）的一層氧化層’以及/或讓-個第―漏電流(在此用】丨，表示)流經過具有厚度(在此用τι，表示）比Τ1 ]、ΔΤ1的—層氧化層； :個第二MGS電容器，用以讓—⑽二漏電流(在此用J2 表示)流經過具有比T1大的臨界厚度(在此用T2表示)的- 14358pif 1241671 層氧化層’以及/或讓一個第二漏電流(在此用J2 ’表示）流經過厚度(在此用T2,表示）比T2小ΔΤ2之一層氧化層；一種比較器’會比較第一漏電流與第二漏電流，用以決定該半導體元件是否為正常製造的。第一 MOS電容器具有閘極面積A卜會符合Ji<j2且J1，>J2,的條件，而第：M〇s電容器具有一閘極區域A2,會符合J1<J2且Jl，>j2,的條件。在本發明的另一實施例中，漏電流的補償系統包括一個半導體元件，會進一步包括一或多個M〇s電晶體、一個半導體測試元相及—個漏電流觀元件。半導體測試元件包括關樣或相似製作MQS電晶體㈣程製作的第 -與第二MOS電晶體，並比較分別在該第一與第二⑽ 電晶體内流動的第-與第二M〇s漏電流，以測試半導體元件中的MOS電晶體是否是正常製造的；漏電流補償元件會對應該半導制試元件之—輸出訊號，補償在該半導體元件之該MOS電晶體中流動的漏電流。在本發明的實施例中，假如半導體元件是異常的，會在MOS電晶體中造成漏電流時，漏電流之該補償系統會對應於該半導體測試元件之一異常訊號提供M〇s電晶體漏電流。在本發明的另一實施例中，一個比較器，會自一第一與第二MOS €晶體接受至少一第一漏電流與一第二漏電流，比較該至少第一與苐二漏電流，並根據比較該至少第 -與第二漏電流的結果輪出至少—輸出訊號，其中該訊號會顯示一半導體元件是否為正常製造的。 14358pif 9 1241671 根據本發明的實施例提晶體，以接受與比較該至少匕幸乂為包括至少兩電至少一輪出，以輪出該^_ 一與第二漏電流；以及與第二漏電流包括假如/」出崎。比較該至少第-時，輸出一第一輪出訊電流比該第二漏電流大漏電流大時，輸出—第：輸：該第二漏電流比該第-【實施方式】％出心虎。本發明將會參考隨附圖示，，，任何熟習此技藝者，在不脫===說明本發當可作各種之更動與潤飾，因此x 和範圍内’ 來作為_，而非㈣關本發明，本發明之不受限於在此提到的特定實施例。圍、，特別注意的是，結構層或區域的相對厚度與位置可棱 ^小或放大用以清楚表示，此外#—個結構層是直接形成在參考層絲底上，或是軸在財考層上方的其他結構，，或圖案上時’都可以表示為是形成在另—結構層，，上’”。第1圖為一種使用通道漏電流的半導體測試元件的一個實施例之方塊圖。請參照第1圖，一個半導體測試元件 1〇〇包括一個第一漏電流源110、一個第二漏電流源12〇與一個比較器130。第一與第二漏電流源110與120分別包括NMOS電晶體丁1與T2 ’ 一個接地電壓Vss會施加到NMOS電晶體 T1與T2的閘極上，所以在關閉狀態中不會有通道形成， 14358pif 10 1241671 第一與第二漏電流源110與120會分別提供第—與第二漏電流II與12用於在關閉狀態中的NM〇s電晶體;^與%2 的通道上，在第1圖中，第一與第二漏電流源11〇與'12〇是NMOS電晶體，但是熟習此技藝者應知道也可'以用 PMOS電晶體來取代。比較器130會比較流過第一漏電流源11〇的第一漏電流II與流過第二漏電流源120的第二漏電流12，以產生一個輪出訊號作為結果，輸出訊號可以指出測試的半導體元件(未顯示）是否為正常製造的，此半導體元件可以是一種包括一個MOS電晶體（比如第11圖中所示的邏輯電路)的電路，以及會跟著半導體測試元件100 —起被製造’此半導體測試元件100可以在與要進行測試的半導體元件同時製造以及/或是作成同樣的電路，也就是說每一個半導體元件可以有一個對應的半導體測試元件，此半導體測試元件1〇〇也可以製作在不同的電路中，且也可以用於複數個半導體元件(未顯示）。第2圖說明漏電流隨著通道長度變化而變化的關係圖。圖表中平行軸是表示MOS電晶體的通道長度L，而垂直軸是表示流經在關閉狀態的MOS電晶體的一個漏電流 I〇ff 〇在第1圖中的NMOS電晶體τι與T2的通道長度可以分別標示為L1與L2，流經過通道的漏電流會分別標示為II與12, 一個臨界通道長度與電晶體的通道長度會被定義為L1，當通道長度小於L1(臨界通道長度)時，漏電流會 11 1241671 在一個區間内作變化，當通道長度大於L1時，在一區間内的漏電流不會有變化，圖表的垂直軸表示的是一個log 值，假如MOS電晶體的通道比臨界通道長度短的話，漏電流會明顯的增加且可能會造成電路的插作異常’當通道長度大於臨界通道長度L1時，L2會屬於區間。在半導體製程中縮短的通道長度會分別被表示為L1’ 與L2’，而流經過通道的漏電流會分別被標示為11，與12,，通道長度的變化分別為AL1=L1-L1，以及AL2=L2-L2,，假如 △L1=AL2的話，半導體製程中通道長度的變化會比較小的通道長度大，也就是△L1/L1»AL2/L2。根據本發明實施例提供的半導體測試元件1〇()會使用通道漏電流，並決定第一漏電流源11〇的通道寬度W1以及第二漏電流源120的通道寬度W2。如果製程進行的正常，第一與第二漏電流源11〇與12〇的通道長度會分別變成L1與L2，漏電流源120的漏電流 12會比漏電流源110的漏電流n要大(也就是說12>11); 如果製程進行的不正常，第一與第二漏電流源11〇與12〇的通道長度會分別變成L1，與L2，，漏電流源120的漏電流 12’會比漏電流源110的漏電流n，還要大口】，^〗，）。舉例來說，L14.1，Lih2 ，l2KU8 如， L2 -0·17 ’m ’ Il=2nA ’ ΙΓ=1〇〇ηΑ，而第一漏電流源 u〇的通道寬度W1會是W1，第二漏電流源120的通道寬度 W2會被定義以使12小於η而J2,小於n，。包括滿足上述關係的W1與W2之第一與第二漏電流 14358pif 12 1241671 110與120會被用在第1圖的電路中，且與具有通道長度大於臨界通道長度的MOS電晶體結合。第3圖是第1圖中的比較器之一種線路圖範例；請參照第3圖，比較器130可以包括至少兩個NMOS電晶體 N1與N2，至少四個PMOS電晶體P1〜P4，以及至少兩個反相器INV1與INV2。致能訊號是’L’時，PMOS電晶體P1與P4會被開啟， NMOS電晶體N3會被關閉，而節點1與2會變成，H’。節點1與2是Ή’時，PMOS電晶體P2與P3會被關閉， NMOS電晶體N1與N2會被開啟，致能訊號會是，H，，pm〇S 電晶體P1與P4會被關閉而NMOS電晶體N3會被開啟。當第一與第二漏電流源110與120被正常製作時(也就是通道長度分別為L1與L2)，第二漏電流Π會比低漏電流II大，節點2變成，L，，節點1變成Ή，，輸出訊號輸出一1可以是’L’，而輸出訊號〇utput_2可以是Ή，。當第一與第二漏電流源110與120被不正常製作時(也就是通道長度分別為L1，與L2，），第二漏電流12,會比低漏電流ΙΓ小’節點2變成Ή’，節點1變成’L，，輸出訊號輸出一1會是Ή’，而輸出訊號〇utpUt—2會是’L’，來自比較器 130的一個輸出訊號會通知半導體元件(未顯示）是否是正常製造的。第4圖是第1圖中的比較器之一種線路圖範例。請參照第4圖，比較器13〇包括至少兩個pM〇s電晶體P5與 P6,致能訊號會在，H，狀態，而nm〇S電晶體N4會被開啟。 14358pif 13 1241671 當第-與第二漏電流源⑽與120是正常製作(也就是通道長度分別為L1與L2)時，第二漏電流12會大於第漏電流Π，節.點2會變成，L，，節點1會變成H ’而輸出訊號Output會變成’L’。當第一與第二漏電流源⑽與120是不正常製作(也就是通道長度分職L1，與L2，)日#，第二漏電流12,會小於第一漏電流I卜節點2會變成，H，，節點1會變成L ’ ^ 出訊號Output會變成Ή，，半導#元件(未顯不)為不正*裝造的，而比較器丨30會產生/個狀態為，Η，的輸出訊號

Output 〇第5圖為-種使用閘極漏電流的半導體測試元件的另 -實施例之電路圖。請參照第5 ®，根據本發明的5施例提供的半導體測試元件包括至少雨個在第4 平打連接的半導體測試元件。當第-漏電流源111與U2以及第二漏電流源121與 122是正常製作的(也就是通道長度分別為L1巧)’致能訊號會為Ή，，而]SiMOS電晶體N5會被開啟，第一漏電/瓜 12會比第大，節點2與4會變成L ’而輸出訊號Output—2會變成Ή，。當第一漏電流源111與112以及第二漏電流源121與 122是不正常製作的(也就是通道長度分別為L1與L2) 時，第二漏電流I2,會比第一漏電流ΙΓ小，節點1與3會變成，L，，而輸出訊號Output一1會變成，H，，而 Output—2會變成，L，，半導體元件(未§卜机現体〜會透過一個輪出 14358pif 14 1241671 訊號被判定為正常製作或是不正常製作。第6圖為一種使用通道漏電流的半導體測試元件的另一實施例之方塊圖。請參照第6圖，半導體測試元件2〇〇包括第一漏電流源210、第二漏電流源220以及一個比較

器230，第一與第二漏電流源210與220包括至少NMOS 電晶體C1與C2，當這些NMOS電晶體C1與C2的源極與汲極彼此相連接時會形成一個MOS電容器，第一與第一漏電流源210與220會分別將第一與第二漏電流η與 J2流經過NMOS電晶體C1與C2的閘極，在第6圖中了第一與第二漏電流源210與220會是NMOS電晶體。比較器230包括會流經過第一漏電流源21〇的第一漏電流J1，以及會流經過第二漏電流源22〇的第二漏電流 J2，且會產生輸出訊號〇utput，此輸出訊號會通知被測試的半導體元件(未顯示)是否為正常製造的。第7圖說明漏電流隨著氧化層的厚度變化而變化係圖。圖表的平行軸表示M〇s電晶體的氧化物之厚度 (Tox)，垂直軸表示流經過M〇s電晶體間極的漏電了 NMOS電晶體C1與C2的厚度分別表示為T1金T2， —過閘極的漏電流分別被表示為η幻2極為J1與J2 ’T1可以是氧化層的臨界厚度層===:=，當氧化層的厚度小於氧化氧化層的厚度大於T1時流不會變化’當 T2 了以疋區間内的一個氧化層 14358pif 1241671 厚度。在半導體製程期間厚度會減少的氧化層被標示為，T1，與’Τ2’，而流經過閘極的漏電流被標示為，了丨，與，J2，，氧化層厚度的變化可以表示為ΔΤ卜T1-T1，而ΔΤ2二T2-T2,，假如 ΔΤ1=ΔΤ2的話，在有比較小厚度的氧化層上的氧化層的厚度變化率會比較大，也就是ΑΤι/τι»ατ2/Τ2。使用閘極漏電流的半導體測試元件2〇〇會決定第一漏電流源210的閘極面積Α1以及第二漏電流源220的閘極面積Α2,假如半導體製程正常進行的話，且在第一與第二漏電流源210與220(比如在此提到的電晶體以及/或電容器）上形成厚度分別為Τ1與Τ2的氧化層，漏電流之間的關係為J2>J1。假如半導體製程不正常進行的話，且在第一與第二漏電流源210與220上形成厚度分別為T1，與T2,的氧化層，漏電流之間的關係為J2，<Ji，，比如丁卜28埃， Τΐ’=〇·12 埃，T2=34 埃，而 T2，=32 埃；舉例來說，J1=lp 埃，Jl’=ln埃，而第一漏電流源21〇的閘極面積為A1，第 —漏電流源220的閘極面積A2會取決於符合j2>Jl與 J2’<J1’的條件。 ^ 在第6圖中的電路會根據上述的關係使用閘極面積為 A1的第一漏電流源210，閘極面積為A2的第二漏電流源 220，且MOS電晶體的氧化層厚度會大於臨界厚度。第8圖是第6圖中的比較器之一種線路圖範例。請參照第8圖，比較器230會包括至少兩m〇S電晶體N1與 N2、至少四個PMOS電晶體Pl〜P4以及至少兩個反相器 I4358pif 16 1241671 INV1與INV2，比較器230的操作原則會類似或與比較器 130完全相同，比較器230的輸出訊號會是接地且會決定半導體元件(未顯示）是否被正常製造。第9圖是第6圖中的比較器之一種線路圖範例。請參照第9圖，比較器230包括至少兩個PM〇S電晶體P5與 P6 ’比較器230可以用跟第4圖類似或完全相同的原則來操作。第10圖為一種使用閘極漏電流的半導體測試元件的另一實施例之電路圖，此半導體測試元件可以用跟第5圖相同的原則來操作。第11圖為一種用於半導體測試元件10〇的漏電流補償系統的範例之電路圖。請參照第11圖，半導體測試元件 1〇〇的輸出訊號會經過一個反相器INV3被輸入到漏電流補償系統300中，此漏電流補償系統3〇〇包括第一與第二補償電路310與320，且補償在NMOS邏輯電路400的流掉的漏電流。 NMOS邏輯電路400包括一或多個NMOS電晶體， NMOS電晶體的通道長度可能被製作的不正常，而因為漏電流在關閉狀態會很快的流掉，因此NMOS邏輯電路會不正常操作’ 一個半導體測試元件1〇〇會偵測到在NMOS邏輯電路400中流動的漏電流，而漏電流補償元件3〇〇則會補償NMOS邏輯電路的漏電流。葛時脈§fl说CLK是在第一邏輯狀態（比如”低”或是，l，) 時’ PMOS電晶體M4會被開啟，NMOS電晶體M5會被 14358pif 17 !241671 關閉，而節點Α會在第二邏輯狀態（比如，，高，，或是，Η，）；當時脈訊號CLK為Ή’時，PMOS電晶體Μ4會被關閉而 NMOS電晶體Μ5會被開啟；當NMOS邏輯電路4〇〇被輸入訊號INI，ΙΝ2，.......與INn關閉時，節點a會是’η，。假如半導體製程是不正常的進行，讓在NMOS邏輯電路400 的NMOS電晶體上形成的通道長度小於臨界通道長度，在關閉狀態漏電流可能會增加，而可能將節點A的狀態改變到’L’。 " 半導體測試元件100可以感應到因為不正常製作的 NMOS邏輯電路400而在關閉狀態下流出的漏電流^並產生一個輸出訊號Output’。漏電流補償元件300會降低節點被改變到不樂見的狀態’L’的可能性，第一補償電路31〇包括至少一 PM〇s電曰曰體Ml，當半導體製程是正常進行時，會補償在]^河〇8邏輯電路400中流掉的漏電流，假如漏電流會因為不正常的製程而增加的話，除了第一補償電路31〇以外還會包括二補償電路320。曰當通道長度被正常製作時，半導體測試元件1〇〇產生的輸出訊號Output’會是一個正常訊號，L，，當通道長度被製作的不正常時，會產生一個不正常訊號，H，，這些訊號备通過反相器INV3且被反相，而被反相的訊號會被輸二第二補償電路320中，假如通道長度是正常的，，H，的訊垆會被輸入到第二補償電路320中，而假如是不正常的' = 訊號’L’會被輸入。 14358pif 1241671 當半導體的製作過程是正常的進行時，會正常的步通道長度，訊號Ή’會被輸入到第二補償電路32〇，讓電晶體M2關閉，然後第二補償電路32〇會不操作；當導體的製作過程是不正常的進行時，會不正常的形成通道長度，漏電流會迅速的增加，而半導體測試元件1〇〇會= 生一個訊號’L’輸入到第二補償電路32〇，pM〇s電^曰體 M2會被開啟，然後根據輸出訊號’Qutput，提供一個額外的電流到節點A上，所以節點a的不穩定狀態或是邏輯錯誤可此會因疋由NMOS邏輯電路400的漏電流造成的。、第12圖是在第11圖中的NMOS邏輯電路的一個範例之電路圖。明參照第12圖，第一與第二補償電路31〇與 320的結構以及操作原則會與第u圖相似，在第12圖中、，時脈訊號CLK為’H’而NMOS邏輯電路400的輸入終端 IN1至IN6會接地，所以NM〇s電晶體會在關閉狀態，假如丽os電晶體是正常的製作，第一補償電路sl〇會減少節點A的核、定狀態的可紐，以及/或減少因為小漏電流造成的邏輯錯誤的可能性；假如NM(3S電晶體是不正常的製作’會迅速的增加漏電流，第二補償電路32G會開始補償因為漏電流造成的損失且可以降低節點A的不穩定狀態的可能性。在第11圖與第12目中，使用通道漏電流的半導體測試元件1GG會被肖來作為本發明的實補之說明範例，但是熟習此技藝者均週知此半導體測試元件刚彳以的原則、相同的原則、或任何其他熟習此技藝者預期的原 14358pif 1241671 則來操作使用閘極漏電流。根據本發明的實施例，使用漏電流的半導體測試元件可以測試在半導體製作期間被製作成具有一通道長度小於臨界通道長度的MOS電晶體；根據本發明的實施例，使用漏電流之半導體測試元件也可以測試在半導體製作期間被製作成具有一氧化層比臨界厚度薄的MOS電晶體；根據本發明實施例的漏電流補償系統，因為漏電流而導致機能失效的電路可以被減少。雖然本發明的實施例的敘述包括NMOS電晶體，但是也可以用比如為PMOS電晶體的其他電晶體。雖然本發明的實施例之敘述是利用比較MOS電晶體的漏電流來判斷半導體至否為正常製作的，但是也可以用比如通道或閘極電流等任何電流來判斷。雖然本發明的實施例之敘述是用第一邏輯狀態，L，與第二，輯狀態Ή’，但在不違反本發明的範圍與精神下，這些邏輯狀態也可以互相交換，比如第一邏輯狀態為，H，而二邏輯狀態為’L，。，然本發明已以—較佳實施例揭露如上，然其並非用以限f本發明，任何熟習此技藝者，在不脫離本發明之於神^範圍内’ §可作些許之更動與潤飾，因此本發明早護範圍當概社巾料職_界定者為準。 ’、【圖式簡單說明】個實使用通道漏電流的半導體測試州 I4358pif 20 1241671 第2圖說明漏電流隨著通道長度變化 ®；而變化的關係第3圖是第1圖中的比較器之一種線路圖辜々第4圖是第1圖中的比較器之一種線路圖矿】’ 第5圖為一種使用閘極漏電流的半導體測^例’ 一實施例之電路圖；、#疋件的另第6圖為一種使用通道漏電流的半導體測一實施例之方塊圖；試元件的另第7圖說明漏電流隨著氧化層的厚度變化而變化的係圖； > 第8圖是第6圖中的比較器之一種線路圖範例；第9圖是第6圖中的比較器之一種線路圖範例；第10圖為一種使用閘極漏電流的半導體測試元件的另一實施例之電路圖；第11圖為一種漏電流補償系統的範例之電路圖；以及第12圖是在第11圖中的NMOS邏輯電路的一個範例之電路圖。【主要元件符號說明】 100,200 半導體測試元件 110, 111，121，210 第一漏電流源 120, 112, 122,220 第二漏電流源 130,230 比較器

Tl，T2, N1 〜N5, Cl，C2, M4, M5 NMOS 電晶體

Vss 接地電壓 14358pif 1241671 II，12, II’，12，，Jl，J2, Jl’，J2’，Jg 漏電流 L1，L2, L1’，L2’ 通道長度 ALl，AL2 通道長度變化 W1，W2 通道寬度 P1〜P10，M1〜M4 PMOS電晶體 INV1〜INV3 反相器 1〜4, A 節點

Output—1，Output—2, Output 輸出訊號

Tl，T2, ΤΓ，T2’ 氧化層厚度 ΔΤ1，ΔΤ2 厚度變化

Al，A2 閘極面積 300 漏電流補償系統 310,320 補償電路 400 NMOS邏輯電路 CLK 時脈訊號 IN1〜INn 輸入訊號 14358pif 22

Claims

1241671 十、申請專利範圍： 1. 一種半導體測試元件，用於測試包括至少一 MOS電晶體的一半導體元件，包括：一第一漏電流源，產生一第一漏電流而不管該至少一 MOS電晶體是否正常製造；一第二漏電流源，產生一第二漏電流而不管該至少一 MOS電晶體是否正常製造；以及一比較器，用以比較該第一漏電流與該第二漏電流，用以決定該半導體元件是否為正常製造的。 2. 如申請專利範圍第1項所述之半導體測試元件，其中假如該至少一 MOS電晶體是正常製造的，該第一漏電流會比該第二漏電流小，而假如該至少一 MOS電晶體是製造成異常的，該第一漏電流會比該第二漏電流大。 3. 如申請專利範圍第1項所述之半導體測試元件，其中該第一與第二漏電流源各自包括至少一 MOS電晶體。 4. 一種半導體測試元件，用於測試包括至少一 MOS電晶體的一半導體元件，包括：一第一 MOS電晶體，係設計在一關閉狀態下，用以讓一第一漏電流流經過具有一臨界通道長度的一通道，或讓一第一漏電流流經過具有一通道長度短於L1的一通道；一第二MOS電晶體，係設計在一關閉狀態下，用以讓一第二漏電流流經過具有比L1長的一臨界通道長度的一通道，或讓一第二漏電流流經過具有一通道長度短於L2 的一通道；以及 14358pif 23 1241671 一比較器，用以比較該第一漏電流與該第二漏電流，用以決定該半導體元件是否為正常製造的，其中該第一 MOS電晶體具有一通道寬度W1，11<12 且 11，>12,，其中該第二MOS電晶體具有一通道寬度W2，12>11 且 12，<11，。 5. 如申請專利範圍第4項所述之半導體測試元件，其中當12>11時，該比較器會產生一正常訊號，當Ι2’<ΙΓ時會產生一異常訊號。 6. 如申請專利範圍第4項所述之半導體測試元件，其中該第一與第二MOS電晶體為NMOS電晶體。 7. 如申請專利範圍第4項所述之半導體測試元件，其中該第一與第二MOS電晶體為PMOS電晶體。 8. —種半導體測試元件，用於測試包括至少一 MOS電晶體的一半導體元件，包括：一第一 MOS電容器，用以讓一第一漏電流流經過具有一臨界厚度的一氧化層，或讓一第一漏電流流經過具有一厚度小於Τ1的一氧化層；一第二MOS電容器，用以讓一第二漏電流流經過具有比Τ1大的一臨界厚度的一氧化層，或讓一第二漏電流流經過小於Τ2之一厚度的一氧化層；以及一比較器，用以比較該第一漏電流與該第二漏電流，用以決定該半導體元件是否為正常製造的，其中該第一 MOS電容器具有一閘極面積Al，J1<J2 14358pif 24 1241671 且J1’>J2’，以及其中該第二MOS電容器具有一閘極區域A2，J1<J2 且 J1，>J2,。 9. 如申請專利範圍第8項所述之半導體測試元件，其中當J2>J1時該比較器會產生一正常訊號，而當J2’<J1’時會產生一異常訊號。 10. 如申請專利範圍第8項所述之半導體測試元件，其中該第一與第二MOS電容器為NMOS電容器。 11. 如申請專利範圍第8項所述之半導體測試元件，其中該第一與第二MOS電容器為PMOS電容器。 12. —種補償系統，包括：一半導體測試元件，包括用同樣製作MOS電晶體的製程製作的第一與第二MOS電晶體，並比較在該第一與第二MOS電晶體内流動的第一與第二M0S漏電流，以測試一半導體元件的MOS電晶體是否是正常製造的；以及一漏電流補償元件，以對應該半導體測試元件之一輸出訊號，補償在該半導體元件之該M0S電晶體中流動的漏電流。 13. 如申請專利範圍第12項所述之補償系統，其中該半導體測試元件包括：一第一 MOS電晶體，係設計在一關閉狀態下，用以讓一第一漏電流流經過具有一臨界通道長度的一通道，或讓一第一漏電流流經過具有一通道長度短於L1的一通道；一第二M0S電晶體，係設計在一關閉狀態下，用以 14358pif 25 1241671 讓一第二漏電流流經過具有比L1長的一臨界通道長度的一通道，或讓一第二漏電流流經過具有一通道長度短於L2 的一通道；以及一比較器，用以比較該第一漏電流與該第二漏電流，用以決定該半導體元件是否為正常製造的，其中該第一 MOS電晶體具有一通道寬度W1，11<12 且 11，>12,，其中該第二MOS電晶體具有一通道寬度W2，12>11 且 11’>12’ 。 14. 如申請專利範圍第12項所述之補償系統，其中該半導體測試元件包括· 一第一 MOS電容器，用以讓一第一漏電流流經過具有一臨界厚度的一氧化層，或讓一第一漏電流流經過具有一厚度小於T1的一氧化層；一第二MOS電容器，用以讓一第二漏電流流經過具有比T1大的一臨界厚度的一氧化層，或讓一第二漏電流流經過小於T2之一厚度的一氧化層；以及一比較器，用以比較該第一漏電流與該第二漏電流，用以決定該半導體元件是否為正常製造的，其中該第一 MOS電容器具有一閘極面積Al，J1<J2 且，以及其中該第二MOS電容器具有一閘極區域A2，J2> J1 且 J2，<J1，。 15. 如申請專利範圍第12項所述之補償系統，其中當 14358pif 26 1241671 該半導體元件為製造成異常的會在MOS電晶體中造成漏電流時，漏電流之該補償系統會對應於該半導體測試元件之一異常訊號提供MOS電晶體一漏電流。 16. 一^重比較器，用以自一第一與第二MOS電晶體接受至少一第一漏電流與一第二漏電流，比較該至少第一與第二漏電流，並根據比較該至少第一與第二漏電流的結果輸出至少一輸出訊號，其中該訊號會顯示一半導體元件是否為正常製造的。 17. 如申請專利範圍第16項所述之比較器，包括：至少兩電晶體，以接受與比較該至少第一與第二漏電流；以及至少一輸出，以輸出該至少一輸出訊號。 18. 如申請專利範圍第16項所述之比較器，其中比較該至少第一與第二漏電流包括：假如該弟' ^漏電流比該弟^一漏電流大時’輸出^ 一弟" 輸出訊號；以及假如該第二漏電流比該第一漏電流大時，輸出一第二輸出訊號。 19. 一種補償系統，包括如申請專利範圍第1項所述之半導體測試元件。 20. —種補償系統，包括如申請專利範圍第4項所述之半導體測試元件。 21. —種補償系統，包括如申請專利範圍第8項所述之半導體測試元件。 14358pif 27 1241671 22. —種半導體測試元件，包括如申請專利範圍第16 項所述之比較器。 23. —種補償系統，包括如申請專利範圍第22項所述之半導體測試元件。 14358pif 28