WO2023178738A1 - 存储器及其形成方法 - Google Patents

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WO2023178738A1
WO2023178738A1 PCT/CN2022/085762 CN2022085762W WO2023178738A1 WO 2023178738 A1 WO2023178738 A1 WO 2023178738A1 CN 2022085762 W CN2022085762 W CN 2022085762W WO 2023178738 A1 WO2023178738 A1 WO 2023178738A1
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WO
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hole
layer
forming
region
sub
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PCT/CN2022/085762
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English (en)
French (fr)
Inventor
黄娟娟
蒋懿
白卫平
肖德元
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
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Priority to US17/807,769 priority patent/US20230301054A1/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor manufacturing technology, and in particular, to a memory and a method of forming the same.
  • DRAM Dynamic Random Access Memory
  • each storage unit usually includes a transistor and a capacitor.
  • the gate of the transistor is electrically connected to the word line
  • the source is electrically connected to the bit line
  • the drain is electrically connected to the capacitor.
  • the word line voltage on the word line can control the turning on and off of the transistor, so that the memory can be read through the bit line. Data information in the capacitor, or writing data information into the capacitor.
  • the gate structure in the memory has developed to a ring gate structure (Gate All Around GAA) that occupies a smaller area, and the memory has also developed from a two-dimensional structure to a three-dimensional structure.
  • GAA Gate All Around GAA
  • the thickness uniformity between adjacent gate layers is poor, and due to limitations in the preparation process and other reasons, the material selectivity of the barrier layer used to isolate adjacent gate layers is relatively small, such as
  • the material of the barrier layer is generally silicon oxide, which reduces the performance of the memory and is not conducive to the simplification of the memory manufacturing process and the reduction of the memory manufacturing cost.
  • the memory and its formation method provided by some embodiments of the present disclosure are used to solve the problem of large thickness differences between different gate layers in the memory, so as to improve the uniformity of the thickness of multiple gate layers in the memory and improve the thickness of adjacent gates.
  • the flexibility in selecting barrier layer materials between layers improves the isolation effect between adjacent gate layers and reduces the capacitive coupling effect between adjacent gate layers, thereby improving memory performance and reducing memory manufacturing costs.
  • the present disclosure provides a memory forming method, including the following steps:
  • the semiconductor layer is patterned to form a plurality of first isolation structures, and the portion of the semiconductor layer remaining between two adjacent first isolation structures forms a channel region, and the first isolation structure includes a channel region along a line perpendicular to The directions of the top surface of the substrate all penetrate the first through holes and the second through holes of the semiconductor layer, and the semiconductor layer remaining between the first through holes and the second through holes.
  • a gate layer covering the surface of the channel region is formed.
  • specific steps of forming a substrate and a semiconductor layer located on the substrate include:
  • First sub-semiconductor layers and second sub-semiconductor layers are alternately deposited on the top surface of the substrate in a direction perpendicular to the top surface of the substrate to form the semiconductor layer.
  • specific steps of patterning the semiconductor layer include:
  • Each of the first isolation structures includes the first isolation pillar and is distributed along the second direction.
  • the first through hole and the second through hole on opposite sides of the first isolation pillar, the first sub-semiconductor layer remaining between two adjacent first isolation structures forms a channel region,
  • the first direction is a direction parallel to the top surface of the substrate, and the second direction is a direction parallel to the top surface of the substrate and intersecting the first direction.
  • the width of the first through hole is equal to the width of the second through hole along the second direction.
  • the semiconductor layer includes a first region and a second region distributed outside the first region along the first direction; the specific steps of etching the semiconductor layer include:
  • Etch the first region and the second region of the semiconductor layer form a plurality of the first isolation structures and a plurality of the channel regions in the first region, and simultaneously form a plurality of the first isolation structures and a plurality of the channel regions in the second region.
  • a plurality of second isolation structures are formed in the region, and the remaining semiconductor layer between two adjacent second isolation structures forms a virtual channel region.
  • the second isolation structure includes a top surface along a top surface perpendicular to the substrate.
  • the fourth through hole and the fifth through hole penetrate the semiconductor layer in all directions, and the second isolation pillar is formed by the semiconductor layer remaining between the fourth through hole and the fifth through hole. .
  • the width of the first isolation pillar is smaller than the width of the channel region along the second direction.
  • the specific steps of forming the third via hole located in the first filling layer include:
  • the first isolation pillar is removed along the first opening, and the third through hole is formed in the first area.
  • the width of the first opening is greater than or equal to the width of the first isolation column.
  • the specific steps of forming a barrier layer filled with the third through hole include:
  • the following steps are further included:
  • a support layer is formed in the second region of the semiconductor layer.
  • the specific steps of forming a support layer in the second region of the semiconductor layer include:
  • specific steps of exposing the channel region include:
  • the second sacrificial layer is removed to expose the channel region, the first via hole, the second via hole and the second void region.
  • the specific steps of forming a gate layer covering the surface of the channel region include:
  • the gate layer filling the first via hole, the second via hole and the second void area is formed.
  • the specific steps of forming the gate layer filling the first via hole, the second via hole and the second void area include:
  • the gate layer filling the first through hole, the second through hole and the second gap area and covering the surface of the gate dielectric layer is formed.
  • the material of the first sub-semiconductor layer is silicon; the specific steps of forming a gate dielectric layer covering the surface of the channel region include:
  • the surface of the channel region is oxidized in situ to form the gate dielectric layer.
  • the step of forming a barrier layer filled with the third through hole specifically includes:
  • a second sub-blocking layer is formed in the etching hole.
  • the material of the second sub-blocking layer is a nitride material
  • the material of the first sub-blocking layer is an oxide material
  • the second sub-blocking layer is located within the first sub-blocking layer.
  • the present disclosure also provides a memory, including:
  • a plurality of channel block groups are located above the substrate.
  • a plurality of channel block groups are arranged in parallel in a direction parallel to the top surface of the substrate, and each of the channel block groups is arranged in parallel.
  • the channel block group includes a plurality of channel areas arranged in parallel along a direction perpendicular to the top surface of the substrate;
  • barrier layer being located above the substrate and between two adjacent channel block groups;
  • each gate layer is located at least between one of the barrier layers and one of the channel blocks and covers one of the channels.
  • the gate layers located on opposite sides of one of the barrier layers have the same thickness.
  • the barrier layer is a single-layer structure; or,
  • the barrier layer has a multi-layer structure.
  • the barrier layer includes:
  • a first sub-blocking layer extends in a direction perpendicular to the top surface of the substrate and covers the surface of the gate layer;
  • the second sub-blocking layer extends in a direction perpendicular to the top surface of the substrate and is sandwiched inside the first sub-blocking layer.
  • the material of the first sub-blocking layer is an oxide material
  • the material of the second sub-blocking layer is a nitride material
  • the gate layer includes:
  • the first part extends in a direction perpendicular to the top surface of the substrate, and continuously covers the sidewalls of all the channel regions in the same channel region group, and is located on two opposite sides of one of the barrier layers.
  • the first portions of the gate layers have the same thickness;
  • the second part is connected to the first part and is located between two adjacent channel regions in the same channel region group.
  • it also includes:
  • the gate dielectric layer covers the surface of the channel region, and the gate electrode layer covers the surface of the gate dielectric.
  • it also includes:
  • the source region and the drain region are distributed on opposite sides of the channel region;
  • Bit lines connect the source regions.
  • the memory and its formation method provided by some embodiments of the present disclosure form a first isolation structure between adjacent active pillars by etching a semiconductor layer to form an active pillar, and the first isolation structure including a first through hole, a second through hole and a first isolation pillar located between the first through hole and the second through hole, and then etching the said through self-aligned exposure before forming the gate layer
  • the first isolation structure is used to form a barrier layer, thereby expanding the material selection range of the barrier layer, simplifying the manufacturing process of the memory, and helping to improve the isolation effect between adjacent gate layers and reduce the capacitive coupling effect.
  • the first isolation structure including the first isolation pillar is formed simultaneously when etching to form the active pillar, and the barrier layer is subsequently formed through a self-alignment process, thereby avoiding errors caused by photolithography alignment, thereby The thickness difference between adjacent gate layers is reduced, and the thickness uniformity among multiple gate layers inside the memory is improved.
  • FIG. 1 is a flow chart of a memory forming method in a specific embodiment of the present disclosure
  • Figure 2 is a schematic top view of a memory formed according to a specific embodiment of the present disclosure
  • 3A-3K are schematic cross-sectional views of main processes in the process of forming a memory according to specific embodiments of the present disclosure
  • Figure 4 is a schematic cross-sectional view of a memory in a specific embodiment of the present disclosure.
  • FIG. 5 is another cross-sectional schematic diagram of a memory in a specific embodiment of the present disclosure.
  • FIG. 1 is a flow chart of a memory forming method in the specific embodiment of the present disclosure.
  • Figure 2 is a top view schematic diagram of the memory formed in the specific embodiment of the present disclosure.
  • Figures 3A-3J are A schematic cross-sectional view of the main processes in the process of forming a memory according to the specific embodiment of the present disclosure.
  • 3A to 3Q show the semiconductor device from the five directions of a-a', b-b', c-c', d-d' and e-e' in FIG. 2
  • the semiconductor device described in this specific embodiment may be, but is not limited to, a DRAM.
  • the method of forming the memory includes the following steps:
  • step S11 a substrate 30 and a semiconductor layer located on the substrate 30 are formed.
  • specific steps of forming the substrate 30 and the semiconductor layer located on the substrate 30 include:
  • First sub-semiconductor layers 31 and second sub-semiconductor layers 32 are alternately deposited on the top surface of the substrate 30 in a direction perpendicular to the top surface of the substrate 30 to form the semiconductor layer, as shown in FIG. 3A .
  • the substrate 30 may be, but is not limited to, a silicon substrate. This specific embodiment will be described by taking the substrate 30 as a silicon substrate as an example.
  • the substrate 30 may be a semiconductor substrate such as gallium nitride, gallium arsenide, gallium carbide, silicon carbide, or SOI.
  • the first sub-semiconductor layer 31 and the second sub-semiconductor layer 32 are alternately deposited in a direction perpendicular to the top surface of the substrate 30 using a chemical vapor deposition process, a physical vapor deposition process or an atomic layer deposition process.
  • the semiconductor layer having a superlattice stack structure is formed on the top surface of the substrate 30 to further improve the storage density of the memory.
  • the material of the first sub-semiconductor layer 31 may be Si
  • the material of the second sub-semiconductor layer 32 may be SiGe
  • Step S12 pattern the semiconductor layer to form a plurality of first isolation structures, and the portion of the semiconductor layer remaining between two adjacent first isolation structures forms a channel region.
  • the first isolation structure includes The first through hole 34 and the second through hole 35 both penetrate the semiconductor layer in a direction perpendicular to the top surface of the substrate 30 , and the first through hole 34 and the second through hole remaining in the The semiconductor layers 35 between them form first isolation pillars 37, as shown in FIG. 3B.
  • specific steps of patterning the semiconductor layer include:
  • the semiconductor layer is etched to form a plurality of first isolation structures extending along the first direction and parallel to each other.
  • Each of the first isolation structures includes the first isolation pillar 37 and is distributed along the second direction.
  • the first through holes 34 and the second through holes 35 on opposite sides of the first isolation pillar 37 remain in the first sub-semiconductor layer between two adjacent first isolation structures.
  • 31 forms a channel region, the first direction is a direction parallel to the top surface of the substrate 30, and the second direction is parallel to the top surface of the substrate 30 and intersects with the first direction. direction.
  • the SADP Self-aligned Double Patterning, self-aligned dual patterning
  • the SAQP Self-aligned Quardruple Patterning, self-aligned quadruple patterning
  • the semiconductor layer is etched in the direction of the top surface of the substrate 30, and a plurality of active pillars 36 (e-e' in FIG. 2, FIG. 3A-FIG. 3Q) extending along the first direction are formed. While a plurality of the active pillars 36 are arranged parallel to each other and spaced apart), the first isolation structure for separating adjacent active pillars 36 is formed.
  • the first isolation structure includes a structure along the second
  • the first through hole 34 , the first isolation column 37 and the second through hole 35 are arranged sequentially in a direction such as b-b' in FIG. 2 and FIG. 3A-FIG. 3Q ).
  • the active pillar 36 includes the first sub-semiconductor layer 31 and the second sub-semiconductor layer 32 which are alternately stacked in a direction perpendicular to the top surface of the substrate 30 , wherein, in the active pillar 36
  • the first sub-semiconductor layer 31 forms the channel region.
  • the plurality of first isolation structures are parallel to each other and arranged at intervals along the second direction.
  • the first through hole 34 and the second through hole 35 are both used for subsequent formation of a gate layer.
  • the first isolation pillar 37 located between the first through hole 34 and the second through hole 35 It is used to subsequently form a barrier layer that isolates two adjacent gate layers.
  • the inner diameter of the first through hole 34 is equal to the inner diameter of the second through hole 35.
  • the inner diameters are equal.
  • the first through hole 34 and the second through hole 35 are used for subsequent formation of a gate layer, and the third through hole 34 between the first through hole 34 and the second through hole 35
  • An isolation pillar 37 is used to subsequently form a barrier layer that isolates two adjacent gate layers.
  • the thickness of the gate layer formed in the second through hole 35 is equal, which avoids the thickness drift caused by the etching difference due to the use of an etching process to form the gate metal layer, thereby further improving the uniformity of the thickness of the gate layer in the memory. properties and improve the electrical performance of the memory.
  • the width of the first isolation pillar 37 is smaller than the width of the channel along the second direction. The width of the area.
  • the semiconductor layer includes a first region 21 and a second region 22 distributed outside the first region 21 along a first direction; the specific steps of etching the semiconductor layer include:
  • Etch the first region and the second region of the semiconductor layer form a plurality of the first isolation structures and a plurality of the channel regions in the first region, and simultaneously form a plurality of the first isolation structures and a plurality of the channel regions in the second region.
  • a plurality of second isolation structures are formed in the region, and the remaining semiconductor layer between two adjacent second isolation structures forms a virtual channel region.
  • the second isolation structure includes a line along a direction perpendicular to the substrate 30 The direction of the top surface penetrates the fourth through hole 38 and the fifth through hole 39 of the semiconductor layer, and is formed by the semiconductor layer remaining between the fourth through hole 38 and the fifth through hole 39
  • the second isolation column 40 is shown in Figure 3B.
  • the semiconductor layer includes a first region 21 distributed in the first region along the first direction (for example, e-e' in FIG. 2 and FIG. 3A-FIG. 3Q).
  • the first area 21 is located between the second area 22 and the third area 20 .
  • the first region 21 may be a transistor region
  • the second region 22 may be a capacitor region
  • the third region 20 may be a bit line region (for example, a stepped bit line structure region).
  • a region 21 is electrically connected to both the second region 22 and the third region 20 .
  • the second region 22 of the semiconductor layer is etched to form the active pillar 36 in the first region 21.
  • a plurality of virtual virtual structures extending along the first direction (such as e-e' in FIG. 2 and FIG. 3A-FIG. 3Q) are formed in the second region 22.
  • source pillars 41, and a plurality of the virtual active pillars 41 are parallel to each other and arranged at intervals along the third direction (for example, d-d' in FIG. 2, FIG. 3A-FIG. 3Q), and the adjacent virtual active pillars 41 are
  • the second isolation structure is formed between the columns 41 .
  • the second isolation structure includes the fourth through hole 38 , the second isolation column 40 and the fifth through hole 39 arranged sequentially along the third direction.
  • the dummy active pillars 41 include the first sub-semiconductor layers 31 and the second sub-semiconductor layers 32 stacked alternately in a direction perpendicular to the top surface of the substrate 30 , wherein the dummy active pillars The first sub-semiconductor layer 31 in 41 forms the dummy channel region.
  • step S13 a first filling layer 42 filled with the first through hole 34 and the second through hole 35 is formed, as shown in FIG. 3C.
  • a chemical vapor deposition process, a physical vapor deposition process or an atomic layer deposition process may be used to deposit oxide material (such as silicon dioxide) in the first through hole 34 and the second through hole 35, and
  • oxide material such as silicon dioxide
  • the first filling layer 42 is formed on the top surface of the semiconductor layer after undergoing a CMP (Chemical Mechanical Polishing) process.
  • the material of the first filling layer 42 should have a large etching selectivity ratio with the material of the semiconductor layer, so that part of the semiconductor layer can be selectively removed later.
  • the etching selectivity ratio between the first filling layer 42 and the first sub-semiconductor layer 31 and the etching selectivity between the first filling layer 42 and the second sub-semiconductor layer 32 are The etching selectivity ratios are all greater than 3.
  • Step S14 remove the first isolation pillar 37 and form a third through hole 43 located in the first filling layer 42 , as shown in FIG. 3E .
  • the specific steps of forming the third through hole 43 located in the first filling layer 42 include:
  • the first isolation pillar 37 is removed along the first opening 421 , and the third through hole 43 is formed in the first region 21 , as shown in FIG. 3E .
  • the first filling layer 42 may be patterned using a photolithography process to form a hole in the first filling layer 42 to expose the first isolation.
  • the first opening 421 on the top surface of the column 37 is as shown in Figure 3D.
  • the first isolation pillar 37 is self-aligned and etched along the first opening 421 .
  • the third through hole 43 is formed, as shown in FIG. 3E .
  • the etching selectivity ratio between the first filling layer 42 and the first sub-semiconductor layer 31 and the etching selectivity between the first filling layer 42 and the second sub-semiconductor layer 32 are all greater than 3, so that when the first isolation pillar 37 is removed, the first filling layer 42 will not be damaged, thereby further improving the subsequent processing of the first through hole 34 and the second through hole. Thickness uniformity of the gate layer formed in 35.
  • the width of the first opening 421 along the second direction is greater than or equal to the width of the first isolation pillar 37 .
  • step S15 a barrier layer 44 filled with the third through hole 43 is formed, as shown in FIG. 3F.
  • the specific steps of forming the barrier layer 44 filled with the third through hole 43 include:
  • An insulating material is deposited in the third through hole 43 along the first opening 421 to form a barrier layer 44 in the first region 21 .
  • a chemical vapor deposition process, a physical vapor deposition process, or an atomic layer deposition process may be used to deposit an insulating material such as nitride (such as silicon nitride) along the first opening 421 toward the third through hole 43 to form a The barrier layer 44 electrically isolates adjacent gate layers.
  • a chemical mechanical polishing (CMP) process is used to remove all of the first filling layer 42 and the remaining barrier layer 44 remaining on the top surface of the semiconductor layer to expose the top surface of the semiconductor layer.
  • an insulating material such as oxide (such as silicon dioxide) is again deposited on the top surface of the first region 21 of the semiconductor layer and the top surface of the barrier layer 44 to form the semiconductor layer.
  • the top surface of the first region 21 and the first covering layer 45 on the top surface of the barrier layer 44 are as shown in FIG. 3F.
  • Step S16 remove the first filling layer 42 to expose the channel region 23, as shown in FIG. 3I.
  • a support layer 56 is formed in the second region 22 of the semiconductor layer, as shown in FIG. 3G.
  • the second area 22 connected to the first area 21 is The support layer 56 is formed to support the first region 21 and improve the structural stability of the first region 21 .
  • specific steps of forming the support layer 56 in the second region 22 of the semiconductor layer include:
  • the second isolation pillar 40 is removed, and a sixth through hole 53 is formed in the second filling layer 52, as shown in Figure 3E;
  • an atomic layer deposition process may be used to deposit an oxide material (such as silicon dioxide) on the fourth through hole 38 and the fifth through hole 39 and cover the second region 22 of the semiconductor layer.
  • an oxide material such as silicon dioxide
  • the second filling layer 52 is formed, as shown in FIG. 3C.
  • the filling step of the fourth through hole 38 and the fifth through hole 39 may be performed simultaneously with the filling step of the first through hole 34 and the second through hole 35 , that is, the filling step of the fourth through hole 38 and the fifth through hole 39 may be performed simultaneously.
  • the first filling layer 42 and the second filling layer 52 are formed simultaneously.
  • the second filling layer 52 is patterned to form a second opening 521 exposing the top surface of the second isolation pillar 40 in the second filling layer 52 , as shown in FIG. Shown in 3D.
  • the second isolation pillar 40 and the sixth through hole 53 in the second filling layer 52 are self-aligned and removed along the second opening 521 , as shown in FIG. 3E .
  • an insulating dielectric material such as nitride (eg, silicon nitride) is deposited into the sixth through hole 53 along the second opening 521 to form the first sacrificial layer 54 .
  • an insulating material such as an oxide (eg, silicon dioxide) is again deposited.
  • the top surface of the second region 22 of the semiconductor layer and the top surface of the first sacrificial layer 54 are formed to cover the top surface of the second region 22 of the semiconductor layer and the first sacrificial layer 54 .
  • a dielectric material such as nitride (such as silicon nitride) is filled in the fourth through hole 38 , the fifth through hole 39 and the first gap area to form a support layer 56 , as shown in FIG. 3G .
  • specific steps of exposing the channel region 23 include:
  • the second sub-semiconductor layer 32 located in the first region 21 is removed along the first through-hole 34 and the second through-hole 35 to form a layer located between two adjacent layers of the first sub-semiconductor layer 31 the second gap area 47;
  • the second sacrificial layer 46 is removed to expose the channel region 23 , the first through hole 34 , the second through hole 35 and the second void region 47 , as shown in FIG. 3I .
  • first through-hole 34 and the second through-hole 35 and covering the top surface of the first region of the semiconductor layer are first removed through an etching process.
  • the filling layer 42 exposes the first through hole 34 and the second through hole 35 .
  • a wet etching process can be used to remove the second sub-semiconductor layer 32 located in the first region 21 along the first through hole 34 and the second through hole 35 to form a layer located between the adjacent two layers.
  • the second gap region 47 between the first sub-semiconductor layers 31 In order to be able to simultaneously form an isolation layer located in the third region 20 (for example, a bit line isolation layer used to electrically isolate adjacent bit lines), the gate is not directly formed after the second gap region 47 is formed.
  • the formation process of the layer is first formed to fill the first through hole 34, the second through hole 35 and the second gap area 47, and cover the third area 20 of the semiconductor layer.
  • Two sacrificial layers 46 as shown in Figure 3H.
  • the second sacrificial layer 46 is used to form an isolation layer in the third region 20 .
  • the second sacrificial layer 46 located in the first region 21 is removed again to expose the channel region 23 , the first through hole 34 , the second through hole 35 and the second void.
  • Area 47 as shown in Figure 3I.
  • Step S17 forming a gate layer 48 covering the surface of the channel region 23, as shown in FIG. 3J.
  • the specific steps of forming the gate layer 48 covering the surface of the channel region 23 include:
  • the gate layer 48 filling the first through hole 34 , the second through hole 35 and the second void region 47 is formed.
  • the specific steps of forming the gate layer 48 filling the first through hole 34, the second through hole 35 and the second void region 47 include:
  • the gate layer 48 that fills the first through hole 34 , the second through hole 35 and the second gap area 47 and covers the surface of the gate dielectric layer 49 is formed, as shown in FIG. 3J .
  • the material of the first sub-semiconductor layer 31 is silicon; the specific steps of forming the gate dielectric layer 49 covering the surface of the channel region 23 include:
  • the surface of the channel region 23 is oxidized in situ to form the gate dielectric layer 49 .
  • the material of the first sub-semiconductor layer 31 is silicon.
  • an in-situ oxidation process (such as an in-situ water vapor generation process) is used to oxidize the surface of the channel region 23 to form the gate dielectric layer 49 .
  • an atomic layer deposition process is used to deposit conductive materials such as tungsten along the first through hole 34 and the second through hole 35 to form a layer filled with the first through hole 34 , the second through hole 35 and the second through hole 35 .
  • the second gap area 47 covers the gate electrode layer 48 on the surface of the gate dielectric layer 49, as shown in FIG. 3J.
  • the barrier layer 44 is a single layer structure. In some other embodiments, the step of forming the barrier layer 44 filled with the third through hole 43 specifically includes:
  • a second sub-blocking layer 442 is formed in the etching hole.
  • the material of the second sub-blocking layer 442 is a nitride material, and the material of the first sub-blocking layer 441 is an oxide material.
  • the second sub-blocking layer 442 is located within the first sub-blocking layer 441 .
  • the barrier layer 44 can also be formed into a multi-layer structure, thereby improving the electrical isolation performance of the barrier layer and reducing the parasitic capacitance inside the barrier layer.
  • the material of the first sub-blocking layer 441 may be, but is not limited to, a nitride (such as silicon nitride) material, and the material of the second sub-blocking layer 442 may be, but is not limited to, an oxide (such as silicon dioxide). Material.
  • FIG. 3K shows a schematic structural diagram of a memory including the first sub-blocking layer 441 and the second sub-blocking layer 442 .
  • the barrier layer may further include a first sub-barrier layer and a third sub-barrier layer located between two adjacent gate layers 48 and arranged along the second direction b-b'. Two sub-blocking layers, and the material of the first sub-blocking layer is different from the material of the second sub-blocking layer.
  • FIG. 4 is a schematic cross-sectional view of a memory in a specific embodiment of the present disclosure
  • FIG. 5 is another schematic cross-sectional view of a memory in a specific embodiment of the present disclosure.
  • the memory provided in this specific embodiment can be formed by using the memory forming method as shown in FIGS. 1-2 and 3A-3K. As shown in Figure 2, Figure 3A- Figure 3K, Figure 4 and Figure 5, the memory includes:
  • a plurality of channel block groups 60 are located above the substrate 30 .
  • the plurality of channel block groups 60 are arranged in parallel in a direction parallel to the top surface of the substrate 30 .
  • cloth, each of the channel block groups 60 includes a plurality of channel areas 23 arranged in parallel along a direction perpendicular to the top surface of the substrate 30;
  • barrier layers 44 A plurality of barrier layers 44, the barrier layers 44 being located above the substrate 30 and between two adjacent channel block groups 60;
  • a plurality of gate layers 48 are located above the substrate 30 , each of the gate layers 48 is located between at least one of the barrier layers 44 and one of the channel blocks 60 , and Covering the surface of all the channel regions 23 in one of the channel regions 60, the thickness of the gate layer 48 located on opposite sides of one of the barrier layers 44 is equal.
  • the barrier layer 44 is a single-layer structure, as shown in Figure 4; or,
  • the barrier layer 44 has a multi-layer structure.
  • the barrier layer 44 includes:
  • the first sub-blocking layer 441 extends in a direction perpendicular to the top surface of the substrate 30 and covers the surface of the gate layer 48;
  • the second sub-blocking layer 442 extends in a direction perpendicular to the top surface of the substrate 30 and is sandwiched inside the first sub-blocking layer 441, as shown in FIG. 5 .
  • the first sub-blocking layer 441 is made of an oxide material
  • the second sub-blocking layer is made of a nitride material.
  • the gate layer 48 includes:
  • the first part 481 extends in a direction perpendicular to the top surface of the substrate 30 and continuously covers the sidewalls of all the channel areas 23 in the same channel block group 60 , and is located in one of the barrier layers 44
  • the thicknesses of the first portions 481 of the two gate layers 48 on opposite sides are equal;
  • the second portion 482 is connected to the first portion 481 and is located between two adjacent channel regions 23 in the same channel region group 60 .
  • the memory further includes:
  • the gate dielectric layer 49 covers the surface of the channel region 23
  • the gate electrode layer 48 covers the surface of the gate dielectric 49 .
  • the memory further includes:
  • the source region and the drain region are distributed on opposite sides of the channel region 23;
  • Bit lines connecting the source regions.
  • the memory and its formation method provided by some embodiments of this specific embodiment form a first isolation structure between adjacent active pillars by etching a semiconductor layer to form an active pillar, and the first isolation structure is formed between adjacent active pillars.
  • the isolation structure includes a first through hole, a second through hole and a first isolation pillar located between the first through hole and the second through hole, and is then etched by self-aligned exposure before forming the gate layer.
  • the first isolation structure is used to form a barrier layer, thereby expanding the material selection range of the barrier layer, simplifying the manufacturing process of the memory, and helping to improve the isolation effect between adjacent gate layers and reduce the cost of adjacent gate layers. capacitive coupling effect.
  • the first isolation structure including the first isolation pillar is formed simultaneously when etching to form the active pillar, and the barrier layer is subsequently formed through a self-alignment process, thereby avoiding errors caused by photolithography alignment, thereby The thickness difference between adjacent gate layers is reduced, and the thickness uniformity among multiple gate layers inside the memory is improved.

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Abstract

本公开提供的存储器的形成方法包括如下步骤：形成衬底、以及位于所述衬底上的半导体层；图案化所述半导体层，形成多个第一隔离结构和沟道区，所述第一隔离结构包括第一通孔和第二通孔、以及位于所述第一通孔和所述第二通孔之间的第一隔离柱；形成填充满所述第一通孔和所述第二通孔的第一填充层；去除所述第一隔离柱，形成位于所述第一填充层中的第三通孔；形成填充满所述第三通孔的阻挡层；去除所述第一填充层，暴露所述沟道区；形成覆盖于所述沟道区表面的栅极层。本公开简化了存储器的制造工艺，减小了相邻栅极层之间的厚度差异，提高了所述存储器内部多个所述栅极层之间的厚度均匀性。

Description

存储器及其形成方法
相关申请引用说明
本申请要求于2022年03月21日递交的中国专利申请号202210276127.0、申请名为“存储器及其形成方法”的优先权，其全部内容以引用的形式附录于此。
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
随着DRAM等存储器的尺寸不断缩小，存储器中的栅极结构已发展至占用面积更小的环形栅极结构(Gate All Around GAA)，存储器也从二维结构向三维结构发展。但是，在三维存储器中，相邻栅极层之间的厚度均匀性较差，且由于制备工艺的限制等原因，用于隔离相邻栅极层的阻挡层的材料选择性相对较少，例如所述阻挡层的材料一般均为氧化硅，从而降低了存储器的性能，且不利于存储器制造工艺的简化、以及存储器制造成本的降低。
因此，如何减小存储器中不同栅极层之间的厚度差异，提高阻挡层材料选择的灵活性，并提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应，从而改善存储器的性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的存储器及其形成方法，用于解决存储器中不同栅极层的厚度差异较大的问题，以提高存储器中多个栅极层厚度的均匀性，并提高相邻栅极层之间阻挡层材料选择的灵活性，提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应，从而改善存储器的性能，降低存储器的制造成本。
根据一些实施例，本公开提供了一种存储器的形成方法，包括如下步骤：
形成衬底、以及位于所述衬底上的半导体层；
图案化所述半导体层，形成多个第一隔离结构，残留于相邻两个所述第一隔离结构之间的部分所述半导体层形成沟道区，所述第一隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第一通孔和第二通孔、以及由残留于所述第一通孔和所述第二通孔之间的所述半导体层形成的第一隔离柱；
形成填充满所述第一通孔和所述第二通孔的第一填充层；
去除所述第一隔离柱，形成位于所述第一填充层中的第三通孔；
形成填充满所述第三通孔的阻挡层；
去除所述第一填充层，暴露所述沟道区；
形成覆盖于所述沟道区表面的栅极层。
在一些实施例中，形成衬底、以及位于所述衬底上的半导体层的具体步骤包括：
提供衬底；
沿垂直于所述衬底的顶面的方向交替沉积第一子半导体层和第二子半导体层于所述衬底的顶面，形成所述半导体层。
在一些实施例中，图案化所述半导体层的具体步骤包括：
刻蚀所述半导体层，形成沿第一方向延伸其彼此平行的多个所述第一隔离结构，每个所述第一隔离结构包括所述第一隔离柱、以及沿第二方向分布于所述第一隔离柱相对两侧的所述第一通孔和所述第二通孔，残留于相邻两个所述第一隔离结构之间的所述第一子半导体层形成沟道区，所述第一方向为平行于所述衬底的顶面的方向，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向。
在一些实施例中，在沿所述第二方向上，所述第一通孔的宽度与所述第二通孔的宽度相等。
在一些实施例中，所述半导体层包括第一区域、以及沿所述第一方向分布于所述第一区域外部的第二区域；刻蚀所述半导体层的具体步骤包括：
刻蚀所述半导体层的所述第一区域和所述第二区域，于所述第一区域形成多个所述第一隔离结构和多个所述沟道区，并同时于所述第二区域形成多个第二隔离结构，残留于相邻两个所述第二隔离结构之间的所述半导体层形成虚拟沟道区，所述第二隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第四通孔和第五通孔、以及由残留于所述第四通孔和所述第五通孔之间的所述半导体层形成的第二隔离柱。
在一些实施例中，在沿所述第二方向上，所述第一隔离柱的宽度小于所述沟道区的宽度。
在一些实施例中，形成位于所述第一填充层中的第三通孔的具体步骤包括：
刻蚀位于所述半导体层的所述第一区域的顶面的所述第一填充层，形成暴露所述第一隔离柱的第一开口；
沿所述第一开口去除所述第一隔离柱，于所述第一区域形成所述第三通孔。
在一些实施例中，在沿所述第二方向上，所述第一开口的宽度大于或者等于所述第一隔离柱的宽度。
在一些实施例中，形成填充满所述第三通孔的阻挡层的具体步骤包括：
沿所述第一开口沉积绝缘材料于所述第三通孔，于所述第一区域形成阻挡层。
在一些实施例中，暴露所述沟道区之前，还包括如下步骤：
于所述半导体层的所述第二区域中形成支撑层。
在一些实施例中，于所述半导体层的所述第二区域中形成支撑层的具体步骤包括：
形成填充满所述第四通孔和所述第五通孔、并覆盖所述半导体层的所述第二区域的顶面的第二填充层；
去除所述第二隔离柱，于所述第二填充层中形成第六通孔；
于所述第六通孔内形成第一牺牲层；
去除所述第四通孔内和所述第五通孔内的所述第二填充层，暴露所述第四通孔和所述第五通孔；
沿所述第四通孔和所述第五通孔去除位于所述第二区域的部分所述第二子半导体层，形成位于相邻的所述第一子半导体层之间的第一空隙区域；
填充介质材料于所述第四通孔、所述第五通孔和所述第一空隙区域，形成支撑层。
在一些实施例中，暴露所述沟道区的具体步骤包括：
去除位于所述第一通孔内和所述第二通孔内的所述第一填充层，暴露所述第一通孔和所述第二通孔；
沿所述第一通孔和所述第二通孔去除位于所述第一区域的所述第二子半导体层，形成位于相邻两层所述第一子半导体层之间的第二空隙区域；
形成填充满所述第一通孔、所述第二通孔和所述第二空隙区域的第二牺牲层；
去除所述第二牺牲层，暴露所述沟道区、所述第一通孔、所述第二通孔和所述第二空隙区域。
在一些实施例中，形成覆盖于所述沟道区表面的栅极层的具体步骤包括：
形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层。
在一些实施例中，形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层的具体步骤包括：
形成覆盖于所述沟道区表面的栅介质层；
形成填充所述第一通孔、所述第二通孔和所述第二空隙区域、并覆盖所述栅介质层表面的所述栅极层。
在一些实施例中，所述第一子半导体层的材料为硅；形成覆盖于所述沟道区表面的栅介质层的具体步骤包括：
原位氧化所述沟道区的表面，形成所述栅介质层。
在一些实施例中，形成填充满所述第三通孔的阻挡层的步骤具体包括：
形成填充满所述第三通孔的第一子阻挡层；
刻蚀所述第一子阻挡层，形成沿垂直于所述衬底的顶面的方向延伸的刻蚀孔；
于所述刻蚀孔内形成第二子阻挡层。
在一些实施例中，所述第二子阻挡层的材料为氮化物材料，所述第一子阻挡层的材料为氧化物材料。
在一些实施例中，所述第二子阻挡层位于所述第一子阻挡层内。
根据另一些实施例，本公开还提供了一种存储器，包括：
衬底；
多个沟道区组，所述沟道区组位于所述衬底上方，在沿平行于所述衬底的顶面的方向上，多个所述沟道区组平行排布，每个所述沟道区组包括沿垂直于所述衬底的顶面方向平行排布的多个沟道区；
多个阻挡层，所述阻挡层位于所述衬底上方、且位于相邻的两个所述沟道区组之间；
多个栅极层，所述栅极层位于所述衬底上方，每个所述栅极层至少位于一个所述阻挡层和一个所述沟道区组之间、且覆盖一个所述沟道区组中的所有所述沟道区的表面，位于一个所述阻挡层相对两侧的所述栅极层的厚度相等。
在一些实施例中，所述阻挡层为单层结构；或者，
所述阻挡层为多层结构。
在一些实施例中，所述阻挡层包括：
第一子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且覆盖所述栅极层的表面；
第二子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且夹设于所述第一子阻挡层内部。
在一些实施例中，所述第一子阻挡层的材料为氧化物材料，所述第二子阻挡层的材料为氮化物材料。
在一些实施例中，所述栅极层包括：
第一部分，沿垂直于所述衬底的顶面的方向延伸，且连续覆盖同一个所述沟道区组中所有所述沟道区的侧壁，位于一个所述阻挡层相对两侧的两个所述栅极层的所述第一部分的厚度相等；
第二部分，连接所述第一部分，且位于同一所述沟道区组内相邻的两个所述沟道区之间。
在一些实施例中，还包括：
栅介质层，覆盖于所述沟道区表面，所述栅极层覆盖于所述栅介质表面。
在一些实施例中，还包括：
源极区和漏极区，分布于所述沟道区的相对两侧；
电容器，连接所述漏极区；
位线，连接所述源极区。
本公开一些实施例提供的存储器及其形成方法，通过在刻蚀半导体层形成有源柱的同时，形成位于相邻所述有源柱之间的第一隔离结构，且所述第一隔离结构包括第一通孔、第二通孔和位于所述第一通孔和所述第二通孔之间的第一隔离柱，之后在形成栅极层之前，通过自对准曝光刻蚀所述第一隔离结构来形成阻挡层，从而扩大了阻挡层的材料选择范围，简化了存储器的制造工艺，并有助于提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应。而且，本公开一些实施例在刻蚀形成有源柱时同时形成包括第一隔离柱的第一隔离结构，后续通过自对准工艺来形成阻挡层，避免了光刻对准产生的误差，从 而减小了相邻栅极层之间的厚度差异，提高了所述存储器内部多个所述栅极层之间的厚度均匀性。
附图说明
附图1是本公开具体实施方式中存储器的形成方法流程图；
附图2是本公开具体实施方式形成的存储器的俯视示意图；
附图3A-3K是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图；
附图4是本公开具体实施方式中存储器的一截面示意图；
附图5是本公开具体实施方式中存储器的另一截面示意图。
具体实施方式
下面结合附图对本公开提供的存储器及其形成方法的具体实施方式做详细说明。
本公开具体实施方式提供了一种存储器，附图1是本公开具体实施方式中存储器的形成方法流程图，附图2是本公开具体实施方式形成的存储器的俯视示意图，附图3A-3J是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图。图3A-图3Q从图2中的a-a’方向、b-b’方向、c-c’方向、d-d’方向和e-e’方向这五个方向示出了所述半导体器件在形成过程中的主要工艺截面示意图，以清楚的表明所述半导体器件的形成工艺。本具体实施方式中所述的半导体器件可以是但不限于DRAM。如图1、图2、图3A-图3K所示，所述存储器的形成方法，包括如下步骤：
步骤S11，形成衬底30、以及位于所述衬底30上的半导体层。
在一些实施例中，形成衬底30、以及位于所述衬底30上的半导体层的具体步骤包括：
提供衬底30；
沿垂直于所述衬底30的顶面的方向交替沉积第一子半导体层31和第二子半导体层32于所述衬底30的顶面，形成所述半导体层，如图3A所示。
所述衬底30可以是但不限于硅衬底，本具体实施方式以所述衬底30为硅衬底为例进行说明。在其他示例中，所述衬底30可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。之后，采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沿垂直于所述衬底30的顶面的方向交替沉积所述第一子半导体层31和所述第二子半导体层32于所述衬底30的顶面，形成具有超晶格堆栈结构的所述半导体层，以便于进一步提高所述存储器的存储密度。
在一实施例中，所述第一子半导体层31的材料可以是Si，所述第二子半导体层32的材料可以是SiGe。
步骤S12，图案化所述半导体层，形成多个第一隔离结构，残留于相邻两个所述第一隔离结构之间的部分所述半导体层形成沟道区，所述第一隔离结构包括沿垂直于所述衬底30的顶面的方向均贯穿所述半导体层的第一通孔34和第二通孔35、以及由残留于所述第一通孔34和所述第二通孔35之间的所述半导体层形成的第一隔离柱37，如图3B所示。
在一些实施例中，图案化所述半导体层的具体步骤包括：
刻蚀所述半导体层，形成沿第一方向延伸、且彼此平行的多个所述第一隔离结构，每个所述第一隔离结构包括所述第一隔离柱37、以及沿第二方向分布于所述第一隔离柱37相对两侧的所述第一通孔34和所述第二通孔35，残留于相邻两个所述第一隔离结构之间的所述第一子半导体层31形成沟道区，所述第一方向为平行于所述衬底30的顶面的方向，所述第二方向为平行于所述衬底30的顶面、且与所述第一方向相交的方向。
具体来说，可以采用SADP(Self-aligned Double Patterning，自对准双重图形)工艺或者是SAQP(Self-aligned Quardruple Patterning，自对准四重图形)工艺、结合干法刻蚀工艺沿垂直于所述衬底30的顶面的方向刻蚀所述半导体层，在形成沿所述第一方向(例如图2、图3A-图3Q中的e-e’)延伸的多个有源柱36(多个所述有源柱36彼此平行且间隔排布)的同时，形成用于分隔相邻所述有源柱36的所述第一隔离结构，所述第一隔离结构包括沿所述第二方向例如图2、图3A-图3Q中的b-b’)依次排布的所述第一通孔34、所述第一隔 离柱37和所述第二通孔35。所述有源柱36包括沿垂直于所述衬底30的顶面的方向交替堆叠的所述第一子半导体层31和所述第二子半导体层32，其中，所述有源柱36中的所述第一子半导体层31形成所述沟道区。多个所述第一隔离结构彼此平行，且沿所述第二方向间隔排布。所述第一通孔34和所述第二通孔35均用于后续形成栅极层，位于所述第一通孔34和所述第二通孔35之间的所述第一隔离柱37用于后续形成隔离相邻两个所述栅极层的阻挡层。
在一些实施例中，在沿所述第二方向(例如图2、图3A-图3Q中的b-b’)上，所述第一通孔34的内径与所述第二通孔35的内径相等。
具体来说，所述第一通孔34和所述第二通孔35均用于后续形成栅极层，位于所述第一通孔34和所述第二通孔35之间的所述第一隔离柱37用于后续形成隔离相邻两个所述栅极层的阻挡层。通过在刻蚀所述半导体层形成所述有源柱36时，控制所述第一通孔34的内径和所述第二通孔35的内径相等，能够减小后续于所述第一通孔34内形成的栅极层和于所述第二通孔35内形成的栅极层之间的厚度差异，例如使得后续于所述第一通孔34内形成的栅极层的厚度与于所述第二通孔35内形成的栅极层的厚度相等，避免了由于使用刻蚀工艺形成栅极金属层由于刻蚀差异导致的厚度漂移，从而进一步提高所述存储器中栅极层厚度的均匀性，改善所述存储器的电学性能。
为了增大后续形成全环绕栅极结构的空间，从而进一步简化存储器的制程工艺，在一些实施例中，在沿所述第二方向上，所述第一隔离柱37的宽度小于所述沟道区的宽度。
在一些实施例中，所述半导体层包括第一区域21、以及沿第一方向分布于所述第一区域21外部的第二区域22；刻蚀所述半导体层的具体步骤包括：
刻蚀所述半导体层的所述第一区域和所述第二区域，于所述第一区域形成多个所述第一隔离结构和多个所述沟道区，并同时于所述第二区域形成多个第二隔离结构，残留于相邻两个所述第二隔离结构之间的所述半导体层形成虚拟沟道区，所述第二隔离结构包括沿垂直于所述衬底30的顶面的方向均贯穿所述半导体层的第四通孔38和第五通孔39、以及由残留于所述第四通孔38和所述第五通孔39之间的所述半导体层形成的第二隔离柱40，如图3B所示。
具体来说，如图2所示，所述半导体层包括第一区域21、沿所述第一方向(例如图2、图3A-图3Q中的e-e’)分布于所述第一区域21外部的所述第二区域22、以及沿所述第一方向(例如图2、图3A-图3Q中的e-e’)分布于所述第一区域21外部的第三区域20，所述第一区域21位于所述第二区域22和所述第三区域20之间。举例来说，所述第一区域21可以为晶体管区域、所述第二区域22可以为电容器区域、所述第三区域20可以为位线区域(例如台阶型位线结构区域)，所述第一区域21与所述第二区域22和所述第三区域20均电连接。
在刻蚀所述半导体层的所述第一区域21形成所述有源柱36的同时，刻蚀所述半导体层的所述第二区域22，以在所述第一区域21形成所述有源柱36和所述第一隔离结构的同时，在所述第二区域22形成沿所述第一方向延伸(例如图2、图3A-图3Q中的e-e’)的多个虚拟有源柱41，且多个所述虚拟有源柱41彼此平行、并沿第三方向(例如图2、图3A-图3Q中的d-d’)间隔排布，相邻所述虚拟有源柱41之间形成所述第二隔离结构。所述第二隔离结构包括沿所述第三方向依次排布的所述第四通孔38、所述第二隔离柱40和所述第五通孔39。所述虚拟有源柱41包括沿垂直于所述衬底30的顶面的方向交替堆叠的所述第一子半导体层31和所述第二子半导体层32，其中，所述虚拟有源柱41中的所述第一子半导体层31形成所述虚拟沟道区。
步骤S13，形成填充满所述第一通孔34和所述第二通孔35的第一填充层42，如图3C所示。
具体来说，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沉积氧化物材料(例如二氧化硅)于所述第一通孔34内和所述第二通孔35内、以及所述半导 体层的顶面，经过CMP(化学机械研磨)工艺之后形成所述第一填充层42。所述第一填充层42的材料应与所述半导体层的材料之间具有较大的刻蚀选择比，以便于后续能够选择性去除部分的所述半导体层。在一实施例中，所述第一填充层42与所述第一子半导体层31之间的刻蚀选择比、以及所述第一填充层42与所述第二子半导体层32之间的刻蚀选择比均大于3。
步骤S14，去除所述第一隔离柱37，形成位于所述第一填充层42中的第三通孔43，如图3E所示。
在一些实施例中，形成位于所述第一填充层42中的第三通孔43的具体步骤包括：
刻蚀位于所述半导体层的所述第一区域21的顶面的所述第一填充层42，形成暴露所述第一隔离柱37的第一开口421，如图3D所示；
沿所述第一开口421去除所述第一隔离柱37，于所述第一区域21形成所述第三通孔43，如图3E所示。
具体来说，在形成所述第一填充层42之后，可以采用光刻工艺对所述第一填充层42进行图案化处理，以于所述第一填充层42中形成暴露所述第一隔离柱37的顶面的所述第一开口421，如图3D所示。之后，沿所述第一开口421自对准刻蚀所述第一隔离柱37，完全去除所述第一隔离柱37之后，形成所述第三通孔43，如图3E所示。本具体实施方式通过控制所述第一填充层42与所述第一子半导体层31之间的刻蚀选择比、以及所述第一填充层42与所述第二子半导体层32之间的刻蚀选择比均大于3，使得在去除所述第一隔离柱37时，不对所述第一填充层42造成损伤，从而进一步提高后续于所述第一通孔34和所述第二通孔35中形成的栅极层的厚度均匀性。
为了确保充分去除所述第一隔离柱37，在一些实施例中，在沿所述第二方向上，所述第一开口421的宽度大于或者等于所述第一隔离柱37的宽度。
步骤S15，形成填充满所述第三通孔43的阻挡层44，如图3F所示。
在一些实施例中，形成填充满所述第三通孔43的阻挡层44的具体步骤包括：
沿所述第一开口421沉积绝缘材料于所述第三通孔43，于所述第一区域21形成阻挡层44。
具体来说，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺沿所述第一开口421向所述第三通孔43沉积氮化物(例如氮化硅)等绝缘材料，形成用于电性隔离相邻栅极层的所述阻挡层44。之后，采用化学机械研磨(CMP)工艺去除所述半导体层顶面残留的所有所述第一填充层42和残留的所述阻挡层44，暴露所述半导体层的顶面。之后，再次沉积氧化物(例如二氧化硅)等绝缘材料于所述半导体层的所述第一区域21的顶面和所述阻挡层44的顶面，形成覆盖于所述半导体层的所述第一区域21的顶面和所述阻挡层44的顶面的第一覆盖层45，如图3F所示。
步骤S16，去除所述第一填充层42，暴露所述沟道区23，如图3I所示。
在一些实施例中，暴露所述沟道区23之前，还包括如下步骤：
于所述半导体层的所述第二区域22中形成支撑层56，如图3G所示。
具体来说，为了避免在暴露所述沟道区23的过程中出现倾倒或者坍塌，在暴露所述沟道区23之前，先于与所述第一区域21连接的所述第二区域22中形成所述支撑层56，以对所述第一区域21进行支撑，提高所述第一区域21的结构稳定性。
在一些实施例中，于所述半导体层的所述第二区域22中形成支撑层56的具体步骤包括：
形成填充满所述第四通孔38和所述第五通孔39、并覆盖所述半导体层的所述第二区域22的顶面的第二填充层52，如图3C所示；
去除所述第二隔离柱40，于所述第二填充层52中形成第六通孔53，如图3E所示；
于所述第六通孔53内形成第一牺牲层54，如图3F所示；
去除所述第四通孔38内和所述第五通孔39内的所述第二填充层52，暴露所述第四通 孔38和所述第五通孔39；
沿所述第四通孔38和所述第五通孔39去除位于所述第二区域22的部分所述第二子半导体层32，形成位于相邻的所述第一子半导体层31之间的第一空隙区域；
填充介质材料于所述第四通孔38、所述第五通孔39和所述第一空隙区域，形成支撑层56，如图3G所示。
具体来说，可以采用原子层沉积工艺沉积氧化物材料(例如二氧化硅)于所述第四通孔38和所述第五通孔39、并覆盖所述半导体层的所述第二区域22的顶面，形成所述第二填充层52，如图3C所示。在一实施例中，所述第四通孔38和所述第五通孔39的填充步骤可以与所述第一通孔34和所述第二通孔35的填充步骤同时进行，即所述第一填充层42与所述第二填充层52同步形成。在形成所述第二填充层52之后，图案化所述第二填充层52，于所述第二填充层52中形成暴露所述第二隔离柱40的顶面的第二开口521，如图3D所示。之后，沿所述第二开口521自对准去除所述第二隔离柱40，于所述第二填充层52中的第六通孔53，如图3E所示。接着，沿所述第二开口521向所述第六通孔53中沉积氮化物(例如氮化硅)等绝缘介质材料，形成第一牺牲层54。通过化学机械研磨工艺去除所述半导体层的所述第二区域顶面的所述第二填充层和残留的所述第一牺牲层54之后，再次沉积氧化物(例如二氧化硅)等绝缘材料于所述半导体层的所述第二区域22的顶面和所述第一牺牲层54的顶面，形成覆盖于所述半导体层的所述第二区域22的顶面和所述第一牺牲层54的顶面的第二覆盖层55，如图3F所示。然后，通过刻蚀去除所述第二填充层52，暴露所述第四通孔38和所述第五通孔39。沿所述第四通孔38和所述第五通孔39去除位于所述第二区域22的部分所述第二子半导体层32，形成位于相邻的所述第一子半导体层31之间的第一空隙区域。之后，填充氮化物(例如氮化硅)等介质材料于所述第四通孔38、所述第五通孔39和所述第一空隙区域内，形成支撑层56，如图3G所示。
在一些实施例中，暴露所述沟道区23的具体步骤包括：
去除位于所述第一通孔34内和所述第二通孔35内的所述第一填充层42，暴露所述第一通孔34和所述第二通孔35；
沿所述第一通孔34和所述第二通孔35去除位于所述第一区域21的所述第二子半导体层32，形成位于相邻两层所述第一子半导体层31之间的第二空隙区域47；
形成填充满所述第一通孔34、所述第二通孔35和所述第二空隙区域47的第二牺牲层46，如图3H所示；
去除所述第二牺牲层46，暴露所述沟道区23、所述第一通孔34、所述第二通孔35和所述第二空隙区域47，如图3I所示。
具体来说，先通过刻蚀工艺去除位于所述第一通孔34内和所述第二通孔35内、以及覆盖于所述半导体层的所述第一区域的顶面的所述第一填充层42，暴露所述第一通孔34和所述第二通孔35。接着，可以采用湿法刻蚀工艺沿所述第一通孔34和所述第二通孔35去除位于所述第一区域21的所述第二子半导体层32，形成位于相邻两层所述第一子半导体层31之间的第二空隙区域47。为了能够同步形成位于所述第三区域20中的隔离层(例如用于电性隔离相邻位线的位线隔离层)，在形成所述第二空隙区域47之后，并不直接进行栅极层的形成工艺，而是先形成填充满所述第一通孔34、所述第二通孔35和所述第二空隙区域47、并覆盖所述半导体层的所述第三区域20的第二牺牲层46，如图3H所示。所述第二牺牲层46用于形成所述第三区域20中的隔离层。之后，再次去除位于所述第一区域21中的所述第二牺牲层46，暴露所述沟道区23、所述第一通孔34、所述第二通孔35和所述第二空隙区域47，如图3I所示。
步骤S17，形成覆盖于所述沟道区23表面的栅极层48，如图3J所示。
在一些实施例中，形成覆盖于所述沟道区23表面的栅极层48的具体步骤包括：
形成填充所述第一通孔34、所述第二通孔35和所述第二空隙区域47的所述栅极层48。
在一些实施例中，形成填充所述第一通孔34、所述第二通孔35和所述第二空隙区域 47的所述栅极层48的具体步骤包括：
形成覆盖于所述沟道区23表面的栅介质层49；
形成填充所述第一通孔34、所述第二通孔35和所述第二空隙区域47、并覆盖所述栅介质层49表面的所述栅极层48，如图3J所示。
在一些实施例中，所述第一子半导体层31的材料为硅；形成覆盖于所述沟道区23表面的栅介质层49的具体步骤包括：
原位氧化所述沟道区23的表面，形成所述栅介质层49。
以下以所述第一子半导体层31的材料为硅为例进行说明。举例来说，在形成如图3I所示的结构之后，采用原位氧化工艺(例如原位水汽生成工艺)氧化所述沟道区23的表面，形成所述栅介质层49。之后，采用原子层沉积工艺沿所述第一通孔34和所述第二通孔35沉积钨等导电材料，形成填充满所述第一通孔34、所述第二通孔35和所述第二空隙区域47、并覆盖所述栅介质层49表面的所述栅极层48，如图3J所示。
在一些实施例中，所述阻挡层44为单层结构。在一另些实施例中，形成填充满所述第三通孔43的阻挡层44的步骤具体包括：
形成填充满所述第三通孔43的第一子阻挡层441；
刻蚀所述第一子阻挡层441，形成沿垂直于所述衬底30的顶面的方向延伸的刻蚀孔；
于所述刻蚀孔内形成第二子阻挡层442。
在一些实施例中，所述第二子阻挡层442的材料为氮化物材料，所述第一子阻挡层441的材料为氧化物材料。
在一些实施例中，所述第二子阻挡层442位于所述第一子阻挡层441内。
具体来说，由于在形成所述栅极层48之前通过自对准刻蚀工艺形成所述第三通孔43，并通过填充所述第三通孔43形成所述阻挡层44，因此，扩大了所述阻挡层44的材料选择范围，还能够形成多层结构的所述阻挡层，从而在提高所述阻挡层的电性隔离性能的同时，减少所述阻挡层内部的寄生电容。其中，所述第一子阻挡层441的材料可以是但不限于氮化物(例如氮化硅)材料，所述第二子阻挡层442的材料可以是但不限于氧化物(例如二氧化硅)材料。图3K示出了包括所述第一子阻挡层441和所述第二子阻挡层442的存储器的结构示意图。
在另一实施例中，所述阻挡层还可以包括位于相邻的两层所述栅极层48之间，且沿所述第二方向b-b’排布的第一子阻挡层和第二子阻挡层，且所述第一子阻挡层的材料与所述第二子阻挡层的材料不同。
本具体实施方式还提供了一种存储器。附图4是本公开具体实施方式中存储器的一截面示意图，附图5是本公开具体实施方式中存储器的另一截面示意图。本具体实施方式提供的所述存储器可以采用如图1-图2、图3A-图3K所示的存储器的形成方法形成。如图2、图3A-图3K、图4和图5所示，所述存储器包括：
衬底30；
多个沟道区组60，所述沟道区组60位于所述衬底30上方，在沿平行于所述衬底30的顶面的方向上，多个所述沟道区组60平行排布，每个所述沟道区组60包括沿垂直于所述衬底30的顶面方向平行排布的多个沟道区23；
多个阻挡层44，所述阻挡层44位于所述衬底30上方、且位于相邻的两个所述沟道区组60之间；
多个栅极层48，所述栅极层48位于所述衬底30上方，每个所述栅极层48至少位于一个所述阻挡层44和一个所述沟道区组60之间、且覆盖一个所述沟道区组60中的所有所述沟道区23的表面，位于一个所述阻挡层44相对两侧的所述栅极层48的厚度相等。
在一些实施例中，所述阻挡层44为单层结构，如图4所示；或者，
所述阻挡层44为多层结构。
在一些实施例中，所述阻挡层44包括：
第一子阻挡层441，沿垂直于所述衬底30的顶面的方向延伸，且覆盖所述栅极层48的表面；
第二子阻挡层442，沿垂直于所述衬底30的顶面的方向延伸，且夹设于所述第一子阻挡层441内部，如图5所示。
在一些实施例中，所述第一子阻挡层441的材料为氧化物材料，所述第二子阻挡层的材料为氮化物材料。
在一些实施例中，所述栅极层48包括：
第一部分481，沿垂直于所述衬底30的顶面的方向延伸，且连续覆盖同一个所述沟道区组60中所有所述沟道区23的侧壁，位于一个所述阻挡层44相对两侧的两个所述栅极层48的所述第一部分481的厚度相等；
第二部分482，连接所述第一部分481，且位于同一所述沟道区组60内相邻的两个所述沟道区23之间。
在一些实施例中，所述存储器还包括：
栅介质层49，覆盖于所述沟道区23表面，所述栅极层48覆盖于所述栅介质49表面。
在一些实施例中，所述存储器还包括：
源极区和漏极区，分布于所述沟道区23的相对两侧；
电容器，连接所述漏极区；
位线，连接所述源极区。
本具体实施方式一些实施例提供的存储器及其形成方法，通过在刻蚀半导体层形成有源柱的同时，形成位于相邻所述有源柱之间的第一隔离结构，且所述第一隔离结构包括第一通孔、第二通孔和位于所述第一通孔和所述第二通孔之间的第一隔离柱，之后在形成栅极层之前，通过自对准曝光刻蚀所述第一隔离结构来形成阻挡层，从而扩大了阻挡层的材料选择范围，简化了存储器的制造工艺，并有助于提高相邻栅极层之间的隔离效果，降低相邻栅极层之间的电容耦合效应。而且，本公开一些实施例在刻蚀形成有源柱时同时形成包括第一隔离柱的第一隔离结构，后续通过自对准工艺来形成阻挡层，避免了光刻对准产生的误差，从而减小了相邻栅极层之间的厚度差异，提高了所述存储器内部多个所述栅极层之间的厚度均匀性。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (25)

  1. 一种存储器的形成方法，包括如下步骤：
    形成衬底、以及位于所述衬底上的半导体层；
    图案化所述半导体层，形成多个第一隔离结构，残留于相邻两个所述第一隔离结构之间的部分所述半导体层形成沟道区，所述第一隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第一通孔和第二通孔、以及由残留于所述第一通孔和所述第二通孔之间的所述半导体层形成的第一隔离柱；
    形成填充满所述第一通孔和所述第二通孔的第一填充层；
    去除所述第一隔离柱，形成位于所述第一填充层中的第三通孔；
    形成填充满所述第三通孔的阻挡层；
    去除所述第一填充层，暴露所述沟道区；
    形成覆盖于所述沟道区表面的栅极层。
  2. 根据权利要求1所述的存储器的形成方法，其中，形成衬底、以及位于所述衬底上的半导体层的具体步骤包括：
    提供衬底；
    沿垂直于所述衬底的顶面的方向交替沉积第一子半导体层和第二子半导体层于所述衬底的顶面，形成所述半导体层。
  3. 根据权利要求2所述的存储器的形成方法，其中，图案化所述半导体层的具体步骤包括：
    刻蚀所述半导体层，形成沿第一方向延伸且彼此平行的多个所述第一隔离结构，每个所述第一隔离结构包括所述第一隔离柱、以及沿第二方向分布于所述第一隔离柱相对两侧的所述第一通孔和所述第二通孔，残留于相邻两个所述第一隔离结构之间的所述第一子半导体层形成沟道区，所述第一方向为平行于所述衬底的顶面的方向，所述第二方向为平行于所述衬底的顶面、且与所述第一方向相交的方向。
  4. 根据权利要求3所述的存储器的形成方法，其中，在沿所述第二方向上，所述第一通孔的宽度与所述第二通孔的宽度相等。
  5. 根据权利要求3所述的存储器的形成方法，其中，所述半导体层包括第一区域、以及沿所述第一方向分布于所述第一区域外部的第二区域；刻蚀所述半导体层的具体步骤包括：
    刻蚀所述半导体层的所述第一区域和所述第二区域，于所述第一区域形成多个所述第一隔离结构和多个所述沟道区，并同时于所述第二区域形成多个第二隔离结构，残留于相邻两个所述第二隔离结构之间的所述半导体层形成虚拟沟道区，所述第二隔离结构包括沿垂直于所述衬底的顶面的方向均贯穿所述半导体层的第四通孔和第五通孔、以及由残留于所述第四通孔和所述第五通孔之间的所述半导体层形成的第二隔离柱。
  6. 根据权利要求5所述的存储器的形成方法，其中，在沿所述第二方向上，所述第一隔离柱的宽度小于所述沟道区的宽度。
  7. 根据权利要求5所述的存储器的形成方法，其中，形成位于所述第一填充层中的第三通孔的具体步骤包括：
    刻蚀位于所述半导体层的所述第一区域的顶面的所述第一填充层，形成暴露所述第一隔离柱的第一开口；
    沿所述第一开口去除所述第一隔离柱，于所述第一区域形成所述第三通孔。
  8. 根据权利要求7所述的存储器的形成方法，其中，在沿所述第二方向上，所述第一开口的宽度大于或者等于所述第一隔离柱的宽度。
  9. 根据权利要求7所述的存储器的形成方法，其中，形成填充满所述第三通孔的阻挡层的具体步骤包括：
    沿所述第一开口沉积绝缘材料于所述第三通孔，于所述第一区域形成阻挡层。
  10. 根据权利要求5所述的存储器的形成方法，其中，暴露所述沟道区之前，还包括如下步骤：
    于所述半导体层的所述第二区域中形成支撑层。
  11. 根据权利要求10所述的存储器的形成方法，其中，于所述半导体层的所述第二区域中形成支撑层的具体步骤包括：
    形成填充满所述第四通孔和所述第五通孔、并覆盖所述半导体层的所述第二区域的顶面的第二填充层；
    去除所述第二隔离柱，于所述第二填充层中形成第六通孔；
    于所述第六通孔内形成第一牺牲层；
    去除所述第四通孔内和所述第五通孔内的所述第二填充层，暴露所述第四通孔和所述第五通孔；
    沿所述第四通孔和所述第五通孔去除位于所述第二区域的部分所述第二子半导体层，形成位于相邻的所述第一子半导体层之间的第一空隙区域；
    填充介质材料于所述第四通孔、所述第五通孔和所述第一空隙区域，形成支撑层。
  12. 根据权利要求5所述的存储器的形成方法，其中，暴露所述沟道区的具体步骤包括：
    去除位于所述第一通孔内和所述第二通孔内的所述第一填充层，暴露所述第一通孔和所述第二通孔；
    沿所述第一通孔和所述第二通孔去除位于所述第一区域的所述第二子半导体层，形成位于相邻两层所述第一子半导体层之间的第二空隙区域；
    形成填充满所述第一通孔、所述第二通孔和所述第二空隙区域的第二牺牲层；
    去除所述第二牺牲层，暴露所述沟道区、所述第一通孔、所述第二通孔和所述第二空隙区域。
  13. 根据权利要求12所述的存储器的形成方法，其中，形成覆盖于所述沟道区表面的栅极层的具体步骤包括：
    形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层。
  14. 根据权利要求13所述的存储器的形成方法，其中，形成填充所述第一通孔、所述第二通孔和所述第二空隙区域的所述栅极层的具体步骤包括：
    形成覆盖于所述沟道区表面的栅介质层；
    形成填充所述第一通孔、所述第二通孔和所述第二空隙区域、并覆盖所述栅介质层表面的所述栅极层。
  15. 根据权利要求14所述的存储器的形成方法，其中，所述第一子半导体层的材料为硅；
    形成覆盖于所述沟道区表面的栅介质层的具体步骤包括：
    原位氧化所述沟道区的表面，形成所述栅介质层。
  16. 根据权利要求1所述的存储器的形成方法，其中，形成填充满所述第三通孔的阻挡层的步骤具体包括：
    形成填充满所述第三通孔的第一子阻挡层；
    刻蚀所述第一子阻挡层，形成沿垂直于所述衬底的顶面的方向延伸的刻蚀孔；
    于所述刻蚀孔内形成第二子阻挡层。
  17. 根据权利要求16所述的存储器的形成方法，其中，所述第二子阻挡层的材料为氮化物材料，所述第一子阻挡层的材料为氧化物材料。
  18. 根据权利要求16所述的存储器的形成方法，其中，所述第二子阻挡层位于所述第一子阻挡层内。
  19. 一种存储器，包括：
    衬底；
    多个沟道区组，所述沟道区组位于所述衬底上方，在沿平行于所述衬底的顶面的方向上，
    多个所述沟道区组平行排布，每个所述沟道区组包括沿垂直于所述衬底的顶面方向平行排布的多个沟道区；
    多个阻挡层，所述阻挡层位于所述衬底上方、且位于相邻的两个所述沟道区组之间；
    多个栅极层，所述栅极层位于所述衬底上方，每个所述栅极层至少位于一个所述阻挡层和一个所述沟道区组之间、且覆盖一个所述沟道区组中的所有所述沟道区的表面，位于一个所述阻挡层相对两侧的所述栅极层的厚度相等。
  20. 根据权利要求19所述的存储器，其中，所述阻挡层为单层结构；或者，
    所述阻挡层为多层结构。
  21. 根据权利要求19所述的存储器，其中，所述阻挡层包括：
    第一子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且覆盖所述栅极层的表面；
    第二子阻挡层，沿垂直于所述衬底的顶面的方向延伸，且夹设于所述第一子阻挡层内部。
  22. 根据权利要求21所述的存储器，其中，第一子阻挡层的材料为氧化物材料，所述第二子阻挡层的材料为氮化物材料。
  23. 根据权利要求19所述的存储器，其中，所述栅极层包括：
    第一部分，沿垂直于所述衬底的顶面的方向延伸，且连续覆盖同一个所述沟道区组中所有所述沟道区的侧壁，位于一个所述阻挡层相对两侧的两个所述栅极层的所述第一部分的厚度相等；
    第二部分，连接所述第一部分，且位于同一所述沟道区组内相邻的两个所述沟道区之间。
  24. 根据权利要求19所述的存储器，还包括：
    栅介质层，覆盖于所述沟道区表面，所述栅极层覆盖于所述栅介质表面。
  25. 根据权利要求19所述的存储器，还包括：
    源极区和漏极区，分布于所述沟道区的相对两侧；
    电容器，连接所述漏极区；
    位线，连接所述源极区。
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