KR102167517B1 - 수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(art) - Google Patents

수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(art) Download PDF

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벤자민 추-쿵
길버트 듀이
잭 티. 카발리에로스
라비 필라리세티
윌리 라츠마디
마르코 라도사블예비치
매튜 브이. 메츠
닐로이 무커지
로버트 에스. 차우
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Abstract

수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART: aspect ratio trapping) 접근방식들 및 그것으로부터 제조된 수직 반도체 디바이스들이 개시된다. 예를 들어, 반도체 디바이스는 제1 격자 상수를 갖는 최상부 표면을 갖는 기판을 포함한다. 제1 소스/드레인 영역은 기판의 최상부 표면 상에 배치되고, 상이한 제2 격자 상수를 가진다. 수직 채널 영역은 제1 소스/드레인 영역 상에 배치된다. 제2 소스/드레인 영역은 수직 채널 영역 상에 배치된다. 게이트 스택은 수직 채널 영역의 일부분을 완전히 둘러싸고 그 위에 배치된다.

Description

수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART){ASPECT RATIO TRAPPING (ART) FOR FABRICATING VERTICAL SEMICONDUCTOR DEVICES}
본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것이며, 특히 수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART: aspect ratio trapping) 접근방식들 및 그것으로부터 제조된 수직 반도체 디바이스들에 관한 것이다.
지난 몇십년 동안, 집적 회로들에서의 피쳐(feature)들의 스케일링(scaling)은 점점 성장하는 반도체 산업 배후의 원동력이었다. 피쳐들을 점점 더 작게 스케일링하는 것은 반도체 칩들의 제한된 크기(real estate) 상의 기능적인 유닛들의 밀도 증가를 가능하게 한다. 예를 들어, 트랜지스터 크기를 감소시키는 것은 칩 상에 증가된 수의 메모리 디바이스들을 통합하게 하는 것을 가능하게 하며, 이는 증가된 용량(capacity)을 갖는 제품들의 제조로 이어진다. 그러나, 점점 더 많은 용량에 대한 추구가 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 중요해지고 있다.
집적 회로 디바이스들의 제조에서, 디바이스 치수들이 계속하여 스케일링 다운됨에 따라, 트라이게이트 트랜지스터(tri-gate transistor)들과 같은 다중-게이트 트랜지스터들, 또는 나노와이어(nanowire)들과 같은 게이트-올-어라운드(gate-all-around) 디바이스들은 더욱 만연해지고 있다. 그러한 트랜지스터들의 채널 또는 외부 저항을 감소시키기 위해, 많은 상이한 기술들이 시도되어 왔다. 그러나, 채널 또는 외부 저항 억압의 영역에서는, 여전히 상당한 개선이 필요하다.
추가로, SiGe, Ge, 및 Ⅲ-Ⅴ족 재료들과 같은 비-Si 채널 재료들로 디바이스들을 제조하기 위해, 많은 상이한 기술들이 시도되어 왔다. 그러나, 이러한 재료들을 Si 웨이퍼들에 통합하기 위해서는, 여전히 상당한 프로세스 개선들이 필요하다.
추가로, 15 나노미터(nm) 노드 이후의 마이크로전자 디바이스 치수 스케일로서 이동도 개선(mobility improvement) 및 쇼트 채널 제어(short channel control)를 유지하는 것은 디바이스 제조에서의 도전과제이다. 디바이스들을 제조하는 데에 사용되는 나노와이어들은 개선된 쇼트 채널 제어를 제공한다. 예를 들어, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널 구조물들(x<0.5)은 상당한(respectable) Eg에서 이동도 향상을 제공하고, 이는 더 높은 전압 동작을 이용하는 많은 종래의 제품들에서의 사용에 적절하다. 또한, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널들(x>0.5)은 (예를 들어, 모바일/핸드헬드 영역에서 낮은 전압 제품들에 적절한) 낮은 Eg들에서 향상된 이동도를 제공한다. 트랜지스터들의 이동도를 개선하기 위해 많은 상이한 기술들이 시도되어 왔다. 그러나, 반도체 디바이스들의 전자 및/또는 홀(hole) 이동도 개선의 영역에서는 여전히 상당한 개선들이 필요하다.
도 1a 내지 1j는 본 발명의 실시예에 따른 ART(aspect ratio trapping)를 사용하는 수직 반도체 디바이스를 제조하는 방법의 다양한 동작들을 예시한다.
도 1a는 종횡비 트래핑(aspect ratio trapping)을 통한 드레인 및 수직 채널 영역(vertical channel region) 형성 이후의 반도체 구조물의 단면도를 예시한다.
도 1b는 소스 영역 형성 이후의 도 1a의 반도체 구조물의 단면도를 예시한다.
도 1c는 분리 리세스(isolation recess) 이후의 도 1b의 반도체 구조물의 단면도를 예시한다.
도 1d는 게이트 스택(gate stack) 형성 이후의 도 1c의 반도체 구조물의 단면도를 예시한다.
도 1e는 게이트 스택 패터닝(patterning) 이후의 도 1d의 반도체 구조물의 단면도 및 대응하는 상면도를 예시한다.
도 1f는 제2 분리 형성 이후의 도 1e의 반도체 구조물의 단면도를 예시한다.
도 1g는 제2 분리 리세스 및 소스 영역 재노출(re-exposure) 이후의 도 1f의 반도체 구조물의 단면도를 예시한다.
도 1h는 게이트 스택 리세스 이후의 도 1g의 반도체 구조물의 단면도를 예시한다.
도 1i는 소스 컨택트(contact) 형성 이후의 도 1h의 반도체 구조물의 단면도를 예시한다.
도 1j는 드레인 컨택트 및 게이트 컨택트 형성 이후의 도 1i의 반도체 구조물의 단면도를 예시한다.
도 2는 본 발명의 하나의 구현에 따른 컴퓨팅 디바이스를 예시한다.
수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART: aspect ratio trapping) 접근방식들 및 그것으로부터 제조된 수직 반도체 디바이스들이 개시된다. 후속하는 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위하여, 구체적인 집적 및 재료 계획(integration and material regime)들과 같은 많은 구체적인 세부사항들이 서술된다. 본 발명의 실시예들이 이러한 구체적인 세부사항들 없이 실시될 수 있음이 해당 분야의 통상의 기술자에게 분명할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃들과 같은 잘 알려진 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 추가로, 도면들에 도시된 다양한 실시예들은 예시적 표현들이고 반드시 일정한 비율로 도시된 것이 아님을 이해해야만 한다.
본 명세서에 설명된 하나 이상의 실시예는 MOS-FET(metal oxide semiconductor field effect transistor) 또는 TFET(tunneling field effect transistor) 제조를 위한 것과 같은 수직 디바이스 제조를 위한 실리콘 상의 비-결정-정합된 재료들(non-lattice-matched materials on silicon)의 종횡비 트래핑의 구현들에 대한 것이다. 하나 이상의 실시예는 고성능의 저누설(low leakage) 로직 CMOS(complementary metal oxide semiconductor) 디바이스들에 적용될 수 있다. 일 실시예에서, 종횡비 트래핑은 수직 디바이스들을 제조하기 위해 사용되는 반도체 재료(semiconductor material)들에서의 결함 감소(defect reduction)를 달성하기 위해 사용된다. 실시예들은 수직 디바이스들, 화합물 반도체(compound semiconductor) (Ⅲ 내지 Ⅴ족) 디바이스들, MOS/CMOS 응용들에 적용될 수 있다. 일 실시예에서, 수직 디바이스는 하나의 소스/드레인 영역 위에 배향된 다른 소스/드레인 영역, 및 두 개의 영역들 사이에서 기저 기판 표면(underlying substrate surface)에 대하여 수직으로 연장되는 채널 영역을 갖는 것으로 정의된다.
컨텍스트(context)를 제공하기 위해, 트랜지스터들은 전통적으로 Si(실리콘) 웨이퍼들의 수평한 평면에 구축된다. 본 명세서에서 설명된 실시예들은 수직 디바이스 아키텍처 내의 디바이스 층의 최하부 부분에서의 결함 트래핑을 가능하게 하기 위한 종횡비 트렌치(aspect ratio trench)들 내의 Si 상의 부정합된(mismatched) 재료들의 트랜지스터들의 제조에 대한 것이다. 그러한 결함 트래핑은 양호한 디바이스 성능을 가능하게 할 수 있는 한편, 수직 디바이스 아키텍처는 게이트 길이(gate length)(Lg) 스케일링 및/또는 누설 감소를 가능하게 할 수 있다.
더욱 일반적으로, 본 명세서에 설명된 실시예들은 실리콘 기판(또는 다른) 표면 상에 형성된 절연 층 내에 개구(opening)들 또는 트렌치들을 형성하는 것에 의한 종횡비 트래핑(ART: aspect ratio trapping)의 구현을 포함한다. 다음으로, 수직 트랜지스터들을 위한 비-격자-정합된 재료들은 개구들에 의해 노출된 기판의 부분들 상에 직접 성장된다. 종횡비 트래핑은 제한이 아닌 예로서 (1) Si상의 성공적인 집적을 위한 부정합된 재료들에서의 결함 감소, 및 (2) 게이트 길이(Lg) 스케일링 및 누설 감소를 허용하는 수직 디바이스 아키텍처들을 가능하게 하는 것과 같은 다양한 목적들을 위해 구현될 수 있다. 본 명세서에 설명된 ART 접근방식들에 의해 달성 가능한 새로운 성과는 이러한 두 개의 장점의 조합을 통합한 것이다. 따라서, 실시예들은 (a) 결함들을 트래핑하면서 필름들을 성장시키기 위해 ART 개구들 또는 트렌치들을 사용하는 것, (b) 소스/드레인(S/D) 재료들 내의 결함들을 트래핑하기 위해 개구 또는 트렌치 바닥들에서 도핑된 S/D 재료들을 성장시키는 것, (c) 그러한 결함 한정 또는 캡처시, 고유(intrinsic) 채널 재료가 성장될 수 있는 것, (d) 다음으로, 개구의 최상부로 성장된 다음 측면으로(laterally) 확장될 수 있는 다른 컨택트를 형성하기 위해 최상부 층이 성장될 수 있는 것 중 하나 이상을 달성하도록 사용될 수 있다.
더욱 구체적으로, 본 명세서에 설명된 실시예들은 실리콘 (Si) 기판들 상의 비-격자 정합된 재료들을 위한 수직 FET(field effect transistor)들의 제조를 위한 ART의 구현을 포함한다. 예시적인 실시예에서, 수직 FET는 필름들 중 표적으로 된 것 내의 결함들을 트래핑하면서 필름들을 성장시키기 위해 ART 트렌치들을 채용함으로써 제조된다. 예를 들어, 도핑된 S/D 재료는 결함들이 그 안에 트래핑된 트렌치 바닥에서(실리콘 기판의 노출된 부분 상에서) 성장될 수 있다. 결함 캡처시, 채널 재료는 성장된다. 상부 소스/드레인 영역 및 게이트 전극의 후속하는 제조에 후속하여, 수직 실리콘 기판/드레인/채널(진성)/소스(D/I/S) 또는 수직 실리콘 기판/소스/채널(진성)/드레인(S/I/D) 디바이스가 형성된다. 하나의 그러한 실시예에서, 소스 및 드레인 영역들은 동일한 전도성 유형(conductivity type)을 가진다. 그러나, 다른 실시예에서, PTFET(P-type tunnel field effect transistor)가 제조되고, 여기서 재료 스택은 Si 기판/P/I/N이다. 또 다른 실시예에서는, NTFET(N-type tunnel field effect transistor)가 제조되고, 여기서 재료 스택은 Si 기판/N/I/P이다.
본 명세서에 설명된 하나 이상의 실시예에 따르면, 본 명세서에 설명된 접근방식들의 장점들은 채널 영역 내의 결함들을 감소시키고 Si 상의 Ⅲ-Ⅴ 및 Ⅳ족 재료들의 직접적인 집적을 허용하기 위한 ART의 사용; Si로의 N/P 타입 수직 FET들의 공동-집적(co-integration)의 제조; 및 리소그래피(lithography)에 의해 정의되는 것 대신에 에피택시 필름 두께(epitaxy film thickness)에 의해 정의되는 대로의 Lg 스케일링을 가능하게 하는 수직 아키텍처 제조 중 하나 이상을 포함하지만, 그에 한정되지는 않는다. 본 발명의 실시예들은 수직 트랜지스터들의 형태로 Si 상의 고성능의 Ⅲ-Ⅴ 및 Ⅳ족 재료들의 CMOS 집적을 가능하게 하도록 구현될 수 있다. 실시예에서, 소스 또는 드레인, 또는 둘 모두가 채널에 대하여 격자-정합되지 않은 경우들에서 잠재적인 부차적인 효과가 도출될 수 있고, 이는 채널 영역에 대하여 스트레인-유도 효과(strain-inducing effect)를 제공한다. 그러한 스트레인-유도 채널 영역은 증가된 이동도를 보일 수 있다.
따라서, 본 명세서에서 설명된 하나 이상의 실시예는 종횡비 트래핑을 통한 수직 디바이스의 제조를 가능하게 한다. 예시적인 프로세스 흐름에서, 도 1a 내지 1j는 본 발명의 실시예에 따른 종횡비 트래핑(ART: aspect ratio trapping)을 사용하여 수직 반도체 디바이스를 제조하는 방법의 다양한 동작들을 예시한다.
도 1a는 종횡비 트래핑을 통한 기판(102) 위의 드레인 영역(104) 및 수직 채널 영역(106) 형성 이후의 반도체 구조물(100)의 시작점의 단면도를 예시한다. 실시예에서, 분리 층(108)이 기판(102) 상에 먼저 형성되고 평탄화된다(planarized). 분리 층(108)은 STI(shallow trench isolation) 층으로 지칭될 수 있는데, 그것이 궁극적으로는 이웃하는 디바이스들을 서로 분리시키기 위해 사용될 수 있기 때문이다. 그러한 STI 층은 퇴적(deposition) 및 CMP(chemical mechanical polishing) 프로세스에 의해 형성될 수 있다.
도 1a를 참조하면, 다음으로 개구들(109)은 예컨대, 리소그래피 및 에치(etch) 프로세스에 의해 분리 층(108) 내에 형성된다. 개구들(109)은 최상부 표면(uppermost surface)(102)의 부분들을 노출시킨다. 다음으로, 드레인 영역(104)은 기판(102)의 노출된 부분 상에 에피택셜(epitaxially) 성장한다. 그러나, 드레인 영역(104)의 성장은 개구(들)(109)에 의해 한정되고(confined), 따라서 드레인 영역(104)의 종횡비는 트래핑될 수 있다. 추가로, 실시예에서, 도 1b에서 105로 라벨링된 바와 같이, 드레인 영역(104)은 그 안에 격자 결함(lattice defect)들을 포함한다. 하나의 그러한 실시예에서, 드레인 영역(104)이 기판(102)으로부터 격자 부정합되기(lattice mismatched) 때문에, 격자 결함들이 발생한다. 실시예에서, 결함들은 드레인 영역(104)에 유효하게 한정되고, 따라서 그 위에 형성되는 추가적인 층들로 전파되지(propagated) 않는다. 후속하여, 수직 채널 영역(106)은 예컨대, 에피택셜 퇴적 프로세스에 의해 드레인 영역(104)으로부터 수직으로 성장된다. 실시예에서, 수직 채널 영역(106)은 본질적으로 결함이 없는데(defect-free), 이는 결함들(105)이 드레인 영역(104)으로부터 전파되지 않았기 때문이다. 추가로, 드레인 영역(104)과 유사하게, 수직 채널 영역(106)의 성장은 개구(들)(109)에 의해 한정되고, 따라서 수직 채널 영역(106)의 종횡비도 또한 트래핑될 수 있다.
도 1a를 다시 참조하면, 예시를 목적으로 세 개의 개구들(109)이 도시되어 세 개의 수직 채널 영역(106)이 형성된 것을 보여준다는 것을 이해해야 한다. 궁극적으로 형성된 반도체 디바이스는 하나 이상의 수직 채널 영역을 포함할 수 있다. 또한, 수직 채널 영역(106)의 하부 컨택트 영역으로서 본 명세서에서 설명된 드레인 영역(104)이 그 대신으로서 소스 영역일 수 있음이 이해되어야만 한다. 즉, 궁극적으로 제조된 디바이스는 하부 드레인 영역, 수직 채널 영역 및 상부 소스 영역을 가지거나, 하부 소스 영역, 수직 채널 영역 및 상부 드레인 영역을 가질 수 있다.
실시예에서, 기판(102)은 그 위에 퇴적되거나 에피택셜 성장한 재료들과 양립할 수 있는 한편 제조 프로세스를 견뎌낼 수 있는 반도체 재료로 구성된다. 실시예에서, 기판(102)은 벌크 결정질 실리콘(bulk crystalline silicon), 실리콘/게르마늄 또는 게르마늄 층으로 구성되고, 도핑될 수 있다. 일 실시예에서, 벌크 기판(102) 내의 실리콘 원자들의 농도는 97%보다 크다. 다른 실시예에서, 기판(102)은 별개의 결정질 기판의 최상부에(atop) 성장된 에피택셜 층, 예컨대 붕소-도핑된(boron-doped) 벌크 실리콘 단일-결정질(mono-crystalline) 기판의 최상부에 성장된 실리콘 에피택셜 층으로 구성된다. 기판(102)은 대안적으로 Ⅲ-Ⅴ족 재료로 구성될 수 있다. 실시예에서, 기판(102)은 제한이 아닌 예로서 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 그것의 조합과 같은 Ⅲ-Ⅴ족 재료로 구성된다. 다른 실시예들에서, 기판(102)은 SOI(silicon-on-insulator) 기판의 경우에서와 같이 중간 절연 층(intervening insulating layer)을 포함한다.
실시예에서, 분리 층(108){본 명세서에서 절연체 층(insulator layer)으로도 지칭됨}은 인접한 디바이스들을 궁극적으로 전기적으로 분리하거나 인접한 디바이스들의 분리에 기여하기에 적절한 재료로 구성된다. 예를 들어, 일 실시예에서, 분리 층(108)은 제한이 아닌 예로서 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물(carbon-doped silicon nitride)과 같은 유전체 재료로 구성된다. 실시예에서, 분리 층 내에 형성되어 기판(102)의 부분들을 노출시키는 개구들(109)은 리소그래피 및 에치 프로세스에 의해 형성된다.
실시예에서, 개구들(109) 각각은 (상면도 관점으로부터) 정사각형 형상, 직사각형 형상, 원형 형상, 또는 타원형 형상 중 하나인 형상을 가지도록 패터닝된다. 다른 기하형상들도 적절할 수 있다. 일 실시예에서, 상면도 관점으로부터, 개구들(109) 각각의 폭 및 길이는 대략 동일하지만(예컨대, 원형 형상 또는 정사각형 형상에 대한 경우에서처럼), 마찬가지로 상면도 관점에서 볼 때 반드시 그럴 필요는 없다(직사각형 또는 타원형 형상에 대한 경우에서처럼).
실시예에서, 드레인 영역(들)(104)은 제한이 아닌 예로서 CVD(chemical vapor deposition), ALD(atomic layer deposition), 또는 MBE(molecular beam epitaxy)와 같은 퇴적 프로세스에 의해 기판(102)의 노출된 부분들 상에 형성된다. 실시예에서, 드레인 영역(104)은 불순물 원자(impurity atom)들로 인-시튜 도핑된다(in situ doped). 일 실시예에서, 드레인 영역(104)은 형성에 후속하여 불순물 원자들로 도핑된다. 일 실시예에서, 드레인 영역(104)은 불순물 원자들로 인-시튜 도핑되고, 형성에 후속하여 추가로 도핑된다. 드레인 영역(104)이 기판(102)의 반도체 재료와 유사하거나 상이한 반도체 재료로 구성될 수 있음이 이해되어야만 한다. 일 실시예에서, 드레인 영역(104)은 제한이 아닌 예로서 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그것의 조합과 같은 전하 캐리어로 도핑될 수 있는, 결정질 실리콘, 실리콘/게르마늄, 게르마늄, 또는 게르마늄 주석(GeSn) 층으로 구성된다. 다른 실시예에서, 드레인 영역(104)은 제한이 아닌 예로서 탄소(carbon), 실리콘, 게르마늄, 산소(oxygen), 황(sulfur), 셀렌(selenium) 또는 텔루르(tellurium)와 같은 전하 캐리어로 도핑될 수 있는, 제한이 아닌 예로서 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 그것의 조합과 같은 Ⅲ-Ⅴ족 재료로 구성된다.
실시예에서, 수직 채널 영역(들)(106)은 제한이 아닌 예로서 CVD(chemical vapor deposition), ALD(atomic layer deposition), 또는 MBE(molecular beam epitaxy)와 같은 퇴적 프로세스에 의해 드레인 영역(102) 상에 형성된다. 수직 채널 영역(106)이 드레인 영역(104)의 반도체 재료와 유사하거나 상이한 반도체 재료로 구성될 수 있음이 이해되어야만 한다. 일 실시예에서, 수직 채널 영역(106)은 결정질 실리콘, 실리콘/게르마늄, 게르마늄, 또는 게르마늄 주석(GeSn) 층으로 구성된다. 다른 실시예에서, 수직 채널 영역(206)은 제한이 아닌 예로서 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 그것의 조합과 같은 Ⅲ-Ⅴ족 재료로 구성된다. 일 실시예에서, 수직 채널 영역은 도핑되지 않거나(진성), 저농도로만 도핑되어 있다.
구체적인 실시예에서, 수직 채널 영역(106)은 본질적으로 실리콘으로 구성되거나, 순수(pure) 실리콘이거나, 본질적으로 순수 실리콘이다. 본질적으로 실리콘으로 구성되거나, 순수 실리콘 또는 본질적으로 순수 실리콘이라는 용어들은 전부는 아니지만 매우 상당한 양의 실리콘으로 구성된 실리콘 재료를 설명하는 데에 사용될 수 있다. 그러나, 실제로 실리콘 게르마늄과 같은 다른 재료의 존재에서는 100% 순수 실리콘을 형성하기 어려울 수 있으며, 따라서 Ge 또는 다른 종들(species)의 적은 퍼센트를 포함할 수 있음이 이해되어야만 한다. Ge 또는 다른 종들은 Si의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나, 퇴적 후 프로세싱(post deposition processing) 동안의 확산 시에 Si를 오염시킬(contaminate) 수 있다. 이와 같이, 본 명세서에서 Si 채널 부분에 관하여 설명된 실시예들은 비교적 적은 양, 예컨대 "불순물" 레벨의 비-Si 원자들 또는 Ge와 같은 종들을 포함하는 Si 채널 부분들을 포함할 수 있다. 대조적으로, 재성장된 소스 영역과 같은 영역들은 예컨대 실리콘 게르마늄 층의 형태로 상당한 양의 게르마늄을 포함할 수 있다.
도 1b는 소스 영역 형성 이후의 도 1a의 구조물의 단면도를 예시한다. 본 발명의 실시예에 따르면, 소스 영역(110)은 수직 채널 영역(106)의 최상부의 노출된 표면 상에 형성된다. 일 실시예에서, 묘사된 것처럼, 수직 채널 영역(106)의 최상부 표면은 STI 층(108)의 높이 아래에 있다. 이와 같이, 소스 영역의 적어도 하측 부분은 개구(들)(109)에 의해 한정되고, 따라서 소스 영역(110)의 종횡비는 트래핑될 수 있다. 일 실시예에서, 도 1b에서도 묘사된 것처럼, 소스 영역의 제2 부분은 STI 층(108)의 일부분 위에 형성되고 그 위로 확장된다. 그렇더라도, 일 실시예에서, 소스 영역(110)의 에피택셜 형성은 성장이 오직 수직 채널 영역(106) 상에서 또는 수직 채널 영역(106)으로부터만 발생하고 STI 층(108)에서 개시하지 않는다는 점에서 선택적임을 알아야 한다.
실시예에서, 소스 영역(들)(110)은 제한이 아닌 예로서 CVD(chemical vapor deposition), ALD(atomic layer deposition), 또는 MBE(molecular beam epitaxy)와 같은 퇴적 프로세스에 의해 수직 채널 영역(106) 상에 형성된다. 일 실시예에서, 소스 영역(110)은 불순물 원자들로 인-시튜 도핑된다. 일 실시예에서, 소스 영역(110)은 형성에 후속하여 불순물 원자들로 도핑된다. 일 실시예에서, 소스 영역(110)은 불순물 원자들로 인-시튜 도핑되고, 형성에 후속하여 추가로 도핑된다. 소스 영역(110)이 수직 채널 영역(110)의 반도체 재료와 유사하거나 상이한 반도체 재료로 구성될 수 있음이 이해되어야만 한다. 일 실시예에서, 소스 영역(110)은 제한이 아닌 예로서 인, 비소, 붕소 또는 그것의 조합과 같은 전하 캐리어로 도핑될 수 있는, 결정질 실리콘, 실리콘/게르마늄, 게르마늄 또는 게르마늄 주석 층으로 구성된다. 다른 실시예에서, 소스 영역(110)은 제한이 아닌 예로서 탄소, 실리콘, 게르마늄, 산소, 황, 셀렌 또는 텔루르와 같은 전하 캐리어로 도핑될 수 있는, 제한이 아닌 예로서 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 그것의 조합과 같은 Ⅲ-Ⅴ족 재료로 구성된다.
앞서 간단히 언급되었듯이, 소스 영역(110), 드레인 영역(104), 또는 둘 모두는 수직 채널 영역(106)에 스트레인(strain)을 부여하도록(impart) 제조될 수 있다. 실시예에서, 수직 채널 영역(106)은 기판(102) 표면에 수직한 방향의 채널, 즉, 소스 영역과 드레인 영역 사이에서 이어지는 채널을 따른 스트레인을 갖는 단축으로 스트레인된(uniaxially strained) 수직 채널 영역이다. 그러한 단축으로 스트레인된 수직 채널 영역(106)은 예컨대, NMOS 또는 PMOS 각각을 위한 인장 스트레인(tensile strain) 또는 압축 스트레인(compressive strain)으로 단축으로 스트레인될 수 있다. 일 실시예에서, 소스 영역(110), 드레인 영역(104), 또는 둘 모두의 격자 상수(lattice constant)는 수직 채널 영역(106)의 격자 상수보다 작고, 소스 영역(110), 드레인 영역(104), 또는 둘 모두는 수직 채널 영역(106)에 압축 단축 스트레인(compressive uniaxial strain)을 부여한다. 다른 실시예에서, 소스 영역(110), 드레인 영역(104), 또는 둘 모두의 격자 상수는 수직 채널 영역(106)의 격자 상수보다 크고, 소스 영역(110), 드레인 영역(104), 또는 둘 모두는 수직 채널 영역(106)에 인장 단축 스트레인(tensile uniaxial strain)을 부여한다. 일 실시예에서, 수직 채널 영역(106)은 SixGe1 -x로 구성되고, 소스 영역(110), 드레인 영역(104), 또는 둘 모두는 SiyGe1-y로 구성되며, 0≤x,y≤1이고 x≠y이다. 다른 실시예에서, 수직 채널 영역(106)은 AlxGa1 - xAs, InxGa1 - xAs, InxGa1 -xP 또는 AlxIn1 - xSb로 구성되고, 소스 영역(110), 드레인 영역(104), 또는 둘 모두는 AlyGa1 - yAs, InyGa1 -yAs, InyGa1-yP 또는 AlyIn1-ySb로 각각 구성되며, 0≤x,y≤1이고 x≠y이다.
도 1c는 분리 리세스 이후의 도 1b의 구조물의 단면도를 예시한다. 실시예에서, STI 층(108)의 전부가 아닌 일부분은 수직 채널 영역(106)의 일부분을 노출시키도록 리세스된다. 리세싱은 도 1d 및 도 1e에 따라 이하에서 상세하게 설명되는 게이트 전극 형성 프로세스의 시작을 나타낸다. 일 실시예에서, 수용성 불화수소산(aqueous hydrofluoric acid)에 기초한 습식 에치(wet etch)는 STI 층(108)을 리세스하도록 사용된다. 그러나, 건식 에치(dry etch) 프로세싱은 그러한 습식 에치 프로세스 대신에 또는 그와 함께 사용될 수 있다. 일 실시예에 따르면, 도 1c는 수직 TFET에 적절한 리세스의 정도를 묘사함이 이해되어야만 한다. 다른 실시예에서, MOSFET에 대하여, 리세스는 게이트 스택이 본질적으로 전체 채널을 둘러싸고 S/D 모두에 대하여 등거리(equidistant)인 범위까지 수행되는 반면, TFET는 드레인 측으로부터 떨어진, 소스/채널 영역 상의 게이트 스택을 가질 것이다.
도 1d는 게이트 스택 형성 이후의 도 1c의 구조물의 단면도를 예시한다. 실시예에서, 게이트 유전체 층 및 게이트 전극 층{스택(112)으로서 결합되어 도시됨)은 도 1c의 전체 구조물 상에 형성된다. 가장 중요하게는, 게이트 스택(112)은 STI 층(108) 리세스 동안의 노출되는 수직 채널 영역(106)의 모든 표면 상에 형성된다. 결과적으로, 도 1d에 묘사된 것처럼, 일 실시예에서, 게이트 스택(112)은 또한 소스 영역(110)의 모든 노출된 표면 상에 형성된다. 일 실시예에서, 도 1d에서도 묘사된 것처럼, 게이트 스택(112)의 층들은 ALD(atomic layer deposition) 및/또는 CVD(chemical vapor deposition)에 의해 형성되고, 따라서 도 1c의 구조물을 형상추종한다.
본 발명의 실시예에 따르면, 게이트 스택(112)은 금속 게이트 전극(metal gate electrode) 및 하이-K(high-K) 게이트 유전체 층을 포함한다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 제한이 아닌 예로서 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈룸 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈룸 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 또는 그것의 조합과 같은 재료로 구성된다. 추가로, 게이트 유전체 층의 일부분은 수직 채널 영역(106)의 가장 바깥의 몇몇 층들로 형성된 천연 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 반도체 재료의 산화물로 구성된 내부 부분 및 가장 바깥의 하이-k 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 가장 바깥의 부분, 및 실리콘 이산화물 또는 실리콘 산질화물의 내부 부분으로 구성된다.
일 실시예에서, 게이트 전극은 제한이 아닌 예로서 금속 질화물(metal nitride), 금속 카바이드(metal carbide), 금속 실리사이드(metal silicide), 금속 알루미나이드(metal aluminide), 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금(platinum), 코발트, 니켈 또는 전도성 금속 산화물과 같은 금속 층으로 구성된다. 구체적인 실시예에서, 게이트 전극은 게이트 유전체 층 주위에 배치된 금속 일함수-설정 층(metal workfunction-setting layer)을 둘러싸도록 형성된 비-일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
도 1e는 게이트 스택(112) 패터닝 이후의 도 1d의 구조물의 단면도 및 대응하는 상면도를 예시한다. 실시예에서, 게이트 스택(112)이 상이한 표면들에 대한 선택성이 없이 형상추종하여 형성되었으므로, 게이트 스택(112)은 예컨대, 리소그래피 및 에치 프로세스에 의해 패터닝된다. 하나의 그러한 실시예에서, 게이트 스택(112)은 수직 채널 영역(106) 및 소스 영역(110)의 노출된 부분들 상의 게이트 스택의 일부분을 남기고, 궁극적인 게이트 컨택트 형성을 위해 STI 층(108)의 표면을 따른 일부분을 남기도록 패터닝된다. 예를 들어, 상면도 관점으로부터 보이는 것처럼, 패터닝된 게이트 스택(112)의 부분(112A)은 소스 영역(110) 상의 부분이고, 부분(112C)은 나중의(later) 게이트 컨택트/비아(via) 랜딩(landing)을 위한 위치를 제공하고, 부분(112B)은 부분들(112A 및 112B)을 결합하는 라인이다. 일 실시예에서, 게이트 스택(112)은 STI 층(108)에 상당하게 영향을 주는 것 없이 게이트 스택(112)의 층들을 패터닝하는 데에 적절한, 건식 에치 프로세스, 습식 에치 프로세스, 또는 그것의 조합에 의해 패터닝된다. 실시예에서, 게이트 스택(112)을 패터닝하는 것에 후속하여, 게이트 스택(112)의 일부분은 수직 채널 영역(106)의 적어도 일부분을 완전히 둘러싼다(completely surround). 앞서 간단히 언급되었듯이, 궁극적으로 제조된 디바이스는 하나 이상의 수직 채널 영역에 기초할 수 있고, 구체적인 예는 세 개의 수직 채널 영역에 기초하여 설명된다.
도 1f는 제2 분리 형성 이후의 도 1e의 구조물의 단면도를 예시한다. 실시예에서, 제2 분리 층(114)은 소스 영역들(110)을 커버하도록 형성된다. 하나의 그러한 실시예에서, 제2 분리 층은 STI 층(108)과 동일한 재료로 구성되고, 층들은 서로 본질적으로 구별할 수 없다(indiscernible). 그러나, 도 1f에 묘사된 것처럼, 다른 실시예들에서는, 층들(108 및 114) 사이에서 심(seam)(116)이 관찰 가능하다. 제2 분리 층은 CVD 프로세스와 같은 퇴적 프로세스에 의해 형성될 수 있고, 예컨대 CMP 프로세스에 의해 평탄화될 수 있다. 어느 경우에서도, 제2 분리 층은 디바이스들을 서로 분리시키기 위한 얇은 트렌치 분리 구조물(shallow trench isolation structure)로서 효과적으로 구현될 수 있다.
도 1g는 제2 분리 층(114) 리세스 및 소스 영역(110) 재노출 이후의 도 1f의 구조물의 단면도를 예시한다. 실시예에서, 제2 분리 층(114)의 전부가 아닌 일부분은 소스 영역(110)의 적어도 일부분을 노출시키도록 리세스된다. 일 실시예에서, 도 1g에 묘사된 것처럼, 제2 분리 층(114)은 소스 영역(110)의 가장 넓은 부분 아래의 레벨로 리세스된다. 일 실시예에서, 습식 에치는 제2 분리 층(114)을 리세스하도록 사용된다. 그러나, 건식 에치 프로세싱은 그러한 습식 에치 프로세스 대신에 또는 그와 함께 사용될 수 있다.
도 1h는 게이트 스택 리세스 이후의 후속하는 도 1g의 반도체 구조물의 단면도를 예시한다. 실시예에서, 게이트 스택(112)의 노출된 부분들은 소스 영역(110)으로부터 제거된다. 도 1h에 묘사된 것처럼, 게이트 스택(112)의 이러한 부분들을 제거함으로써, 제2 분리 층(114) 위로 돌출하는 소스 영역(110)의 표면은 게이트 스택(112) 재료에 의해 커버되지 않는다. 일 실시예에서, 습식 에치는 게이트 스택(112)의 노출된 부분들을 제거하도록 사용된다. 그러나, 건식 에치 프로세싱은 그러한 습식 에치 프로세스 대신에 또는 그와 함께 사용될 수 있다. 게이트 스택의 리세스에 후속하여, 이하에 설명된 도 1i에 묘사된 것처럼, 제3 분리 층(117)은 소스 영역들(110)의 상측 부분들만 노출시키도록 추가될 수 있다{예컨대, 퇴적 및 에치 백(etch back)에 의해}.
도 1i는 소스 컨택트 형성 이후의 도 1h의 구조물의 단면도를 예시한다. 실시예에서, 소스 컨택트(118)는 제3 분리 층(117) 위로 돌출하는 소스 영역(110)의 부분들의 실질적으로 전부를 커버하도록 형성된다. 일 실시예에서, 소스 컨택트(118)는 공제된 퇴적(subtractive deposition) 및 에치 프로세스에 의해 형성된다. 다른 실시예에서, 소스 컨택트(118)의 재료는 제3 분리 층(117) 위로 돌출하는 소스 영역들(110)의 일부분 상의 선택적인 성장에 의해 형성된다. 세 개의 소스 영역을 위한 공통의 소스 컨택트의 구체적인 묘사는 하나의 특정한 실시예를 위한 것임이 이해되어야만 한다. 또한, 공통의 소스 컨택트를 갖는 하나 이상의 소스 영역의 다른 그룹화는 본 발명의 실시예들의 사상 및 범위 내에 있음이 고려된다.
실시예에서, 소스 컨택트(118)는 전도성 재료로 구성된다. 하나의 그러한 실시예에서, 소스 컨택트(118)는 금속 또는 금속성 재료로 구성된다. 금속 또는 금속성 재료는 텅스텐, 니켈, 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금과 같은(예컨대, 실리사이드 재료와 같은) 합금일 수 있다.
도 1j는 드레인 컨택트 및 게이트 컨택트 형성 이후의 도 1i의 반도체 구조물의 단면도를 예시한다. 실시예에서, STI 구조물{제3 분리 층(117), 제2 분리 층(114) 및 STI 층(108)을 포함함)은 드레인 영역(들)(104)에 결합된 기판(102)의 부분들을 노출시키고, 게이트 스택(112)의 부분들{도 1e와 연관되어 설명된 부분(112C)}을 노출시키기 위해 비아/컨택트 홀들로 패터닝된다. 다음으로, 드레인 컨택트(120) 및 게이트 컨택트(122)는 금속 퇴적 및 평탄화 프로세스에 의해, 또는 선택적인 성장 프로세스에 의해 제조될 수 있다. 어느 경우에서든, 일 실시예에서, 드레인 컨택트(120) 및 게이트 컨택트(122)의 재료는 소스 컨택트(118)의 재료와 실질적으로 동일하다. 그렇지만, 다른 실시예들에서, 드레인 컨택트(120) 및 게이트 컨택트(122)의 재료는 소스 컨택트(118)의 재료와 상이하다. 실시예에서, 드레인 영역(104)에 결합된 기판(102)의 부분들을 노출시키고 게이트 스택(112)의 부분들을 노출시키기 위해 형성된 비아/컨택트 홀들은 리소그래피 및 에치 프로세스를 사용하여 제조된다. 묘사된 것처럼, 드레인 컨택트는 한정된 드레인 영역 상에 직접 형성되는 것이 아니라, 드레인 영역(들)(104)과 전기적으로 결합된 기판(102)의 부분 상에 형성될 수 있음이 이해되어야만 한다.
도 1j를 다시 참조하면, 수직 채널 영역에 기초하는 반도체 디바이스는 채널 영역을 둘러싸는 게이트, 및 수직으로 배향된 소스/드레인 영역들의 쌍을 포함하는 반도체 디바이스일 수 있다. 실시예에서, 반도체 디바이스는 MOS-FET이다. 일 실시예에서, 반도체 디바이스는 수직 MOS-FET이고, 분리된 디바이스이거나 복수의 네스티드 디바이스(nested device) 내의 한 디바이스이다. 전술한 예시적인 프로세싱 체계로부터의 구조물들 예컨대, 도 1j로부터의 구조물은 PMOS 및/또는 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하기 위한 후속 프로세싱 동작들을 위해 동일하거나 유사한 형태로 사용될 수 있음이 이해되어야만 한다. 그러한 경우들에서, 반대의 소스 및 드레인 영역들은 동일한 전도성 유형을 가진다. 전형적인 집적 회로를 위해 이해되듯이, N- 및 P-채널 트랜지스터들 모두는 CMOS 집적 회로를 형성하기 위해 단일 기판 상에 제조될 수 있다. 다른 실시예들에서, TFET(tunnel field effect transistor)는 반대의 전도성 유형의 반대의 소스 및 드레인 영역들을 갖고 제조된다. 어느 경우에서든, 추가적인 상호 연결 와이어링(interconnect wiring)은 그러한 디바이스들을 집적 회로로 집적하기 위해 제조될 수 있다. 추가로, 단일 디바이스가 기판 위에 제조된 복수의 수직 채널 영역 중 오직 하나 또는 하나보다 많은 수직 채널 영역을 (예컨대, 공통의 게이트 스택의 사용에 의해) 포함할 수 있음이 이해되어야만 한다. 도 1i는 세 개의 수직 채널 영역이 공통의 게이트 전극 및 공통의 소스/드레인 영역들을 공유하는 특정한 실시예를 예시한다.
앞서 설명된 프로세스들의 양태들 전부가 본 발명의 실시예들의 사상 및 범위 내에 포함되어 실시될 필요는 없음이 이해되어야만 한다. 또한, 본 명세서에서 설명된 프로세스들은 하나 또는 복수의 반도체 디바이스를 제조하도록 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 MOS(metal-oxide semiconductor) 트랜지스터들 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 게이트-올-어라운드 디바이스와 같은 3-차원 아키텍처를 가진다. 하나 이상의 실시예는 10 나노미터(10 nm) 또는 더 작은 기술 노드에서 반도체 디바이스들을 제조하는 데에 특히 유용할 수 있다. 본 명세서의 실시예들은 접촉 저항의 증가를 향한 트렌드들을 완화시키고 트랜지스터 레이아웃 밀도를 개선하기 위해 적용될 수 있다.
도 2는 본 발명의 하나의 구현에 따른 컴퓨팅 디바이스(200)를 예시한다. 컴퓨팅 디바이스(200)는 보드(202)를 하우징(housing)한다. 보드(202)는 프로세서(204) 및 적어도 하나의 통신 칩(206)을 포함하지만 그에 한정되지는 않는 다수의 구성요소를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 및 전기적으로 결합된다. 몇몇 구현들에서, 적어도 하나의 통신 칩(206)은 또한 보드(202)에 물리적으로 및 전기적으로 결합된다. 추가적인 구현들에서, 통신 칩(206)은 프로세서(204)의 부분이다.
그것의 응용들에 의존하여, 컴퓨팅 디바이스(200)는 보드(202)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스{예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등}를 포함하지만, 이에 한정되지는 않는다.
통신 칩(206)은 컴퓨팅 디바이스(200)로의 데이터 전달 및 컴퓨팅 디바이스(200)로부터의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그것의 파생어들은, 비-고체 매체(non-solid medium)를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데에 사용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(206)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(200)는 복수의 통신 칩(206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(200)의 프로세서(204)는 프로세서(204) 내에 패키징된 집적 회로 다이(integrated circuit die)를 포함한다. 본 발명의 몇몇 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(206)은 또한 통신 칩(206) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가적인 구현들에서, 컴퓨팅 디바이스(200) 내에 하우징된 다른 구성요소는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(200)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 포터블 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(200)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART: aspect ratio trapping) 접근방식들 및 그것으로부터 제조된 수직 반도체 디바이스들을 포함한다.
실시예에서, 반도체 디바이스는 제1 격자 상수를 갖는 최상부 표면을 갖는 기판을 포함한다. 제1 소스/드레인 영역은 기판의 최상부 표면 상에 배치되고, 상이한 제2 격자 상수를 가진다. 수직 채널 영역은 제1 소스/드레인 영역 상에 배치된다. 제2 소스/드레인 영역은 수직 채널 영역 상에 배치된다. 게이트 스택은 수직 채널 영역의 일부분을 완전히 둘러싸고 그 위에 배치된다.
일 실시예에서, 반도체 디바이스는 제1 소스/드레인 영역에 한정되는 복수의 격자 결함을 더 포함한다. 수직 채널 영역은 본질적으로 결함이 없다.
일 실시예에서, 제1 및 제2 소스/드레인 영역들은 수직 채널 영역의 반도체 재료와 상이한 반도체 재료로 구성된다.
일 실시예에서, 제1 및 제2 소스/드레인 영역들의 반도체 재료는 수직 채널 영역의 반도체 재료로부터 격자 부정합되고, 제1 및 제2 소스/드레인 영역들은 수직 채널 영역에 스트레인을 부여한다.
일 실시예에서, 반도체 디바이스는 기판의 최상부 표면 상에 배치되고, 기판을 통해 제1 소스/드레인 영역에 전기적으로 결합되는 제1 컨택트를 더 포함한다. 제2 컨택트는 제2 소스/드레인 영역 상에 배치된다. 게이트 컨택트는 게이트 스택의 수평 연장부(horizontal extension) 상에 배치된다.
일 실시예에서, 제1 소스/드레인 영역은 드레인 영역이고, 제2 소스/드레인 영역은 소스 영역이다.
일 실시예에서, 제1 소스/드레인 영역은 소스 영역이고, 제2 소스/드레인 영역은 드레인 영역이다.
일 실시예에서, 게이트 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 제1 소스/드레인 영역의 전도성 유형은 제2 소스/드레인 영역의 전도성 유형과 동일하고, 반도체 디바이스는 MOS-FET 디바이스이다.
일 실시예에서, 제1 소스/드레인 영역의 전도성 유형은 제2 소스/드레인 영역의 전도성 유형과 반대이고, 반도체 디바이스는 터널(tunnel) FET 디바이스이다.
실시예에서, 반도체 디바이스는 표면을 갖는 기판을 포함한다. 제1 소스/드레인 영역은 기판의 표면 상에 배치된다. 수직 채널 영역은 제1 소스/드레인 영역 상에 배치된다. 복수의 격자 결함은 제1 소스/드레인 영역에 한정된다. 수직 채널 영역은 본질적으로 결함이 없다. 제2 소스/드레인 영역은 수직 채널 영역 상에 배치된다. 게이트 스택은 수직 채널 영역의 일부분을 완전히 둘러싸고 그 위에 배치된다.
일 실시예에서, 제1 및 제2 소스/드레인 영역들은 수직 채널 영역의 반도체 재료와 상이한 반도체 재료로 구성된다.
일 실시예에서, 제1 및 제2 소스/드레인 영역들의 반도체 재료는 수직 채널 영역의 상기 반도체 재료로부터 격자 부정합되고, 제1 및 제2 소스/드레인 영역들은 수직 채널 영역에 스트레인을 부여한다.
일 실시예에서, 반도체 디바이스는 기판의 표면 상에 배치되고, 기판을 통해 제1 소스/드레인 영역에 전기적으로 결합되는 제1 컨택트를 더 포함한다. 제2 컨택트는 제2 소스/드레인 영역 상에 배치된다. 게이트 컨택트는 게이트 스택의 수평 연장부 상에 배치된다.
일 실시예에서, 제1 소스/드레인 영역은 드레인 영역이고, 제2 소스/드레인 영역은 소스 영역이다.
일 실시예에서, 제1 소스/드레인 영역은 소스 영역이고, 제2 소스/드레인 영역은 드레인 영역이다.
일 실시예에서, 게이트 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 제1 소스/드레인 영역의 전도성 유형은 제2 소스/드레인 영역의 전도성 유형과 동일하고, 반도체 디바이스는 MOS-FET 디바이스이다.
일 실시예에서, 제1 소스/드레인 영역의 전도성 유형은 제2 소스/드레인 영역의 전도성 유형과 반대이고, 반도체 디바이스는 터널 FET 디바이스이다.
실시예에서, 반도체 디바이스를 제조하는 방법은 기판의 표면 상에 절연체 층을 형성하는 단계를 포함한다. 방법은 또한 절연체 층 내에 개구를 형성하기 위해 절연체 층을 패터닝하는 단계를 포함하고, 개구는 기판의 표면의 일부분을 노출시킨다. 방법은 또한 기판의 표면 상에서, 개구 내에 제1 소스/드레인 영역을 형성하는 단계를 포함한다. 방법은 또한 제1 소스/드레인 영역 상에서, 개구 내에 수직 채널 영역을 형성하는 단계를 포함한다. 방법은 또한 수직 채널 영역 상에서, 개구 내에 제2 소스/드레인 영역을 형성하는 단계를 포함한다. 방법은 또한 수직 채널 영역의 일부분을 노출시키기 위해 절연체 층을 리세싱하는 단계를 포함한다. 방법은 또한 수직 채널 영역의 노출된 일부분 위에서, 일부분을 완전히 둘러싸면서 게이트 스택을 형성하는 단계를 포함한다.
일 실시예에서, 제1 소스/드레인 영역을 형성하는 단계는 제1 소스/드레인 영역에 한정되는 복수의 격자 결함을 형성하는 단계를 포함하고, 수직 채널 영역은 본질적으로 결함 없이 형성된다.
일 실시예에서, 제1 소스/드레인 영역을 형성하는 단계는 기판의 표면의 격자 상수와 상이한 격자 상수를 갖는 제1 소스/드레인 영역을 형성하는 단계를 포함한다.
일 실시예에서, 개구 내에 제2 소스/드레인 영역을 형성하는 단계는 개구 내에 제2 소스/드레인 영역의 제1 부분을 형성하는 단계, 및 개구 위에 및 절연체 층의 최상부 표면의 일부분 상에 제2 소스/드레인 영역의 제2 부분을 형성하는 단계를 포함한다.
일 실시예에서, 제1 소스/드레인 영역을 형성하는 단계는 드레인 영역을 형성하는 단계를 포함하고, 제2 소스/드레인 영역을 형성하는 단계는 소스 영역을 형성하는 단계를 포함한다.
일 실시예에서, 제1 소스/드레인 영역을 형성하는 단계는 소스 영역을 형성하는 단계를 포함하고, 제2 소스/드레인 영역을 형성하는 단계는 드레인 영역을 형성하는 단계를 포함한다.

Claims (25)

  1. 반도체 디바이스로서,
    제1 격자 상수(lattice constant)를 갖는 최상부 표면(uppermost surface)을 갖는 기판;
    상기 기판의 상기 최상부 표면 상에 배치되고, 상이한 제2 격자 상수를 갖는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 상에 배치되는 수직 채널 영역(vertical channel region);
    상기 수직 채널 영역 상에 배치되는 제2 소스/드레인 영역 - 상기 제2 소스/드레인 영역은 상부 수평 부분과 하부 수직 부분을 갖고, 상기 하부 수직 부분은 상기 수직 채널 영역 상에 있고, 상기 하부 수직 부분은 제1 및 제2 측면을 갖고, 상기 상부 수평 부분은 상기 하부 수직 부분의 상기 제1 및 제2 측면 양 쪽 모두를 넘어서 연장하고, 상기 상부 수평 부분은 상기 수직 채널 영역의 수평 폭보다 큰 수평 폭을 가짐 -; 및
    상기 수직 채널 영역의 일부분을 완전히 둘러싸고(completely surrounding) 그 위에 배치되는 게이트 스택(gate stack)을 포함하고, 상기 게이트 스택은 상기 제2 소스/드레인 영역의 상기 상부 수평 부분과 물리적인 접촉이 없는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 소스/드레인 영역에 한정되는(confined) 복수의 격자 결함(lattice defect)을 더 포함하고, 상기 수직 채널 영역은 결함이 없는(defect-free), 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 상기 수직 채널 영역의 반도체 재료(semiconductor material)와 상이한 반도체 재료를 포함하는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 상기 반도체 재료는 상기 수직 채널 영역의 상기 반도체 재료로부터 격자 부정합되고(lattice mismatched), 상기 제1 및 제2 소스/드레인 영역들은 상기 수직 채널 영역에 스트레인(strain)을 부여하는(impart), 반도체 디바이스.
  5. 제1항에 있어서,
    상기 기판의 상기 최상부 표면 상에 배치되고, 상기 기판을 통해 상기 제1 소스/드레인 영역에 전기적으로 결합되는 제1 컨택트(contact);
    상기 제2 소스/드레인 영역 상에 배치되는 제2 컨택트; 및
    상기 게이트 스택의 수평 연장부(horizontal extension) 상에 배치되는 게이트 컨택트
    를 더 포함하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 드레인 영역이고, 상기 제2 소스/드레인 영역은 소스 영역인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 소스 영역이고, 상기 제2 소스/드레인 영역은 드레인 영역인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 게이트 스택은 하이-k(high-k) 게이트 유전체 층 및 금속 게이트 전극(metal gate electrode)을 포함하는, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 전도성 유형(conductivity type)은 상기 제2 소스/드레인 영역의 전도성 유형과 동일하고, 상기 반도체 디바이스는 MOS-FET 디바이스인 반도체 디바이스.
  10. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 전도성 유형은 상기 제2 소스/드레인 영역의 전도성 유형과 반대이고, 상기 반도체 디바이스는 터널(tunnel) FET 디바이스인 반도체 디바이스.
  11. 반도체 디바이스로서,
    표면을 갖는 기판;
    상기 기판의 상기 표면 상에 배치되는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 상에 배치되는 수직 채널 영역;
    상기 제1 소스/드레인 영역에 한정되는 복수의 격자 결함 - 상기 수직 채널 영역은 결함이 없음 -;
    상기 수직 채널 영역 상에 배치되는 제2 소스/드레인 영역 - 상기 제2 소스/드레인 영역은 상부 수평 부분과 하부 수직 부분을 갖고, 상기 하부 수직 부분은 상기 수직 채널 영역 상에 있고, 상기 하부 수직 부분은 제1 및 제2 측면을 갖고, 상기 상부 수평 부분은 상기 하부 수직 부분의 상기 제1 및 제2 측면 양 쪽 모두를 넘어서 연장하고, 상기 상부 수평 부분은 상기 수직 채널 영역의 수평 폭보다 큰 수평 폭을 가짐 -; 및
    상기 수직 채널 영역의 일부분을 완전히 둘러싸고 그 위에 배치되는 게이트 스택을 포함하고, 상기 게이트 스택은 상기 제2 소스/드레인 영역의 상기 상부 수평 부분과 물리적인 접촉이 없는, 반도체 디바이스.
  12. 제11항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 상기 수직 채널 영역의 반도체 재료와 상이한 반도체 재료를 포함하는, 반도체 디바이스.
  13. 제12항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 상기 반도체 재료는 상기 수직 채널 영역의 상기 반도체 재료로부터 격자 부정합되고, 상기 제1 및 제2 소스/드레인 영역들은 상기 수직 채널 영역에 스트레인을 부여하는, 반도체 디바이스.
  14. 제11항에 있어서,
    상기 기판의 상기 표면 상에 배치되고, 상기 기판을 통해 상기 제1 소스/드레인 영역에 전기적으로 결합되는 제1 컨택트;
    상기 제2 소스/드레인 영역 상에 배치되는 제2 컨택트; 및
    상기 게이트 스택의 수평 연장부 상에 배치되는 게이트 컨택트
    를 더 포함하는 반도체 디바이스.
  15. 제11항에 있어서,
    상기 제1 소스/드레인 영역은 드레인 영역이고, 상기 제2 소스/드레인 영역은 소스 영역인, 반도체 디바이스.
  16. 제11항에 있어서,
    상기 제1 소스/드레인 영역은 소스 영역이고, 상기 제2 소스/드레인 영역은 드레인 영역인, 반도체 디바이스.
  17. 제11항에 있어서,
    상기 게이트 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함하는, 반도체 디바이스.
  18. 제11항에 있어서,
    상기 제1 소스/드레인 영역의 전도성 유형은 상기 제2 소스/드레인 영역의 전도성 유형과 동일하고, 상기 반도체 디바이스는 MOS-FET 디바이스인 반도체 디바이스.
  19. 제11항에 있어서,
    상기 제1 소스/드레인 영역의 전도성 유형은 상기 제2 소스/드레인 영역의 전도성 유형과 반대이고, 상기 반도체 디바이스는 터널 FET 디바이스인 반도체 디바이스.
  20. 반도체 디바이스를 제조하는 방법으로서,
    기판의 표면 상에 절연체 층(insulator layer)을 형성하는 단계;
    상기 절연체 층 내에 개구(opening)를 형성하기 위해 상기 절연체 층을 패터닝(patterning)하는 단계 - 상기 개구는 상기 기판의 상기 표면의 일부분을 노출시킴 -;
    상기 기판의 상기 표면 상에서, 상기 개구 내에 제1 소스/드레인 영역을 형성하는 단계;
    상기 제1 소스/드레인 영역 상에서, 상기 개구 내에 수직 채널 영역을 형성하는 단계;
    상기 수직 채널 영역 상에서, 상기 개구 내에 제2 소스/드레인 영역을 형성하는 단계 - 상기 제2 소스/드레인 영역은 상부 수평 부분과 하부 수직 부분을 갖고, 상기 하부 수직 부분은 상기 수직 채널 영역 상에 있고, 상기 하부 수직 부분은 제1 및 제2 측면을 갖고, 상기 상부 수평 부분은 상기 하부 수직 부분의 상기 제1 및 제2 측면 양 쪽 모두를 넘어서 연장하고, 상기 상부 수평 부분은 상기 수직 채널 영역의 수평 폭보다 큰 수평 폭을 가짐 -;
    상기 수직 채널 영역의 일부분을 노출시키기 위해 상기 절연체 층을 리세싱(recessing)하는 단계; 및
    상기 수직 채널 영역의 노출된 일부분 위에서, 상기 일부분을 완전히 둘러싸면서 게이트 스택을 형성하는 단계를 포함하고, 상기 게이트 스택은 상기 제2 소스/드레인 영역의 상기 상부 수평 부분과 물리적인 접촉이 없는, 방법.
  21. 제20항에 있어서,
    상기 제1 소스/드레인 영역을 형성하는 단계는 상기 제1 소스/드레인 영역에 한정되는 복수의 격자 결함을 형성하는 단계를 포함하고, 상기 수직 채널 영역은 결함 없이 형성되는, 방법.
  22. 제20항에 있어서,
    상기 제1 소스/드레인 영역을 형성하는 단계는 상기 기판의 상기 표면의 격자 상수와 상이한 격자 상수를 갖는 상기 제1 소스/드레인 영역을 형성하는 단계를 포함하는, 방법.
  23. 제20항에 있어서,
    상기 개구 내에 상기 제2 소스/드레인 영역을 형성하는 단계는 상기 개구 내에 상기 제2 소스/드레인 영역의 제1 부분을 형성하는 단계, 및 상기 개구 위에 및 상기 절연체 층의 최상부 표면의 일부분 상에 상기 제2 소스/드레인 영역의 제2 부분을 형성하는 단계를 포함하는, 방법.
  24. 제20항에 있어서,
    상기 제1 소스/드레인 영역을 형성하는 단계는 드레인 영역을 형성하는 단계를 포함하고, 상기 제2 소스/드레인 영역을 형성하는 단계는 소스 영역을 형성하는 단계를 포함하는, 방법.
  25. 제20항에 있어서,
    상기 제1 소스/드레인 영역을 형성하는 단계는 소스 영역을 형성하는 단계를 포함하고, 상기 제2 소스/드레인 영역을 형성하는 단계는 드레인 영역을 형성하는 단계를 포함하는, 방법.
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